CN105097049A - 一种用于多页存储阵列的损坏单元片内统计系统 - Google Patents

Abstract

本发明涉及一种用于多页存储阵列的损坏单元片内统计系统，包括锁存模块、锁存使能模块、回写地址模块、页缓存器回写模块、错误计数模块、验证结果锁存模块以及错误数目统计区，锁存模块位于读数据通路上，用于接收验证模块发送的成功标志位，并在接收到锁存使能模块发送的锁存信号的情况下，且当前地址的成功标志位为错误时，产生并保持错误操作结果给页缓存器，同时产生实时更新的错误结果给错误计数模块；本发明解决了现有的存储器芯片测试方法耗时久，测试复杂的技术问题，本发明的片内统计系统直接省略了后续的逐页读操作，极大的简化了测试序列，节省了测试时间，降低了测试成本。

Description

一种用于多页存储阵列的损坏单元片内统计系统

技术领域

本发明涉及一种用于多页存储阵列存储器的损坏单元片内统计系统。

背景技术

在存储器内部，其存储阵列由两个方向构成，如页操作类存储器(如FLASH或RRAM等)的内部，其阵列结构如图1，由字线(bl)与位线(wl)交织形成了存储阵列，每个交叉点处有一个存储单元，每个存储单元包括wl、bl和sl端口。其中每根wl所在行即为一页，它串联了处于同一页的所有存储单元，当执行页操作时，将会有一根wl被选中，该wl所串联的同一页的所有存储单元将被选中，然后阵列外围控制电路根据待读写的数据内容对各根bl传送不同的操作信息(如在编程，擦除等操作下给以不同的操作电压)，从而实现对数据的存取工作。每根bl穿梭于多个页之间，在阵列操作时，数据是按照逐页的方式，通过选择wl选择操作页，对阵列实现数据存取。页缓存器的数据位数与阵列页的bl根数相同，从而在页阵列操作时，可以并行的完全对等的实现将数据从页阵列(页缓存器)到页缓存器(页阵列)搬移。

然而由于半导体制造工艺等各种原因，在存储器中或多或少的存在损坏单元。这些损坏单元表现在阵列上会有各种各样的分布。一般在bl上会有存在于不同页上的损坏的存储单元，这些不同的损坏点存在于不同的wl行上的同一根bl上，称之为bl方向损坏。所以芯片在设计时会在阵列内部加入一定数目的冗余字线bl用于在后期测试时针对已知的bl损坏进行修复替换，从而使得芯片可以继续使用。同理在wl方向，依然会存在类似的损坏，使得某根wl上存在不同数量的存储单元损坏，称为wl方向损坏，因此同理在芯片内部也会设计有一定数目的冗余位线wl，用于后期测试时针对已知的wl损坏进行修复替换。由于冗余wl/bl数目是有限，这种修复方式的修复能力也是有限的，只能对错误数目在一定范围内的情况进行修复。因此在芯片测试中，需要对所有阵列进行测试，根据统计错误分布结果，对芯片的错误类型即错误数目进行分析，进而确定修复方案。对于如何将存储器阵列中的损坏存储单元检测并记录，目前主要的测试方式为：在存储器芯片出厂前测试阶段，通过测试基台对存储器芯片进行测试具体做法如下：

利用测试基台对待测芯片的所有存储阵列进行读写操作，对于每个地址的操作时，基台会进行写数据操作，并记录当前地址所写数据，之后对同一地址进行读数据操作，同时与之前记录的写数据进行对比，如果数据不能匹配，则在一定程度上认为该地址的存储单元为损坏单元，将当前地址记录。以此类推，测试基台遍历整个存储空间地址后，即可以将阵列中所有损坏单元的位置筛选出来。

虽然这种方式能够较为准确的对存储器芯片进行测试统计，得到每颗芯片的错误率统计数据，进而进行后续修复流程。但是，这种测试方式还是存在以下不足：

1、基于测试基台的测量方法需要耗费时间去开发基台端的测试激励以及比较筛选等程序，前期的研发阶段需要耗费大量的人力、物力。

2、这种方法需要同时对于每个存储地址都做一次完整的读写操作，这都使得存储器芯片测试时间较长，延长了产品出厂时间。

发明内容

为了解决现有的存储器芯片测试方法耗时久，测试复杂的技术问题，本发明提供一种用于多页存储阵列的损坏单元片内统计系统。

本发明的技术解决方案：

一种用于多页存储阵列的损坏单元片内统计系统，其特殊之处在于：包括锁存模块、锁存使能模块、回写地址模块、页缓存器回写模块、错误计数模块、验证结果锁存模块以及错误数目统计区，

所述锁存模块位于读数据通路上，用于接收验证模块发送的成功标志位，并在接收到锁存使能模块发送的锁存信号的情况下，且当前地址的成功标志位为错误时，产生并保持错误操作结果给页缓存器，同时产生实时更新的错误结果给错误计数模块；

所述锁存使能模块用于在控制判断逻辑模块判断得知当前操作为当前地址的终次操作时产生锁存信号，并发送给锁存模块和页缓存器回写模块；

所述回写地址模块用于在控制判断逻辑模块判断得知当前操作为当前地址的终次操作时从地址发生器提取与该终次操作所对应的当前地址信息，并发送给页缓存器回写模块；

所述页缓存器回写模块用于根据收到的当前地址信息和锁存信号产生回写地址信息和回写使能，并发送给页缓存器，页缓存器根据收到的回写地址信息和回写使能，将当前地址的最终操作结果存储在页缓存器相应位置，供外部接口后续读取；

所述错误计数模块：用于对锁存返回的读验证结果进行采样判断，若读验证结果最终的标志位返回为失败，则计数加1，否则保持；

所述错误数目统计区用于存储阵列内损坏存储单元的错误统计数目。

还包括压缩模块，所述压缩模块用于对错误计数模块的计数值进行数据压缩处理以减少存储消耗，将错误统计信息存储在错误数目统计区中。

上述锁存模块包括第一锁存电路和第二锁存电路，所述第一锁存电路包括或门和第一锁存器，所述第二锁存电路包括第二锁存器，所述或门的一个输入端接接验证模块发送的成功标志位，所述或门输出端接第一锁存器的数据输入端，所述第一锁存器的时钟输入端接锁存信号，所述第一锁存器的输出端输出当前地址的最终操作结果给页缓存器和或门的另一个输入端；

所述第二锁存器的数据输入端接验证模块发送的成功标志位，所述第二锁存器的时钟输入端接锁存信号，所述锁存器的输出端输出错误结果给错误计数模块。

本发明所具有的优点：

本发明的片内统计系统对于外部测试序列而言，可以在执行完逐页的写操作之后，仅用一次页缓存器读操作即可获得当前多页阵列中的具体错误分布统计信息，直接省略了后续的逐页读操作，极大的简化了测试序列，节省了测试时间，降低了测试成本。

附图说明

图1为存储阵列布局示意图；

图2为本发明的实施模块示意图；

图3为本发明的实施模块示意图

图4为本发明工作流程示意图；

图5为测试过程中的测试序列应用实例对照图；

图6为锁存模块电路示意；其中图6a为第一锁存器的结构示意图，图6b为第二锁存器的结构示意图；

图7为本发明具体电路模块示意；

其中附图标记为：U1-页缓存器，U2-数据通路，U3-存储阵列。

具体实施方式

如图2所示，加入锁存模块、锁存使能模块、回写地址模块、页缓存器回写模块、错误计数模块、压缩模块、验证结果锁存模块以及错误数目统计区，错误数目统计区是在页缓存器加入的用于存放阵列中最多bl错误数目的区域，它是开放给外部接口io的，可以被外部接口io读出。压缩模块是用于对计数器的值进行数据压缩处理以减少存储消耗。错误计数模块的功能是用于对发生在某根bl上的错误数据进行累加，即在阵列写时对每一页操作过程中的每个地址的读验证结果进行采样判断，如果操作地址最终的标志位返回为失败，则计数加1，否则保持。这样随着一页一页的阵列写操作，在每根bl上检测到有操作失败的返回标志发生时，该计数器都会更新加1。以此类推，在各页操作结束时，该计数器的结果即为当前块中各bl发生错误次数的最终统计数目。之后将这个计数值进行压缩处理，并存放到页缓存器的错误数目统计区。

同时，在验证结果锁存模块当中给以改进，如图2、图3所示，一旦某个bl地址检测到错误发生，则保持该错误信息，即使后续页中该地址无错误发生或有更多错误发生，锁存模块依旧保持错误标记永不更新(如阵列中不同wl在同一bl方向的错误点)，直到所有页操作结束，最后这些反映损坏位置的信息被存入到页缓存器的相应位置，用于指示其所在bl上是否有错误发生。进而测试基台可以通过页缓存器读操作，读取页缓存器的内容，进行分析即可得知损坏的bl根数，其工作流程如图4所示。

错误计数机制的加入使得芯片在正常的阵列操作过程中即可以内部自动的对bl上的错误数目进行累加统计，并存储到错误统计区(页缓存器冗余空间)。同时，存储阵列中每根有错误发生的bl位置信息也可以相应的存放到页缓存器中，相当于芯片内部自动的完成了bl的错误统计工作。至此，bl错误分布情况以及错误数目都已经通过内部自测机制获得并开放给接口。测试基台只需要直接读取错误统计区的信息，既可以获得芯片存储内部发生bl错误的统计数据，同时直接读取页缓存器即可获得bl错误分布情况。然后测试人员进一步分析错误情况，进而结合实际情况做出具体的修复方案。

图5为本发明具体电路模块示意图，包括锁存模块、锁存使能模块、回写地址模块、页缓存器回写模块、错误计数模块、压缩模块、验证结果锁存模块以及错误数目统计区，锁存模块位于读数据通路上，用于接收验证模块发送的成功标志位，并在接收到锁存使能模块发送的锁存信号的情况下将当前地址的成功标志位采样，产生当前地址的最终操作结果；锁存使能模块用于在控制判断逻辑模块判断得知当前操作为当前地址的终次操作时产生锁存信号，并发送给锁存模块和页缓存器回写模块；回写地址模块用于在控制判断逻辑模块判断得知当前操作为当前地址的终次操作时从地址发生器提取与该终次操作所对应的当前地址信息，并发送给页缓存器回写模块；页缓存器回写模块用于根据收到的当前地址信息和锁存信号产生回写地址信息和回写使能，并发送给页缓存器，页缓存器根据收到的回写地址信息和回写使能，将当前地址的最终操作结果存储在页缓存器相应位置，供外部接口后续读取；错误计数模块：用于对锁存返回的读验证结果进行采样判断，若读验证结果最终的标志位返回为失败，则计数加1，否则保持；错误数目统计区用于存储阵列内损坏存储单元的错误统计数目，压缩模块，所述压缩模块用于对错误计数模块的计数值进行数据压缩处理以减少存储消耗，将错误统计信息存储在错误数目统计区中。

如图6所示，锁存模块为锁存器电路，锁存器电路1为错误结果保持电路，如某根bl发生错误，同根bl上的错误不在更新该错误记过。锁存模块2为实时采样bl错误结果电路，用于实时采样并更新来自不同wl的同根bl的最终操作结果，如果有错误结果发生，错误数目计数模块加1，以统计同根bl的错误数目。锁存器电路的数据输入端接验证模块发送的成功标志位，锁存器的时钟输入端接锁存信号，锁存器的输出端输出当前地址的最终操作结果。

如图7为测试过程中的测试序列应用实例对照，在传统的测试序列中，需要进行逐页的写操作-逐页的读操作，然后获得读写数据加以比较获取错误对照分布。而片内若加入本发明的具体实施后，对于外部测试序列而言，可以在执行完逐页的写操作之后，仅用一次页缓存器读操作即可获得当前多页阵列中的具体错误分布统计信息，直接省略了后续的逐页读操作，极大的简化了测试序列，节省了测试时间，降低了测试成本。

Claims (3)

1.一种用于多页存储阵列的损坏单元片内统计系统，其特征在于：包括锁存模块、锁存使能模块、回写地址模块、页缓存器回写模块、错误计数模块、验证结果锁存模块以及错误数目统计区，

所述锁存模块位于读数据通路上，用于接收验证模块发送的成功标志位，并在接收到锁存使能模块发送的锁存信号的情况下，且当前地址的成功标志位为错误时，产生并保持错误操作结果给页缓存器，同时产生实时更新的错误结果给错误计数模块；

所述锁存使能模块用于在控制判断逻辑模块判断得知当前操作为当前地址的终次操作时产生锁存信号，并发送给锁存模块和页缓存器回写模块；

所述回写地址模块用于在控制判断逻辑模块判断得知当前操作为当前地址的终次操作时从地址发生器提取与该终次操作所对应的当前地址信息，并发送给页缓存器回写模块；

所述页缓存器回写模块用于根据收到的当前地址信息和锁存信号产生回写地址信息和回写使能，并发送给页缓存器，页缓存器根据收到的回写地址信息和回写使能，将当前地址的最终操作结果存储在页缓存器相应位置，供外部接口后续读取；

所述错误计数模块：用于对锁存返回的读验证结果进行采样判断，若读验证结果最终的标志位返回为失败，则计数加1，否则保持；

所述错误数目统计区用于存储阵列内损坏存储单元的错误统计数目。

2.根据权利要求1所述的用于多页存储阵列的损坏单元片内统计系统，其特征在于：还包括压缩模块，所述压缩模块用于对错误计数模块的计数值进行数据压缩处理以减少存储消耗，将错误统计信息存储在错误数目统计区中。

3.根据权利要求1或2所述的用于多页存储阵列的损坏单元片内统计系统，其特征在于：所述锁存模块包括第一锁存电路和第二锁存电路，所述第一锁存电路包括或门和第一锁存器，所述第二锁存电路包括第二锁存器，所述或门的一个输入端接接验证模块发送的成功标志位，所述或门输出端接第一锁存器的数据输入端，所述第一锁存器的时钟输入端接锁存信号，所述第一锁存器的输出端输出当前地址的最终操作结果给页缓存器和或门的另一个输入端；

所述第二锁存器的数据输入端接验证模块发送的成功标志位，所述第二锁存器的时钟输入端接锁存信号，所述锁存器的输出端输出错误结果给错误计数模块。