CN114333962A - 闪存芯片的测试方法、装置、系统、电子设备及存储介质 - Google Patents
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Abstract
本发明涉及芯片测试技术领域，具体公开了一种闪存芯片的测试方法、装置、系统、电子设备及存储介质，其中，测试方法包括以下步骤：获取完整测试命令信息；拆解所述完整测试命令信息生成操作信息和地址信息；根据所述操作信息调节多个待测试闪存芯片的写使能状态和/或QPI使能状态；分别发送所述操作信息和所述地址信息给对应的待测试闪存芯片以对所述对应的待测试闪存芯片进行测试，并获取对应的测试结果；该测试方法能同时利用相同的操作信息和地址信息对多个待测闪存芯片进行测试，实现了闪存芯片的批量同步测试，完成芯片流向市场之前的质量检测和评估，有效提升了闪存芯片的测试效率。
Description
技术领域
本申请涉及芯片测试技术领域，具体而言，涉及一种闪存芯片的测试方法、装置、系统、电子设备及存储介质。
背景技术
闪存芯片（Flash）已经成为当今电子产品中不可或缺的芯片之一。
可靠性、性能、成本因素是评估闪存芯片好坏的主要维度去，其中，闪存芯片投入市场前需要进行可靠性等测试以保证闪存芯片质量。
目前，闪存芯片测试主要是通过内建自测试和MCU测试两种方式进行。
其中，内建自测试虽然可以简化测试步骤，但是需要改变芯片电路结构，导致芯片电路复杂且会增大面积，还需要特定设备进行配合测试，难以适应大批量测试需求；现有的MCU测试主要是直接测试法，即基于C语言编程使MCU实现复杂的测试功能，但是由于MCU执行命令是串行的，通常单次测试一个到两个的闪存芯片，无法通过MCU自身进行大批量测试。
针对上述问题，目前尚未有有效的技术解决方案。
发明内容
本申请的目的在于提供一种闪存芯片的测试方法、装置、系统、电子设备及存储介质，实现闪存芯片的批量同步测试，提升芯片测试效率。
第一方面，本申请提供了一种闪存芯片的测试方法，用于对闪存芯片进行批量测试，所述方法包括以下步骤：
获取完整测试命令信息；
拆解所述完整测试命令信息生成操作信息和地址信息；
根据所述操作信息调节多个待测试闪存芯片的写使能状态和/或QPI使能状态；
分别发送所述操作信息和所述地址信息给对应的待测试闪存芯片以对所述对应的待测试闪存芯片进行测试，并获取对应的测试结果。
本申请的一种闪存芯片的测试方法能同时利用相同的操作信息和地址信息对多个待测闪存芯片进行测试，实现了闪存芯片的批量同步测试，完成芯片流向市场之前的质量检测和评估，有效提升了闪存芯片的测试效率。
所述的闪存芯片的测试方法，其中，所述获取完整测试命令信息的步骤包括：
获取并寄存MCU单元发出的操作命令信息；
将通过长度校验的操作命令信息视为完整操作命令信息。
所述的闪存芯片的测试方法，其中，所述根据所述操作信息调节多个待测试闪存芯片的写使能状态和/或QPI使能状态的步骤包括：
在所述操作信息需在所述待测闪存芯片处于可写状态才能进行操作时，将所有所述待测闪存芯片的写使能状态打开；
在所述操作信息需在所述待测闪存芯片处于QPI模式才能进行操作时，先将所有所述待测闪存芯片的写使能状态打开，再将所有所述待测闪存芯片的QPI使能状态打开；
在所述操作信息不需在所述待测闪存芯片处于QPI模式能进行操作时，将所有所述待测闪存芯片的QPI使能状态关闭。
该示例的闪存芯片测试方法能将所有待测试闪存芯片均调节为一致的使能状态，使得待测试闪存芯片后续能顺利执行操作信息。
所述的闪存芯片的测试方法，其中，所述将所有所述待测闪存芯片的写使能状态打开，再将所有所述待测闪存芯片的QPI使能状态打开的步骤包括：
将所有写使能状态为关闭的待测闪存芯片的写使能位置位；
将所有QE状态为关闭的待测闪存芯片的QE状态寄存器置位；
发送QPI使能指令给所有QPI使能状态为关闭的待测闪存芯片。
第二方面，本申请还提供了一种闪存芯片的测试装置，用于对闪存芯片进行批量测试，所述装置包括：
获取模块，用于获取完整测试命令信息；
拆解模块，用于拆解所述完整测试命令信息生成操作信息和地址信息；
调节模块，用于根据所述操作信息调节多个待测试闪存芯片的写使能状态和QPI使能状态；
测试模块，用于分别发送所述操作信息和所述地址信息给对应的待测试闪存芯片以对所述对应的待测试闪存芯片进行测试，并获取对应的测试结果。
本申请的一种闪存芯片的测试装置，利用调节模块根据操作信息调节将所有待测闪存芯片的使能状态，能同时利用相同的操作信息和地址信息对多个待测闪存芯片进行测试，实现了闪存芯片的批量同步测试，完成芯片流向市场之前的质量检测和评估，有效提升了闪存芯片的测试效率。
第三方面，本申请还提供了一种闪存芯片的测试系统，用于对闪存芯片进行批量测试，所述系统包括：
MCU单元，用于接收上位机发送的操作指令并生成相应完整测试命令信息；
FPGA单元，与MCU单元及多个待测闪存芯片电性连接，用于获取所述完整测试命令信息并对多个所述待测闪存芯片进行同步测试；
所述FPGA单元还用于在获取完整测试命令信息后，拆解所述完整测试命令信息生成操作信息和地址信息；
所述FPGA单元还用于根据所述操作信息调节多个待测试闪存芯片的写使能状态和/或QPI使能状态；
所述FPGA单元还用于分别发送所述操作信息和所述地址信息给相应的所述待测试闪存芯片以对相应的所述待测试闪存芯片进行测试，并获取相应的测试结果。
本申请的测试系统利用FPGA单元作为MCU单元与多个待测闪存芯片中间的信息沟通桥梁，利用FPGA单元将原本直接用于单个待测闪存芯片测试的完整测试命令信息拆解生成操作信息和地址信息，并根据操作信息调节将所有待测闪存芯片的使能状态，利用相同的操作信息和地址信息对多个待测闪存芯片进行测试，实现了多个待测闪存芯片的批量测试，有效提升了闪存芯片的测试效率。
所述的闪存芯片的测试系统，其中，所述FPGA单元包括：
CTRL模块，用于获取并解析所述完整测试命令信息，以拆解所述完整测试命令信息生成所述操作信息和所述地址信息；
APB总线，与所述CTRL模块及多个SLOT模块电性连接，用于获取所述操作信息和所述地址信息，并将所述操作信息和所述地址信息发送给每个SLOT模块；
所述SLOT模块，每个所述SLOT模块均电性连接有相应的所述待测试闪存芯片，用于根据所述操作信息调节相应的所述待测试闪存芯片的写使能状态和/或QPI使能状态，还用于发送所述操作信息和所述地址信息给相应的所述待测试闪存芯片以对相应的所述待测试闪存芯片进行测试，并获取相应的测试结果。
所述的闪存芯片的测试系统，其中，所述SLOT模块包括：
第一状态机，用于根据所述操作信息生成总控制命令；
第二状态机，与所述第一状态机电性连接，用于根据所述总控制命令生成中间状态命令，所述中间状态命令包括用于调节所述待测试闪存芯片写使能状态第一调节命令，用于调节所述待测试闪存芯片QPI使能状态的第二调节命令、用于读取所述待测试闪存芯片写使能状态的第一读取命令、用于读取所述待测试闪存芯片QPI使能状态的第二读取命令、用于发送信息的发送命令以及用于读取所述待测试闪存芯片数据的读取命令中的一种或多种命令；
第三状态机，与所述第二状态机电性连接，用于根据所述中间状态命令生成发送给相应的所述待测试闪存芯片的底层操作命令以对相应的所述待测试闪存芯片进行测试。
第四方面，本申请还提供了一种电子设备，包括处理器以及存储器，所述存储器存储有计算机可读取指令，当所述计算机可读取指令由所述处理器执行时，运行如上述第一方面提供的所述方法中的步骤。
第五方面，本申请还提供了一种存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时运行如上述第一方面提供的所述方法中的步骤。
由上可知，本申请提供了一种闪存芯片的测试方法、装置、系统、电子设备及存储介质，其中，测试方法将原本直接用于单个待测闪存芯片测试的完整测试命令信息拆解生成操作信息和地址信息，然后根据操作信息调节将所有待测闪存芯片的使能状态，使得本申请的测试方法能同时利用相同的操作信息和地址信息对多个待测闪存芯片进行测试，实现了闪存芯片的批量同步测试，完成芯片流向市场之前的质量检测和评估，有效提升了闪存芯片的测试效率。
附图说明
图1为本申请实施例提供的一种闪存芯片的测试方法的流程图。
图2为本申请实施例提供的一种闪存芯片的测试装置的结构示意图。
图3为本申请实施例提供的一种闪存芯片的测试系统的结构示意图。
图4为本申请实施例提供的一种闪存芯片的SLOT模块的结构示意图。
图5为本申请实施例提供的一种闪存芯片的SLOT模块在一次读操作过程中的时序图。
图6为本申请实施例提供的电子设备的结构示意图。
附图标记：201、获取模块；202、拆解模块；203、调节模块；204、测试模块；310、MCU单元；320、FPGA单元；330、数字电位器；340、模数转换器；321、CTRL模块；322、APB总线；323、SLOT模块；3231、第一状态机；3232、第二状态机；3233、第三状态机；4、电子设备；401、处理器；402、存储器；403、通信总线。
具体实施方式
下面将结合本申请实施例中附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本申请的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
第一方面，请参照图1，图1是本申请一些实施例中的一种闪存芯片的测试方法，用于对闪存芯片进行批量测试，方法包括以下步骤：
S1、获取完整测试命令信息；
具体地，与现有一对一或一对二的测试方式不同，本申请实施例的方法旨在获取一个完整的测试命令信息，然后利用该测试命令信息同时或同步地对多个待测闪存芯片进行测试，故需要保证获取到的测试命令信息的完整性。
更具体地，完整测试命令信息为测试设备控制端生成或录入的用于测试待测闪存芯片的一个或一组测试命令，包含操作指令和操作地址等信息，正常情况下，MCU设备等现有的测试设备能利用该完整测试命令信息对一个待测闪存芯片进行测试。
S2、拆解完整测试命令信息生成操作信息和地址信息；
具体地，由于完整测试命令信息包含操作指令和操作地址等信息，故本申请实施例的方法能根据完整测试命令信息的数据组成拆解成操作信息和地址信息；其中操作信息为需要操作的指令信息，包括擦除操作命令、擦除校验命令、写入操作命令、写入校验命令及读取操作命令中的一个或多个；地址信息为待测闪存芯片对应需要操作的存储单元的所在地址。
更具体地，写入操作命令包含需要写入的数据信息。
更具体地，在实际测试过程中，擦除校验命令和写入校验命令不能单独使用，故操作信息包含擦除校验命令时，必须包含擦除操作命令，操作信息包含写入校验命令时，必须包含写入操作命令；在操作信息包含擦除操作命令而不包含擦除操作命令或包含写入校验命令而不包含写入操作命令时，该操作信息为错误指令，停止执行步骤S3，防止测试失败。
S3、根据操作信息调节多个待测试闪存芯片的写使能状态和/或QPI使能状态；
具体地，不同待测试闪存芯片自身使能状态存在不同，故在本申请实施例的方法对发送操作信息进行测试前，需要所有待测试闪存芯片调节为对应于操作信息可操作的状态，即将调节多个待测试闪存芯片的写使能状态和/或QPI使能状态，使得所有待测试闪存芯片的使能状态匹配于操作信息使用，确保本申请实施例的方法能顺利、正常地对所有待测试闪存芯片进行测试。
更具体地，写使能状态表征了该待测闪存芯片能否进行数据写入操作；QPI使能状态表征了该待测闪存芯片是否处于QPI模式中，即限定了该待测闪存芯片的指令及数据的传输方式。
S4、分别发送操作信息和地址信息给对应的待测试闪存芯片以对对应的待测试闪存芯片进行测试，并获取对应的测试结果。
具体地，在确保所有待测试闪存芯片的使能状态匹配于操作信息需求的使能状态后，同时地将操作信息和地址信息发送给每个待测试闪存芯片，以实现待测试闪存芯片的批量测试，在测试结束后需读取所有待测试闪存芯片的测试结果来检验待测试闪存芯片的质量。
本申请实施例的一种闪存芯片的测试方法，将原本直接用于单个待测闪存芯片测试的完整测试命令信息生成操作信息和地址信息，然后根据操作信息调节将所有待测闪存芯片的使能状态，使得本申请实施例的测试方法能同时利用相同的操作信息和地址信息对多个待测闪存芯片进行测试，实现了闪存芯片的批量同步测试，完成芯片流向市场之前的质量检测和评估，有效提升了闪存芯片的测试效率。
在一些优选的实施方式中，获取完整测试命令信息的步骤包括：
S11、获取并寄存MCU单元发出的操作命令信息；
具体地，传统的闪存芯片测试一般采用内建自测试（BIST）或MCU单元测试方式进行，其中，内建自测试需要改变芯片电路设计会导致芯片自身面积增大等问题，故一般采用MCU单元测试方式进行芯片测试。
更具体地，MCU单元测试方式需要根据上位机的输入命令产生测试命令信息对待测试闪存芯片进行测试，本申请实施例的方法为截获该MCU单元产生的操作命令信息以同时对多个待测试闪存芯片进行测试，以提高闪存芯片的测试效率。
更具体地， MCU单元发送操作命令信息需要逐步发送信息数据，这些信息数据可能是连续的，也可能是不连续的（需视乎当前MCU的运行情况而定），故获取MCU单元发出的某一段信息数据不一定为完全的操作测试命令信息，故需要对操作命令信息的完整性进行验证，确保后续操作能顺利进行。
S12、将通过长度校验的操作命令信息视为完整操作命令信息。
具体地，MCU发送的信息数据具有单段数据类型完整的特点，即至少保持了操作指令（cmd）的完整性、地址完整性、写入数据完整性等情况下区分类型发送数据，而每种数据的长度是固定的，故步骤S12能根据操作命令信息整体的长度来判断该操作命令信息是否完整。
在一些优选的实施方式中，步骤S12包括以下子步骤：
S121、实时计算操作命令信息总的字节（byte）数量；
具体地，在芯片数据传输中，一般以8个bit即一个byte数据量作为数据传输单位，而一个完整操作命令信息具有稳定的数据量，故计算操作命令信息的数据量能识别接收到的操作命令信息是否完整。
S122、在字节数量与一个完整操作命令信息的长度（length）匹配时，视已接收的操作命令信息为完整操作命令信息。
具体地，一个byte为8位长度，故能根据长度校验操作命令信息是否完整。
在一些优选的实施方式中，根据操作信息调节多个待测试闪存芯片的写使能状态和/或QPI使能状态的步骤包括：
S31、在操作信息需在待测闪存芯片处于可写状态才能进行操作时，将所有待测闪存芯片的写使能状态打开；
具体地，该步骤为将所有待测闪存芯片的写使能状态打开，可以理解为仅限定了待测闪存芯片最终处于写使能打开的状态，即对于原本写使能状态打开的待测闪存芯片不需要进行操作，对于原本写使能状态关闭的待测闪存芯片则调节为写使能打开状态。
S31’、在操作信息需在待测闪存芯片处于QPI模式才能进行操作时，先将所有待测闪存芯片的写使能状态打开，再将所有待测闪存芯片的QPI使能状态打开；
具体地，该步骤为将所有待测闪存芯片的QPI使能状态打开使所有待测试闪存芯片处于QPI模式，可以理解为仅限定了待测闪存芯片最终处于QPI模式，即对于原本处于QPI模式的待测闪存芯片不需要进行任何操作，对于原本写使能状态关闭的待测闪存芯片则需要依次打开写使能状态和QPI使能状态，对于原本写使能状态打开但QPI使能状态关闭的待测闪存芯片则需要打开QPI使能状态。
S31’’、在操作信息不需在待测闪存芯片处于QPI模式能进行操作时，将所有待测闪存芯片的QPI使能状态关闭。
具体地，该步骤为将所有待测闪存芯片的QPI使能状态关闭使所有待测试闪存芯片脱离QPI模式而转换为QSPI模式，可以理解为仅限定了待测闪存芯片最终处于QSPI模式，即对于原本处于QSPI模式的待测闪存芯片不需要进行任何操作，对于原本处于QPI模式的待测闪存芯片则需要关闭QPI使能状态。
具体地，上述三种处理逻辑为根据每个待测试闪存芯片的使能状态及操作信息类型独立地执行，以使得最终所有待测试闪存芯片均调节为一致的使能状态，使得待测试闪存芯片后续能顺利执行操作信息。
更具体地，QSPI（Quad SPI）与QPI均为闪存芯片传输协议模式，区别在于指令输入的方式，QSPI模式的指令是通过SI(IO0) pin输入的，地址和数据是通过SI(IO0)/SO(IO1)/IO2/IO3传输的，QPI模式的指令、地址和数据都是通过SI(IO0)/SO(IO1)/IO2/IO3传输的。
在一些优选的实施方式中，将所有待测闪存芯片的写使能状态打开，再将所有待测闪存芯片的QPI使能状态打开的步骤包括：
S311’、将所有写使能状态为关闭的待测闪存芯片的写使能位置位；
具体地，QPI模式需要改变闪存芯片的配置信息，故步骤S31’需要先打开待测闪存芯片的写使能状态再打开QPI模式。
S312’、将所有QE状态为关闭的待测闪存芯片的QE状态寄存器置位；
具体地，在执行步骤S311’后保证了所有待测闪存芯片均处于写使能打开的状态，故能对待测闪存芯片进行写操作；QPI模式需要将待测闪存芯片中的QE状态寄存器打开进入配置信息操作状态，故需要先将QE状态寄存器的QE位改写为1。
S313’、发送QPI使能指令给所有QPI使能状态为关闭的待测闪存芯片。
具体地，在执行步骤S312’后保证了所有待测闪存芯片均处于QE位置位状态，故能改变所有待测闪存芯片的QPI使能。
第二方面，请参照图2，图2是本申请一些实施例中提供的一种闪存芯片的测试装置，用于对闪存芯片进行批量测试，装置包括：
获取模块201，用于获取完整测试命令信息；
拆解模块202，用于拆解完整测试命令信息生成操作信息和地址信息；
调节模块203，用于根据操作信息调节多个待测试闪存芯片的写使能状态和QPI使能状态；
测试模块204，用于分别发送操作信息和地址信息给对应的待测试闪存芯片以对对应的待测试闪存芯片进行测试，并获取对应的测试结果。
本申请实施例的一种闪存芯片的测试装置，利用拆解模块202将原本直接用于单个待测闪存芯片测试的完整测试命令信息拆解生成操作信息和地址信息，然后利用调节模块203根据操作信息调节所有待测闪存芯片的使能状态，使得本申请实施例的测试装置能同时利用相同的操作信息和地址信息对多个待测闪存芯片进行测试，实现了闪存芯片的批量同步测试，完成芯片流向市场之前的质量检测和评估，有效提升了闪存芯片的测试效率。
第三方面，请参照图3和图4，图3是本申请一些实施例中提供的一种闪存芯片的测试系统，用于对闪存芯片进行批量测试，系统包括：
MCU单元310，用于接收上位机发送的操作指令并生成相应完整测试命令信息；
FPGA单元320，与MCU单元310及多个待测闪存芯片电性连接，用于获取完整测试命令信息并对多个待测闪存芯片进行同步测试；
FPGA单元320还用于在获取完整测试命令信息后，拆解完整测试命令信息生成操作信息和地址信息；
FPGA单元320还用于根据操作信息调节多个待测试闪存芯片的写使能状态和/或QPI使能状态；
FPGA单元320还用于分别发送操作信息和地址信息给相应的待测试闪存芯片以对相应的待测试闪存芯片进行测试，并获取相应的测试结果。
本申请实施例的测试系统利用FPGA单元320作为MCU单元310与多个待测闪存芯片中间的信息沟通桥梁，利用FPGA单元320将原本直接用于单个待测闪存芯片测试的完整测试命令信息拆解生成操作信息和地址信息，并根据操作信息调节将所有待测闪存芯片的使能状态，利用相同的操作信息和地址信息对多个待测闪存芯片进行测试，实现了多个待测闪存芯片的批量测试，有效提升了闪存芯片的测试效率。
具体地，FPGA单元320作为MCU单元310的接口拓展机构，能挂载多个待测试闪存芯片以进行批量测试。
在一些优选的实施方式中，如图3所示，MCU单元310连接的上位机为PC，MCU单元310可以通过PC串口直接接收完整测试命令信息或通过WIFI模块接收来自PC串口的完整测试命令信息，该信息接收过程具有足够的灵活性。
在一些优选的实施方式中，如图3所示，本申请实施例的测试系统还包括数字电位器330、模数转换器340，该数字电位器330通过SPI与MCU单元310电性连接，模数转换器340通过SPI与FPGA单元320电性连接。
具体地，数字电位器330主要负责在MCU单元310的控制下给FPGA和待测闪存芯片供电。
更具体地，模数转换器340用于采集待测闪存芯片和FPGA单元320的电压。
在一些优选的实施方式中，数字电位器330优选为数字电位器AD5160，模数转换器340优选为模数转换芯片ADC108s。
在一些优选的实施方式中，FPGA单元320包括：
CTRL模块321，用于获取并解析完整测试命令信息，以拆解完整测试命令信息生成操作信息和地址信息；
APB总线322，与CTRL模块321及多个SLOT模块323电性连接，用于获取操作信息和地址信息，并将操作信息和地址信息发送给每个SLOT模块；
SLOT模块323，每个SLOT模块323均电性连接有相应的待测试闪存芯片，用于根据操作信息调节相应的待测试闪存芯片的写使能状态和/或QPI使能状态，还用于发送操作信息和地址信息给相应的待测试闪存芯片以对相应的待测试闪存芯片进行测试，并获取相应的测试结果。
具体地，CTRL模块321用于解析并寄存MCU单元310基于SPI协议发送的完整操作命令信息，并将完整测试命令信息拆解为操作信息和地址信息，以及通过APB总线322将拆解后的操作信息和地址信息复制发送到所有SLOT模块323中。
更具体地，SLOT模块323（又称为slave模块）被CTRL模块321通过APB总线322将其内部的启动指示位寄存器置位，从而启动对应操作；SLOT模块323获取操作信息和地址信息后通过SPI模块将操作信息和地址信息发送给相应的待测试闪存芯片以使相应的待测试闪存芯片执行相应操作，若发送的是读取信息的指令，还会接收并寄存相应的待测试闪存芯片输出的读取数据，这些读取数据会在MCU发送读取结果操作指令时，被APB总线322读取到CTRL模块321，然后再发送到MCU单元310中。
在一些优选的实施方式中，SLOT模块323包括：
第一状态机3231，用于根据操作信息生成总控制命令；
第二状态机3232，与第一状态机3231电性连接，用于根据总控制命令生成中间状态命令，中间状态命令包括用于调节待测试闪存芯片写使能状态第一调节命令，用于调节待测试闪存芯片QPI使能状态的第二调节命令、用于读取待测试闪存芯片写使能状态的第一读取命令、用于读取待测试闪存芯片QPI使能状态的第二读取命令、用于发送信息的发送命令以及用于读取待测试闪存芯片数据的读取命令中的一种或多种命令；
第三状态机3233，与第二状态机3232电性连接，用于根据中间状态命令生成发送给相应的待测试闪存芯片的底层操作命令以对相应的待测试闪存芯片进行测试。
具体地，从时序角度来看，第一状态机3231生成的总控制命令为第一层控制状态，第二状态机3232根据第一状态机3231的第一层控制状态依次调用相应的中间状态命令以生成第二层控制状态，第三状态机3233根据第二状态机3232的第二层控制状态依次调用底层操作命令以生成第三层控制状态。
更具体地，第一状态机3231的第一层控制状态主要包括：空闲（idle）、擦除（erase）、核对擦除结果（check erase）、写入（program）、核对写入结果（check program）及操作flash（control flash）共六个状态，其中，空闲状态为不操作状态，擦除状态为对待测试闪存芯片进行擦除操作的状态，核对擦除结果状态为核对待测试闪存芯片擦除操作是否成功的状态，写入状态为对待测试闪存芯片进行编程操作的状态，核对写入结果状态为核对待测试闪存芯片编程操作是否成功的状态，操作flash状态为根据需求设定的组合测试状态以及对闪存芯片进行读操作的状态。
更具体地，第二状态机3232的第二层控制状态主要包括：空闲（idle）、置位写使能（wren）、读取写使能（rd_wel）、置位QE（qe_enable）、读取QE（rd_qe）、QPI使能（qpi_en）、QPI失能（qpi_dis）、发送信息（sd_inf）及读WIP（rd_wip）共九个状态，其中，空闲状态为不操作状态，置位写使能状态为对待测试闪存芯片中状态寄存器中的写使能位进行置位操作的状态，读取写使能状态为读取并核对待测试闪存芯片状态寄存器中的写使能位是否成功置位的状态，置位QE状态为对待测试闪存芯片中QE状态寄存器中的QE位进行置位操作的状态，读取QE状态为读取并核对待测试闪存芯片QE状态寄存器中的QE位是否成功置位的状态，QPI使能状态为对待测试闪存芯片中发送指令使能QPI模式的状态，QPI失能状态为对待测试闪存芯片中发送指令失能QPI模式以转换为QSPI模式的状态，发送信息状态为对待测试闪存芯片发送指指令、地址、dummy clock、数据的状态，读WIP状态为核对待测试闪存芯片擦除操作或编程操作是否成功的状态。
更具体地，第三状态机3233的第三层控制状态主要包括空闲（idle）、发送指令（cmd）、发送地址（addr）、发送dummy（dummy，哑写）、发送数据（data）及接收数据（rdata）共五个状态，这些指令均为最底层的、直接对待测试芯片进行发送及操作的指令。
为更清楚地阐述SLOT模块323对待测试芯片的操作流程，下面结合待测试芯片的一次读操作过程进行描述，该读操作过程限定为需要进行QPI模式进行，而该待测试闪存芯片未进入QPI模式且写使能为关闭，如图5所示为整个读操作过程中SLOT模块323三个状态机的时序图，该操作过程如下：
第一状态机3231由空闲（idle）状态切换为关于该读操作的操作信息的操作flash（control flash）状态，直至整个读操作结束，再切换回空闲（idle）状态；
第二状态机3232在获知第一状态机3231切换至操作flash（control flash）状态后，由空闲（idle）状态依次切换为写使能（wren）状态、读取写使能（rd_wel）状态、置位QE（qe_enable）状态、读取QE（rd_qe）状态、QPI使能（qpi_en）状态、QPI失能（qpi_dis）状态、发送信息（sd_inf）状态，完成整个读操作，再切换回空闲（idle）状态；
第三状态机3233在获知第二状态机3232切换至写使能（wren）状态后，由空闲（idle）状态切换为发送指令（cmd）状态以发送指令给待测闪存芯片以对待测试闪存芯片中状态寄存器中的写使能位进行置位操作，发送指令（cmd）状态结束后返回空闲（idle）状态；其后第三状态机3233获知第二状态机3232切换至读取写使能（rd_wel）状态，然后依次切换至发送指令（cmd）状态和接收数据（rdata）状态以获取并判断待测试闪存芯片状态寄存器中的写使能位是否成功置位，置位成功后返回空闲（idle）状态；其后第三状态机3233获知第二状态机3232切换至置位QE（qe_enable）状态，然后依次切换至发送指令（cmd）状态和发送数据（data）以对待测试闪存芯片中QE状态寄存器中的QE位进行置位操作，置位成功后返回空闲（idle）状态；其后第三状态机3233获知第二状态机3232切换至读取QE（rd_qe）状态，然后依次切换至发送指令（cmd）状态和接收数据（rdata）状态以获取并判断待测试闪存芯片QE状态寄存器中的QE位是否成功置位，置位成功后返回空闲（idle）状态；其后第三状态机3233获知第二状态机3232切换至QPI使能（qpi_en）状态，然后依次切换至发送指令（cmd）以对待测试闪存芯片中发送指令使能QPI模式的状态，进入QPI模式后返回空闲（idle）状态；其后第三状态机3233获知第二状态机3232切换至发送信息（sd_inf）状态，然后依次切换为发送指令（cmd）状态、发送地址（addr）状态、发送dummy（dummy）状态及接收数据（rdata）状态以对待测试闪存芯片中对应地址的存储单元进行数据读取操作，最后与第二状态机3232及第一状态机3231同时切换回空闲（idle）状态，完成整个读操作流程。
第四方面，请参照图6，图6为本申请实施例提供的一种电子设备的结构示意图，本申请提供一种电子设备4，包括：处理器401和存储器402，处理器401和存储器402通过通信总线403和/或其他形式的连接机构（未标出）互连并相互通讯，存储器402存储有处理器401可执行的计算机程序，当计算设备运行时，处理器401执行该计算机程序，以执行时执行上述实施例的任一可选的实现方式中的方法。
第五方面，本申请实施例提供一种存储介质，其上存储有计算机程序，该计算机程序被处理器执行时，执行上述实施例的任一可选的实现方式中的方法。其中，存储介质可以由任何类型的易失性或非易失性存储设备或者它们的组合实现，如静态随机存取存储器（Static Random Access Memory, 简称SRAM），电可擦除可编程只读存储器（ElectricallyErasable Programmable Read-Only Memory, 简称EEPROM），可擦除可编程只读存储器（Erasable Programmable Read Only Memory, 简称EPROM），可编程只读存储器（Programmable Red-Only Memory, 简称PROM），只读存储器（Read-Only Memory, 简称ROM），磁存储器，快闪存储器，磁盘或光盘。
综上，本申请实施例提供了一种闪存芯片的测试方法、装置、系统、电子设备及存储介质，其中，测试方法将原本直接用于单个待测闪存芯片测试的完整测试命令信息拆解生成操作信息和地址信息，然后根据操作信息调节将所有待测闪存芯片的使能状态，使得本申请实施例的测试方法能同时利用相同的操作信息和地址信息对多个待测闪存芯片进行测试，实现了闪存芯片的批量同步测试，完成芯片流向市场之前的质量检测和评估，有效提升了闪存芯片的测试效率。
在本申请所提供的实施例中，应该理解到，所揭露装置和方法，可以通过其它的方式实现。以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，又例如，多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些通信接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
另外，作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
再者，在本申请各个实施例中的各功能模块可以集成在一起形成一个独立的部分，也可以是各个模块单独存在，也可以两个或两个以上模块集成形成一个独立的部分。
在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。
以上所述仅为本申请的实施例而已，并不用于限制本申请的保护范围，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
Claims (10)
1.一种闪存芯片的测试方法，用于对闪存芯片进行批量测试，其特征在于，所述方法包括以下步骤：
获取完整测试命令信息；
拆解所述完整测试命令信息生成操作信息和地址信息；
根据所述操作信息调节多个待测试闪存芯片的写使能状态和/或QPI使能状态；
分别发送所述操作信息和所述地址信息给对应的待测试闪存芯片以对所述对应的待测试闪存芯片进行测试，并获取对应的测试结果。
2.根据权利要求1所述的闪存芯片的测试方法，其特征在于，所述获取完整测试命令信息的步骤包括：
获取并寄存MCU单元发出的操作命令信息；
将通过长度校验的操作命令信息视为完整操作命令信息。
3.根据权利要求1所述的闪存芯片的测试方法，其特征在于，所述根据所述操作信息调节多个待测试闪存芯片的写使能状态和/或QPI使能状态的步骤包括：
在所述操作信息需在所述待测闪存芯片处于可写状态才能进行操作时，将所有所述待测闪存芯片的写使能状态打开；
在所述操作信息需在所述待测闪存芯片处于QPI模式才能进行操作时，先将所有所述待测闪存芯片的写使能状态打开，再将所有所述待测闪存芯片的QPI使能状态打开；
在所述操作信息不需在所述待测闪存芯片处于QPI模式能进行操作时，将所有所述待测闪存芯片的QPI使能状态关闭。
4.根据权利要求3所述的闪存芯片的测试方法，其特征在于，所述将所有所述待测闪存芯片的写使能状态打开，再将所有所述待测闪存芯片的QPI使能状态打开的步骤包括：
将所有写使能状态为关闭的待测闪存芯片的写使能位置位；
将所有QE状态为关闭的待测闪存芯片的QE状态寄存器置位；
发送QPI使能指令给所有QPI使能状态为关闭的待测闪存芯片。
5.一种闪存芯片的测试装置，用于对闪存芯片进行批量测试，其特征在于，所述装置包括：
获取模块，用于获取完整测试命令信息；
拆解模块，用于拆解所述完整测试命令信息生成操作信息和地址信息；
调节模块，用于根据所述操作信息调节多个待测试闪存芯片的写使能状态和QPI使能状态；
测试模块，用于分别发送所述操作信息和所述地址信息给对应的待测试闪存芯片以对所述对应的待测试闪存芯片进行测试，并获取对应的测试结果。
6.一种闪存芯片的测试系统，用于对闪存芯片进行批量测试，其特征在于，所述系统包括：
MCU单元，用于接收上位机发送的操作指令并生成相应完整测试命令信息；
FPGA单元，与MCU单元及多个待测闪存芯片电性连接，用于获取所述完整测试命令信息并对多个所述待测闪存芯片进行同步测试；
所述FPGA单元还用于在获取完整测试命令信息后，拆解所述完整测试命令信息生成操作信息和地址信息；
所述FPGA单元还用于根据所述操作信息调节多个待测试闪存芯片的写使能状态和/或QPI使能状态；
所述FPGA单元还用于分别发送所述操作信息和所述地址信息给相应的所述待测试闪存芯片以对相应的所述待测试闪存芯片进行测试，并获取相应的测试结果。
7.根据权利要求6所述的闪存芯片的测试系统，其特征在于，所述FPGA单元包括：
CTRL模块，用于获取并解析所述完整测试命令信息，以拆解所述完整测试命令信息生成所述操作信息和所述地址信息；
APB总线，与所述CTRL模块及多个SLOT模块电性连接，用于获取所述操作信息和所述地址信息，并将所述操作信息和所述地址信息发送给每个SLOT模块；
所述SLOT模块，每个所述SLOT模块均电性连接有相应的所述待测试闪存芯片，用于根据所述操作信息调节相应的所述待测试闪存芯片的写使能状态和/或QPI使能状态，还用于发送所述操作信息和所述地址信息给相应的所述待测试闪存芯片以对相应的所述待测试闪存芯片进行测试，并获取相应的测试结果。
8.根据权利要求7所述的闪存芯片的测试系统，其特征在于，所述SLOT模块包括：
第一状态机，用于根据所述操作信息生成总控制命令；
第二状态机，与所述第一状态机电性连接，用于根据所述总控制命令生成中间状态命令，所述中间状态命令包括用于调节所述待测试闪存芯片写使能状态第一调节命令，用于调节所述待测试闪存芯片QPI使能状态的第二调节命令、用于读取所述待测试闪存芯片写使能状态的第一读取命令、用于读取所述待测试闪存芯片QPI使能状态的第二读取命令、用于发送信息的发送命令以及用于读取所述待测试闪存芯片数据的读取命令中的一种或多种命令；
第三状态机，与所述第二状态机电性连接，用于根据所述中间状态命令生成发送给相应的所述待测试闪存芯片的底层操作命令以对相应的所述待测试闪存芯片进行测试。
9.一种电子设备，其特征在于，包括处理器以及存储器，所述存储器存储有计算机可读取指令，当所述计算机可读取指令由所述处理器执行时，运行如权利要求1-4任一所述方法中的步骤。
10.一种存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时运行如权利要求1-4任一所述方法中的步骤。
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|---|---|---|---|---|
| CN114994499A (zh) * | 2022-05-18 | 2022-09-02 | 广芯微电子（广州）股份有限公司 | 一种芯片测试方法及装置 |
| CN115268406A (zh) * | 2022-07-29 | 2022-11-01 | 江苏芯安集成电路设计有限公司 | 一种单片机芯片测试方法、系统、计算机设备及存储介质 |
| CN115309464A (zh) * | 2022-09-30 | 2022-11-08 | 芯天下技术股份有限公司 | 闪存芯片挂起功能的验证方法、装置、设备及介质 |
| CN115902595A (zh) * | 2023-02-20 | 2023-04-04 | 之江实验室 | 一种芯片测试系统以及芯片测试方法 |
| CN116580758A (zh) * | 2023-07-13 | 2023-08-11 | 联和存储科技(江苏)有限公司 | Sd nand测试装置、sd nand测试方法及计算机可读存储介质 |
| CN117637012A (zh) * | 2024-01-25 | 2024-03-01 | 合肥康芯威存储技术有限公司 | 一种存储芯片的检测系统及检测方法 |
-
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114994499A (zh) * | 2022-05-18 | 2022-09-02 | 广芯微电子（广州）股份有限公司 | 一种芯片测试方法及装置 |
| CN115268406A (zh) * | 2022-07-29 | 2022-11-01 | 江苏芯安集成电路设计有限公司 | 一种单片机芯片测试方法、系统、计算机设备及存储介质 |
| CN115268406B (zh) * | 2022-07-29 | 2023-09-29 | 江苏芯安集成电路设计有限公司 | 一种单片机芯片测试方法、系统、计算机设备及存储介质 |
| CN115309464A (zh) * | 2022-09-30 | 2022-11-08 | 芯天下技术股份有限公司 | 闪存芯片挂起功能的验证方法、装置、设备及介质 |
| CN115309464B (zh) * | 2022-09-30 | 2022-12-16 | 芯天下技术股份有限公司 | 闪存芯片挂起功能的验证方法、装置、设备及介质 |
| CN115902595A (zh) * | 2023-02-20 | 2023-04-04 | 之江实验室 | 一种芯片测试系统以及芯片测试方法 |
| CN116580758A (zh) * | 2023-07-13 | 2023-08-11 | 联和存储科技(江苏)有限公司 | Sd nand测试装置、sd nand测试方法及计算机可读存储介质 |
| CN117637012A (zh) * | 2024-01-25 | 2024-03-01 | 合肥康芯威存储技术有限公司 | 一种存储芯片的检测系统及检测方法 |
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