JP2002323993A - シングルチップマイクロコンピュータ並びにその試験方法及び試験プログラム - Google Patents
シングルチップマイクロコンピュータ並びにその試験方法及び試験プログラムInfo
- Publication number
- JP2002323993A JP2002323993A JP2001127653A JP2001127653A JP2002323993A JP 2002323993 A JP2002323993 A JP 2002323993A JP 2001127653 A JP2001127653 A JP 2001127653A JP 2001127653 A JP2001127653 A JP 2001127653A JP 2002323993 A JP2002323993 A JP 2002323993A
- Authority
- JP
- Japan
- Prior art keywords
- data
- microcomputer
- test
- nonvolatile memory
- chip microcomputer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/14—Implementation of control logic, e.g. test mode decoders
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Microcomputers (AREA)
- Read Only Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 内蔵された不揮発性メモリのバーインテスト
を簡易なテスターを用いて実施することが可能なシング
ルチップマイクロコンピュータを提供する。 【解決手段】 書き換え可能な不揮発性メモリを内蔵し
たシングルチップマイクロコンピュータにおいて、外部
とのデータの入出力を仲介するためのシリアルインタフ
ェース１４Ａ，１４Ｂと、このシリアルインタフェース
を介して外部とデータの転送（通信）を行いながら不揮
発性メモリ１１Ａ，１１Ｂの一連の動作試験を制御する
シーケンサ１３Ａ，１３Ｂを備える。これにより、バー
インテストにおいて、例えば一方のマイコン１０Ａの不
揮発性メモリに書き込まれたロジックテスト用のプログ
ラムなどのデータを他方のマイコン１０Ｂに待避させ
て、各マイコンの不揮発性メモリを有効に動作させる。
を簡易なテスターを用いて実施することが可能なシング
ルチップマイクロコンピュータを提供する。 【解決手段】 書き換え可能な不揮発性メモリを内蔵し
たシングルチップマイクロコンピュータにおいて、外部
とのデータの入出力を仲介するためのシリアルインタフ
ェース１４Ａ，１４Ｂと、このシリアルインタフェース
を介して外部とデータの転送（通信）を行いながら不揮
発性メモリ１１Ａ，１１Ｂの一連の動作試験を制御する
シーケンサ１３Ａ，１３Ｂを備える。これにより、バー
インテストにおいて、例えば一方のマイコン１０Ａの不
揮発性メモリに書き込まれたロジックテスト用のプログ
ラムなどのデータを他方のマイコン１０Ｂに待避させ
て、各マイコンの不揮発性メモリを有効に動作させる。
Description
【０００１】
【発明の属する技術分野】この発明は、不揮発性メモリ
を内蔵したシングルチップマイクロコンピュータ並びに
その試験方法及び試験プログラムに関し、特にバーイン
テストなどにおける不揮発性メモリの動作試験を効率化
するための技術に関する。
を内蔵したシングルチップマイクロコンピュータ並びに
その試験方法及び試験プログラムに関し、特にバーイン
テストなどにおける不揮発性メモリの動作試験を効率化
するための技術に関する。
【０００２】
【従来の技術】従来、ＬＳＩ(Large Scale Integratio
n)の初期不良をスクリーニングするためのいわゆるバー
インテストが行われている。このバーインテストは、高
温環境下で動作させる一種の加速試験であって、デバイ
スの動作のさせ方によって、ダイナミック・バーインテ
スト、クロックド・バーインテストなどがある。ここ
で、ダイナミック・バーインテストは、デバイスの入力
端子より信号を入力し、出力端子から出力される信号を
外部でモニターすることにより、デバイスが正しく動作
しているか否かを確認しながら行うテストである。ま
た、クロックド・バーインテストは、デバイスが動作す
る上で必要とされるクロック信号のみをデバイスに入力
し、デバイスが「何らかの動作」を行っている状態で行
うテストである。
n)の初期不良をスクリーニングするためのいわゆるバー
インテストが行われている。このバーインテストは、高
温環境下で動作させる一種の加速試験であって、デバイ
スの動作のさせ方によって、ダイナミック・バーインテ
スト、クロックド・バーインテストなどがある。ここ
で、ダイナミック・バーインテストは、デバイスの入力
端子より信号を入力し、出力端子から出力される信号を
外部でモニターすることにより、デバイスが正しく動作
しているか否かを確認しながら行うテストである。ま
た、クロックド・バーインテストは、デバイスが動作す
る上で必要とされるクロック信号のみをデバイスに入力
し、デバイスが「何らかの動作」を行っている状態で行
うテストである。
【０００３】以下、図５を参照して、従来のダイナミッ
ク・バーインテストの手法を説明する。同図において、
シングルチップマイクロコンピュータ１００は、被試験
対象のデバイスであり、不揮発性メモリの一種であるフ
ラッシュＥＥＰＲＯＭ１１０と、このフラッシュＥＥＰ
ＲＯＭ１００の一連の動作を制御するための書込み／読
出し／消去回路１２０を内蔵している。特に図示してい
ないが、この他にシングルチップマイクロコンピュータ
の機能を実現するためのロジック回路が搭載されてい
る。ＬＳＩテスタ２００は、バーイン中にシングルチッ
プマイクロコンピュータ１００の動作テストを行うため
のものである。
ク・バーインテストの手法を説明する。同図において、
シングルチップマイクロコンピュータ１００は、被試験
対象のデバイスであり、不揮発性メモリの一種であるフ
ラッシュＥＥＰＲＯＭ１１０と、このフラッシュＥＥＰ
ＲＯＭ１００の一連の動作を制御するための書込み／読
出し／消去回路１２０を内蔵している。特に図示してい
ないが、この他にシングルチップマイクロコンピュータ
の機能を実現するためのロジック回路が搭載されてい
る。ＬＳＩテスタ２００は、バーイン中にシングルチッ
プマイクロコンピュータ１００の動作テストを行うため
のものである。
【０００４】バーインテストでは、シングルチップマイ
クロコンピュータ１００がテスト用のボード上に複数搭
載された状態で高温漕に収納され、バーインテストの期
間中、複数のシングルチップマイクロコンピュータが一
括して外部のＬＳＩテスターにより動作状態に制御さ
れ、動作テストが行われる。具体的には、ＬＳＩテスタ
ー４は、書き込み／読み出し／消去回路１２０に対して
直接的に書き込み命令および書き込みデータを出力し、
書き込み／読み出し／消去回路１２０は、その内容に従
ってフラッシュＥＥＰＲＯＭ１１０にデータを書き込
む。また、書き込み／読み出し／消去回路１２０は、Ｌ
ＳＩテスター４から読み出し命令を入力すると、フラッ
シュＥＥＰＲＯＭ１１０から１ワード分のデータを読み
込み、ＬＳＩテスター４は、この書き込み／読み出し／
消去回路３より出力された１ワード分のデータを期待値
と比較し、フラッシュＥＥＰＲＯＭ１１０及び書き込み
／読み出し／消去回路１２０の動作の良／不良を判定す
る。
クロコンピュータ１００がテスト用のボード上に複数搭
載された状態で高温漕に収納され、バーインテストの期
間中、複数のシングルチップマイクロコンピュータが一
括して外部のＬＳＩテスターにより動作状態に制御さ
れ、動作テストが行われる。具体的には、ＬＳＩテスタ
ー４は、書き込み／読み出し／消去回路１２０に対して
直接的に書き込み命令および書き込みデータを出力し、
書き込み／読み出し／消去回路１２０は、その内容に従
ってフラッシュＥＥＰＲＯＭ１１０にデータを書き込
む。また、書き込み／読み出し／消去回路１２０は、Ｌ
ＳＩテスター４から読み出し命令を入力すると、フラッ
シュＥＥＰＲＯＭ１１０から１ワード分のデータを読み
込み、ＬＳＩテスター４は、この書き込み／読み出し／
消去回路３より出力された１ワード分のデータを期待値
と比較し、フラッシュＥＥＰＲＯＭ１１０及び書き込み
／読み出し／消去回路１２０の動作の良／不良を判定す
る。
【０００５】
【発明が解決しようとする課題】ところで、シングルチ
ップマイクロコンピュータのバーインテストの品質を向
上させるためには、内部の全ての回路を動作させ、全て
の内部回路にストレスを加える必要がある。しかしなが
ら、高温漕に収納する上で、シングルチップマイクロコ
ンピュータに印加することができる信号数が制約されて
おり、一般には全ての内部回路を有効に動作させること
が困難である。
ップマイクロコンピュータのバーインテストの品質を向
上させるためには、内部の全ての回路を動作させ、全て
の内部回路にストレスを加える必要がある。しかしなが
ら、高温漕に収納する上で、シングルチップマイクロコ
ンピュータに印加することができる信号数が制約されて
おり、一般には全ての内部回路を有効に動作させること
が困難である。
【０００６】このような問題の解決を図った従来技術と
して、シングルチップマイクロコンピュータに内蔵され
た不揮発性メモリに予めバーインテスト用の動作プログ
ラムを格納しておき、バーイン中にこの動作プログラム
を実行して自ら動作することにより、外部からの信号数
を削減する技術が知られている。しかしながら、この従
来技術によれば、内部回路をまんべんなく動作させよう
とすると、不揮発性メモリに格納すべき動作プログラム
の規模が大きくなり、多くの記憶領域が必要となる。動
作プログラムが実行されているバーイン中は、この動作
プログラムを書き換えることは禁止される。従って、動
作プログラムの規模が大きくなると、この動作プログラ
ムが格納された不揮発性メモリを有効に動作させること
ができなくなり、バーインの品質が低下するという問題
がある。
して、シングルチップマイクロコンピュータに内蔵され
た不揮発性メモリに予めバーインテスト用の動作プログ
ラムを格納しておき、バーイン中にこの動作プログラム
を実行して自ら動作することにより、外部からの信号数
を削減する技術が知られている。しかしながら、この従
来技術によれば、内部回路をまんべんなく動作させよう
とすると、不揮発性メモリに格納すべき動作プログラム
の規模が大きくなり、多くの記憶領域が必要となる。動
作プログラムが実行されているバーイン中は、この動作
プログラムを書き換えることは禁止される。従って、動
作プログラムの規模が大きくなると、この動作プログラ
ムが格納された不揮発性メモリを有効に動作させること
ができなくなり、バーインの品質が低下するという問題
がある。
【０００７】また他の問題として、上述の従来技術の係
るシングルチップマイクロコンピュータの構成によれ
ば、フラッシュＥＥＰＲＯＭ１１０および書き込み／読
み出し／消去回路１２０の動作の良／不良を判定するた
めには、外部にＬＳＩテスター２００を用意する必要が
あり、従ってバーインテストのコストが上昇するという
問題がある。しかも、クロックド・バーインテスト時や
ダイナミック・バーインテスト時に、フラッシュＥＥＰ
ＲＯＭ１１０及び書き込み／読み出し／消去回路１２０
を動作させるためには、書き込みコードを生成する機能
を有するＬＳＩテスターが必要となる。従って簡易なテ
スターを用いることができず、このことがバーインテス
トのコストを一層上昇させる一因になっている。
るシングルチップマイクロコンピュータの構成によれ
ば、フラッシュＥＥＰＲＯＭ１１０および書き込み／読
み出し／消去回路１２０の動作の良／不良を判定するた
めには、外部にＬＳＩテスター２００を用意する必要が
あり、従ってバーインテストのコストが上昇するという
問題がある。しかも、クロックド・バーインテスト時や
ダイナミック・バーインテスト時に、フラッシュＥＥＰ
ＲＯＭ１１０及び書き込み／読み出し／消去回路１２０
を動作させるためには、書き込みコードを生成する機能
を有するＬＳＩテスターが必要となる。従って簡易なテ
スターを用いることができず、このことがバーインテス
トのコストを一層上昇させる一因になっている。
【０００８】この発明は、上記事情に鑑みてなされたも
ので、内蔵された不揮発性メモリのバーインテストを簡
易なテスターを用いて有効に実施することが可能なシン
グルチップマイクロコンピュータ並びにその試験方法お
よび試験プログラムを提供することを目的とする。
ので、内蔵された不揮発性メモリのバーインテストを簡
易なテスターを用いて有効に実施することが可能なシン
グルチップマイクロコンピュータ並びにその試験方法お
よび試験プログラムを提供することを目的とする。
【０００９】
【課題を解決するための手段】上記課題を解決するた
め、この発明は以下の構成を有する。即ち、請求項１記
載の発明は、書き換え可能な不揮発性メモリを内蔵した
シングルチップマイクロコンピュータにおいて、外部と
の間でデータの入出力を行うためのインタフェース手段
（例えば後述するシリアルインタフェース１４Ａ，１４
Ｂに相当する構成要素）と、所定の手順に従い、前記イ
ンタフェース手段を介して外部からデータを取り込んで
該データを用いて前記不揮発性メモリの試験を行うと共
に、前記不揮発性メモリに書き込まれたデータを前記イ
ンタフェース手段を介して外部に出力するための制御を
行う制御手段（例えば後述するシーケンサ１３Ａ，１３
Ｂに相当する構成要素）と、を備えたことを特徴とす
る。
め、この発明は以下の構成を有する。即ち、請求項１記
載の発明は、書き換え可能な不揮発性メモリを内蔵した
シングルチップマイクロコンピュータにおいて、外部と
の間でデータの入出力を行うためのインタフェース手段
（例えば後述するシリアルインタフェース１４Ａ，１４
Ｂに相当する構成要素）と、所定の手順に従い、前記イ
ンタフェース手段を介して外部からデータを取り込んで
該データを用いて前記不揮発性メモリの試験を行うと共
に、前記不揮発性メモリに書き込まれたデータを前記イ
ンタフェース手段を介して外部に出力するための制御を
行う制御手段（例えば後述するシーケンサ１３Ａ，１３
Ｂに相当する構成要素）と、を備えたことを特徴とす
る。
【００１０】請求項２記載の発明は、請求項１記載の発
明において、前記制御手段が、前記不揮発性メモリを試
験するための制御として、（ａ）前記不揮発性メモリに
予め書き込まれたプログラムコードを消去するステップ
（例えば後述するステップＳ２Ｂに相当する要素）と、
（ｂ）外部からデータを読み込んで前記不揮発性メモリ
に書き込むステップ（例えば後述するステップＳ２Ｃに
相当する要素）と、（ｃ）前記不揮発性メモリに書き込
まれたデータを外部から読み込んだデータと照合するス
テップ（例えば後述するステップＳ２Ｄに相当する要
素）とを実行することを特徴とする。
明において、前記制御手段が、前記不揮発性メモリを試
験するための制御として、（ａ）前記不揮発性メモリに
予め書き込まれたプログラムコードを消去するステップ
（例えば後述するステップＳ２Ｂに相当する要素）と、
（ｂ）外部からデータを読み込んで前記不揮発性メモリ
に書き込むステップ（例えば後述するステップＳ２Ｃに
相当する要素）と、（ｃ）前記不揮発性メモリに書き込
まれたデータを外部から読み込んだデータと照合するス
テップ（例えば後述するステップＳ２Ｄに相当する要
素）とを実行することを特徴とする。
【００１１】請求項３記載の発明は、請求項１記載の発
明において、前記制御手段が、外部からの割り込み要求
を受けて、前記不揮発性メモリに供給するためのアドレ
スを発生するアドレス発生部（例えば後述するアドレス
パターン発生器１２１に相当する構成要素）と、前記ア
ドレスに基づき前記不揮発性メモリから読み出されたデ
ータと前記インタフェース手段を介して外部から取り込
んだデータとを比較して、これらデータが不一致の場合
にエラー信号を出力するエラー検出部（例えば後述する
比較器１２３、論理積ゲート１２４、フリップフロップ
１２５からなる回路系に相当する構成要素）と、を備え
たことを特徴とする。
明において、前記制御手段が、外部からの割り込み要求
を受けて、前記不揮発性メモリに供給するためのアドレ
スを発生するアドレス発生部（例えば後述するアドレス
パターン発生器１２１に相当する構成要素）と、前記ア
ドレスに基づき前記不揮発性メモリから読み出されたデ
ータと前記インタフェース手段を介して外部から取り込
んだデータとを比較して、これらデータが不一致の場合
にエラー信号を出力するエラー検出部（例えば後述する
比較器１２３、論理積ゲート１２４、フリップフロップ
１２５からなる回路系に相当する構成要素）と、を備え
たことを特徴とする。
【００１２】請求項４記載の発明は、請求項１ないし３
の何れかに記載の発明において、インタフェース手段
が、入力ポートと出力ポートとを独立して備え、前記制
御手段が、外部から受信したデータと自身のデータとの
論理和を演算して外部に送信する機能をさらに備えたこ
とを特徴とする。
の何れかに記載の発明において、インタフェース手段
が、入力ポートと出力ポートとを独立して備え、前記制
御手段が、外部から受信したデータと自身のデータとの
論理和を演算して外部に送信する機能をさらに備えたこ
とを特徴とする。
【００１３】請求項５記載の発明に係る試験方法は、
（ａ）２個のシングルチップコンピュータを組として、
その双方に内臓された不揮発性メモリに、前記不揮発性
メモリを除くロジック回路の動作試験を実行するための
プログラムコードを書き込むステップ（例えば後述する
ステップＳ１に相当する要素）と、（ｂ）前記シングル
チップコンピュータの双方に、前記不揮発性メモリに書
き込まれたプログラムコードに従って前記ロジック回路
の試験を行わせるステップ（例えば後述するステップＳ
２Ａに相当する要素）と、（ｃ）前記シングルチップコ
ンピュータの一方に内蔵された不揮発性メモリを消去す
るステップ（例えば後述するステップＳ２Ｂに相当する
要素）と、（ｄ）前記シングルチップマイクロコンピュ
ータの他方に内蔵された不揮発性メモリに予め書き込ま
れたデータを読み出して、前記シングルチップマイクロ
コンピュータの一方の不揮発性メモリに書き込むステッ
プ（例えば後述するステップＳ２Ｃに相当する要素）
と、（ｅ）前記シングルチップマイクロコンピュータの
一方の不揮発性メモリに書き込まれたデータをベリファ
イするステップ（例えば後述するステップＳ２Ｄに相当
する要素）と、を含むことを特徴とする。
（ａ）２個のシングルチップコンピュータを組として、
その双方に内臓された不揮発性メモリに、前記不揮発性
メモリを除くロジック回路の動作試験を実行するための
プログラムコードを書き込むステップ（例えば後述する
ステップＳ１に相当する要素）と、（ｂ）前記シングル
チップコンピュータの双方に、前記不揮発性メモリに書
き込まれたプログラムコードに従って前記ロジック回路
の試験を行わせるステップ（例えば後述するステップＳ
２Ａに相当する要素）と、（ｃ）前記シングルチップコ
ンピュータの一方に内蔵された不揮発性メモリを消去す
るステップ（例えば後述するステップＳ２Ｂに相当する
要素）と、（ｄ）前記シングルチップマイクロコンピュ
ータの他方に内蔵された不揮発性メモリに予め書き込ま
れたデータを読み出して、前記シングルチップマイクロ
コンピュータの一方の不揮発性メモリに書き込むステッ
プ（例えば後述するステップＳ２Ｃに相当する要素）
と、（ｅ）前記シングルチップマイクロコンピュータの
一方の不揮発性メモリに書き込まれたデータをベリファ
イするステップ（例えば後述するステップＳ２Ｄに相当
する要素）と、を含むことを特徴とする。
【００１４】請求項６記載の発明に係る試験プログラム
は、（ａ）２個のシングルチップコンピュータを組とし
て、その双方に内臓された不揮発性メモリに、前記不揮
発性メモリを除くロジック回路の動作試験を実行するた
めのプログラムコードを書き込むステップと、（ｂ）前
記シングルチップコンピュータの双方に、前記不揮発性
メモリに書き込まれたプログラムコードに従って前記ロ
ジック回路の試験を行わせるステップと、（ｃ）前記シ
ングルチップコンピュータの一方に内蔵された不揮発性
メモリを消去するステップと、（ｄ）前記シングルチッ
プマイクロコンピュータの他方に内蔵された不揮発性メ
モリに予め書き込まれたデータを読み出して、前記シン
グルチップマイクロコンピュータの一方の不揮発性メモ
リに書き込むステップと、（ｅ）前記シングルチップマ
イクロコンピュータの一方の不揮発性メモリに書き込ま
れたデータをベリファイするステップと、を実行させる
ためのものである。
は、（ａ）２個のシングルチップコンピュータを組とし
て、その双方に内臓された不揮発性メモリに、前記不揮
発性メモリを除くロジック回路の動作試験を実行するた
めのプログラムコードを書き込むステップと、（ｂ）前
記シングルチップコンピュータの双方に、前記不揮発性
メモリに書き込まれたプログラムコードに従って前記ロ
ジック回路の試験を行わせるステップと、（ｃ）前記シ
ングルチップコンピュータの一方に内蔵された不揮発性
メモリを消去するステップと、（ｄ）前記シングルチッ
プマイクロコンピュータの他方に内蔵された不揮発性メ
モリに予め書き込まれたデータを読み出して、前記シン
グルチップマイクロコンピュータの一方の不揮発性メモ
リに書き込むステップと、（ｅ）前記シングルチップマ
イクロコンピュータの一方の不揮発性メモリに書き込ま
れたデータをベリファイするステップと、を実行させる
ためのものである。
【００１５】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。 ＜実施の形態１＞この発明の実施の形態１に係るシング
ルチップマイクロコンピュータ（以下、単に「マイコ
ン」と称す）を説明する。この実施の形態１に係るマイ
コンは、フラッシュＥＥＰＲＯＭなどの書き換え可能な
不揮発性メモリを内蔵するものであって、バーインテス
トでは、他のマイコンと対になって、一方の不揮発性メ
モリに格納されたデータを他方のマイコンに待避させる
ことにより、双方の不揮発性メモリの全体を有効に動作
させ得るように構成される。
施の形態について説明する。 ＜実施の形態１＞この発明の実施の形態１に係るシング
ルチップマイクロコンピュータ（以下、単に「マイコ
ン」と称す）を説明する。この実施の形態１に係るマイ
コンは、フラッシュＥＥＰＲＯＭなどの書き換え可能な
不揮発性メモリを内蔵するものであって、バーインテス
トでは、他のマイコンと対になって、一方の不揮発性メ
モリに格納されたデータを他方のマイコンに待避させる
ことにより、双方の不揮発性メモリの全体を有効に動作
させ得るように構成される。
【００１６】即ち、この実施の形態１に係るマイコン
は、概略的には、他のマイコンとの間でデータの転送を
行うための通信機能と、所定のテスト手順に従って不揮
発性メモリの動作テストを実施するテスト機能とを備え
て構成される。そして、通信機能を用いて、マイコン同
士が相互に自分自身の不揮発性メモリの内容を相手側に
書き込み、また、テスト機能を用いて、相手側の不揮発
性メモリに書き込まれた内容が自分自身の不揮発性メモ
リの内容と等しいものであるかを検証する。また、これ
らの機能を用いて、ダイナミックバーイン期間中に不揮
発性メモリ及びその書込み／読出し／消去回路など活性
化させる。
は、概略的には、他のマイコンとの間でデータの転送を
行うための通信機能と、所定のテスト手順に従って不揮
発性メモリの動作テストを実施するテスト機能とを備え
て構成される。そして、通信機能を用いて、マイコン同
士が相互に自分自身の不揮発性メモリの内容を相手側に
書き込み、また、テスト機能を用いて、相手側の不揮発
性メモリに書き込まれた内容が自分自身の不揮発性メモ
リの内容と等しいものであるかを検証する。また、これ
らの機能を用いて、ダイナミックバーイン期間中に不揮
発性メモリ及びその書込み／読出し／消去回路など活性
化させる。
【００１７】以下、この実施の形態１に係るマイコンの
構成を詳細に説明する。図１に、この実施の形態に係る
２個のマイコン１０Ａ，１０Ｂの構成を示す。これらマ
イコン１０Ａ，１０Ｂの構成は同一であり、以下にマイ
コン１０Ａを例として構成を説明する。図１において、
符号１１Ａは、フラッシュＥＥＰＲＯＭなどの不揮発性
メモリである。符号１２Ａは、不揮発性メモリ１１Ａの
書き込み動作、読み出し動作、および消去動作を制御す
るための制御手段をなす書込み／読出し／消去回路であ
る。
構成を詳細に説明する。図１に、この実施の形態に係る
２個のマイコン１０Ａ，１０Ｂの構成を示す。これらマ
イコン１０Ａ，１０Ｂの構成は同一であり、以下にマイ
コン１０Ａを例として構成を説明する。図１において、
符号１１Ａは、フラッシュＥＥＰＲＯＭなどの不揮発性
メモリである。符号１２Ａは、不揮発性メモリ１１Ａの
書き込み動作、読み出し動作、および消去動作を制御す
るための制御手段をなす書込み／読出し／消去回路であ
る。
【００１８】符号１３Ａは、上述のテスト手順に従って
書込み／読出し／消去回路１２Ａを制御し、不揮発性メ
モリ１１Ａの動作テストを実施するための一連の制御を
実行するシーケンサである。符号１４Ａは、外部とのデ
ータの入出力を仲介するためのシリアルインタフェース
（ＳＩＯ）である。このシリアルインタフェースはマイ
コンに予め内蔵されたものが流用され、他のマイコンと
の間でデータの送受信を行うための通信手段として機能
する。この実施の形態では、シリアルインタフェースを
採用するが、これに限定されることなく、パラレルイン
タフェースを採用してもよい。また、通信機能を担うシ
リアルインタフェースは、入力ポートと出力ポートを独
立に備えるものとする。ただし、これらのポートを共用
するようにしてもよい。
書込み／読出し／消去回路１２Ａを制御し、不揮発性メ
モリ１１Ａの動作テストを実施するための一連の制御を
実行するシーケンサである。符号１４Ａは、外部とのデ
ータの入出力を仲介するためのシリアルインタフェース
（ＳＩＯ）である。このシリアルインタフェースはマイ
コンに予め内蔵されたものが流用され、他のマイコンと
の間でデータの送受信を行うための通信手段として機能
する。この実施の形態では、シリアルインタフェースを
採用するが、これに限定されることなく、パラレルイン
タフェースを採用してもよい。また、通信機能を担うシ
リアルインタフェースは、入力ポートと出力ポートを独
立に備えるものとする。ただし、これらのポートを共用
するようにしてもよい。
【００１９】なお、図１に示すマイコン１０Ｂを構成す
る不揮発性メモリ１１Ｂ、書込み／読出し／消去回路１
２Ｂ、シーケンサ１３Ｂ、シリアルインタフェース１４
Ｂは、上述のマイコン１０Ａを構成する不揮発性メモリ
１１Ａ、書込み／読出し／消去回路１２Ａ、シーケンサ
１３Ａ、シリアルインタフェース１４Ａと同様のもので
ある。また、マイコン１０Ａ，１０Ｂは、上述の構成要
素以外に、マイコンの機能を実現するためのロジック回
路を備えている。
る不揮発性メモリ１１Ｂ、書込み／読出し／消去回路１
２Ｂ、シーケンサ１３Ｂ、シリアルインタフェース１４
Ｂは、上述のマイコン１０Ａを構成する不揮発性メモリ
１１Ａ、書込み／読出し／消去回路１２Ａ、シーケンサ
１３Ａ、シリアルインタフェース１４Ａと同様のもので
ある。また、マイコン１０Ａ，１０Ｂは、上述の構成要
素以外に、マイコンの機能を実現するためのロジック回
路を備えている。
【００２０】次に、図２に、上述のシーケンサの構成例
およびその周辺回路を示す。同図において、符号１２１
は読出し回路であり、上述の不揮発性メモリ１１Ａ，１
１Ｂからデータを読み出して、これを読み出しデータＤ
ＭＲとして出力するものである。この読み出しデータＤ
ＭＲは送信データＤＳＴとして上述のシリアルインタフ
ェース１４Ａ，１４Ｂに供給される。符号１２２は書込
み回路であり、書き込みデータＤＭＷを上述の不揮発性
メモリ１１Ａ，１１Ｂに書き込むためのものである。こ
の書き込みデータＤＭＷは、上述のシリアルインタフェ
ース１４Ａ，１４Ｂを介し、外部から受信データＤＳＲ
として受信されたものである。
およびその周辺回路を示す。同図において、符号１２１
は読出し回路であり、上述の不揮発性メモリ１１Ａ，１
１Ｂからデータを読み出して、これを読み出しデータＤ
ＭＲとして出力するものである。この読み出しデータＤ
ＭＲは送信データＤＳＴとして上述のシリアルインタフ
ェース１４Ａ，１４Ｂに供給される。符号１２２は書込
み回路であり、書き込みデータＤＭＷを上述の不揮発性
メモリ１１Ａ，１１Ｂに書き込むためのものである。こ
の書き込みデータＤＭＷは、上述のシリアルインタフェ
ース１４Ａ，１４Ｂを介し、外部から受信データＤＳＲ
として受信されたものである。
【００２１】符号１３はシーケンサであり、上述の図１
に示すシーケンサ１３Ａ，１３Ｂに相当する。符号１３
１はアドレス発生器（ＡＤＲ．Ｐｔ）、符号１３２は加
算器である。アドレス発生器１３１で発生されたアドレ
スは加算器１３２によりインクリメントされ、上述の読
み出し回路１２１および書き込み回路１２２に供給され
る。符号１３３は比較器、符号１３４は論理積ゲート、
符号１３５はフリップフロップである。
に示すシーケンサ１３Ａ，１３Ｂに相当する。符号１３
１はアドレス発生器（ＡＤＲ．Ｐｔ）、符号１３２は加
算器である。アドレス発生器１３１で発生されたアドレ
スは加算器１３２によりインクリメントされ、上述の読
み出し回路１２１および書き込み回路１２２に供給され
る。符号１３３は比較器、符号１３４は論理積ゲート、
符号１３５はフリップフロップである。
【００２２】ここで、比較器１３３には、読み出しデー
タＤＭＲ（送信データＤＳＴ）と受信データ（書き込み
データＤＭＷ）が入力される。比較器１３３の出力は論
理積ゲート１３４の一方の入力とされ、この論理積ゲー
ト１３４の出力はフリップフロップ１３５の入力データ
（Ｄ）とされる。フリップフロップ１３５の出力データ
（Ｑ）は、エラー信号ＥＲＲとして外部に出力されると
共に、上述の論理積ゲート１３４の他方の入力とされ
る。このフリップフロップ１３５は、クロックとして、
送受信完了割り込み信号ＩＮＴを入力する。この送受信
完了割り込み信号ＩＮＴは、シリアルインタフェース１
４（１４Ａ，１４Ｂ）の送受信割り込み機能を利用して
生成される。なお、フリップフロップ１３５は、出力デ
ータ（Ｑ）がハイレベルとなるように、バーインテスト
の前に初期化される。
タＤＭＲ（送信データＤＳＴ）と受信データ（書き込み
データＤＭＷ）が入力される。比較器１３３の出力は論
理積ゲート１３４の一方の入力とされ、この論理積ゲー
ト１３４の出力はフリップフロップ１３５の入力データ
（Ｄ）とされる。フリップフロップ１３５の出力データ
（Ｑ）は、エラー信号ＥＲＲとして外部に出力されると
共に、上述の論理積ゲート１３４の他方の入力とされ
る。このフリップフロップ１３５は、クロックとして、
送受信完了割り込み信号ＩＮＴを入力する。この送受信
完了割り込み信号ＩＮＴは、シリアルインタフェース１
４（１４Ａ，１４Ｂ）の送受信割り込み機能を利用して
生成される。なお、フリップフロップ１３５は、出力デ
ータ（Ｑ）がハイレベルとなるように、バーインテスト
の前に初期化される。
【００２３】これら比較器１３３、論理積ゲート１３
４、およびフリップフロップ１３５は、上述の読み出し
データＤＭＲと受信データＤＳＲとの不一致を検出して
エラー信号を出力するエラー検出部を構成する。このエ
ラー検出は、シリアルインタフェースから送受信完了割
り込み信号ＩＮＴが出力される度に行われる。なお、特
に図示していないが、シーケンサ１３は、不揮発性メモ
リ１１Ａ，１１Ｂの書き込み動作、読み出し動作、およ
び消去動作を制御するための機能を有し、これらの動作
の制御は所定のテスト手順に従って実行される。このテ
スト手順は、バーインテストの仕様に従って事前に取り
決められたもので、ファームウェアとしてシーケンサ１
３の内部に実現されている。
４、およびフリップフロップ１３５は、上述の読み出し
データＤＭＲと受信データＤＳＲとの不一致を検出して
エラー信号を出力するエラー検出部を構成する。このエ
ラー検出は、シリアルインタフェースから送受信完了割
り込み信号ＩＮＴが出力される度に行われる。なお、特
に図示していないが、シーケンサ１３は、不揮発性メモ
リ１１Ａ，１１Ｂの書き込み動作、読み出し動作、およ
び消去動作を制御するための機能を有し、これらの動作
の制御は所定のテスト手順に従って実行される。このテ
スト手順は、バーインテストの仕様に従って事前に取り
決められたもので、ファームウェアとしてシーケンサ１
３の内部に実現されている。
【００２４】図２に示すシーケンサ１３によれば、シリ
アルインタフェース１４から送受信完了割り込み信号Ｉ
ＮＴを入力する度に、アドレス発生器１３１はシリアル
インタフェース１４からの割り込み要求を受けてアドレ
スを発生し、読出し回路１２１および書込み回路１２２
に供給する。このアドレスは加算器１３２により発生の
都度、インクリメントされる。また、論理積ゲート１３
４、およびフリップフロップ１３５からなるエラー検出
部は、受信データＤＳＲと読み出しデータＤＭＲとの比
較を行い、これらが不一致の場合にエラー信号ＥＲＲを
出力する。
アルインタフェース１４から送受信完了割り込み信号Ｉ
ＮＴを入力する度に、アドレス発生器１３１はシリアル
インタフェース１４からの割り込み要求を受けてアドレ
スを発生し、読出し回路１２１および書込み回路１２２
に供給する。このアドレスは加算器１３２により発生の
都度、インクリメントされる。また、論理積ゲート１３
４、およびフリップフロップ１３５からなるエラー検出
部は、受信データＤＳＲと読み出しデータＤＭＲとの比
較を行い、これらが不一致の場合にエラー信号ＥＲＲを
出力する。
【００２５】ここで、受信データＤＳＲと読み出しデー
タＤＭＲとが不一致の場合、比較器１３３はロウレベル
を出力し、これを入力する論理積ゲート１３４もロウレ
ベルを出力する。フリップフロップ１３５は送受信完了
割り込み信号ＩＮＴをトリガーとして、ロウレベルの入
力データを取り込み、エラー信号ＥＲＲとしてロウレベ
ルを出力する。このエラー信号は論理積ゲート１３４の
他方の入力とされる。この後に、データの一致が検出さ
れて比較器１３３の出力信号がハイレベルに回復したと
しても、エラー信号がそのままの状態に保持される。従
って、外部のＬＳＩテスターは、このエラー信号ＥＲＲ
をモニターすることにより、バーインテスト中のマイコ
ンが破壊されたことを把握する。
タＤＭＲとが不一致の場合、比較器１３３はロウレベル
を出力し、これを入力する論理積ゲート１３４もロウレ
ベルを出力する。フリップフロップ１３５は送受信完了
割り込み信号ＩＮＴをトリガーとして、ロウレベルの入
力データを取り込み、エラー信号ＥＲＲとしてロウレベ
ルを出力する。このエラー信号は論理積ゲート１３４の
他方の入力とされる。この後に、データの一致が検出さ
れて比較器１３３の出力信号がハイレベルに回復したと
しても、エラー信号がそのままの状態に保持される。従
って、外部のＬＳＩテスターは、このエラー信号ＥＲＲ
をモニターすることにより、バーインテスト中のマイコ
ンが破壊されたことを把握する。
【００２６】次に、図３に示すフローチャートに沿っ
て、この実施の形態に係るマイコンの動作とバーインテ
ストの手順（試験方法）について詳細に説明する。な
お、通常のバーインテストでは、例えば１０００個規模
で多数のマイコンが同時にテストの対象とされるが、こ
の実施の形態では、説明の便宜上、図１に示すマイコン
１０Ａ，１０Ｂの２個のマイコンに対してバーインテス
トを実施するものとする。
て、この実施の形態に係るマイコンの動作とバーインテ
ストの手順（試験方法）について詳細に説明する。な
お、通常のバーインテストでは、例えば１０００個規模
で多数のマイコンが同時にテストの対象とされるが、こ
の実施の形態では、説明の便宜上、図１に示すマイコン
１０Ａ，１０Ｂの２個のマイコンに対してバーインテス
トを実施するものとする。
【００２７】ステップＳ１：バーインテストに先だっ
て、マイコン１０Ａ，１０Ｂに内蔵された不揮発性メモ
リ１１Ａ，１１Ｂの内容を消去し、これら不揮発性メモ
リ１１Ａ，１１Ｂに、バーイン期間中に各マイコンのロ
ジック回路を動作させるためのテストプログラムを書き
込んでおく。マイコン１０Ａ，１０Ｂにそれぞれ書き込
まれるテストプログラムは同一である。このテストプロ
グラムが書き込まれたマイコン１０Ａ，１０Ｂは、テス
トボードに実装され、高温漕に収納される。このテスト
ボードに実装された各マイコンには、外部から動作モー
ドを指定するためのシーケンサモード指定信号ＭＤＡ，
ＭＤＢが印加される。また、各マイコンのシーケンサか
ら出力されるエラー信号ＥＲＡ，ＥＲＢは外部でモニタ
ーされる。
て、マイコン１０Ａ，１０Ｂに内蔵された不揮発性メモ
リ１１Ａ，１１Ｂの内容を消去し、これら不揮発性メモ
リ１１Ａ，１１Ｂに、バーイン期間中に各マイコンのロ
ジック回路を動作させるためのテストプログラムを書き
込んでおく。マイコン１０Ａ，１０Ｂにそれぞれ書き込
まれるテストプログラムは同一である。このテストプロ
グラムが書き込まれたマイコン１０Ａ，１０Ｂは、テス
トボードに実装され、高温漕に収納される。このテスト
ボードに実装された各マイコンには、外部から動作モー
ドを指定するためのシーケンサモード指定信号ＭＤＡ，
ＭＤＢが印加される。また、各マイコンのシーケンサか
ら出力されるエラー信号ＥＲＡ，ＥＲＢは外部でモニタ
ーされる。
【００２８】ステップＳ２：続いて、一方のマイコン１
０Ａを動作させる。即ち、マイコン１０Ａは、不揮発性
メモリ１１Ａに書き込まれたテストプログラムに従って
動作する。これにより、不揮発性メモリ１１Ａを除くロ
ジック回路の全体が動作状態となって活性化される（ス
テップＳ２Ａ）。続いて、不揮発性メモリ１１Ａの全デ
ータを消去する（ステップＳ２Ｂ）。これにより、見か
け上、不揮発性メモリ１１Ａの全領域には、データ
「０」が書き込まれた状態となる。
０Ａを動作させる。即ち、マイコン１０Ａは、不揮発性
メモリ１１Ａに書き込まれたテストプログラムに従って
動作する。これにより、不揮発性メモリ１１Ａを除くロ
ジック回路の全体が動作状態となって活性化される（ス
テップＳ２Ａ）。続いて、不揮発性メモリ１１Ａの全デ
ータを消去する（ステップＳ２Ｂ）。これにより、見か
け上、不揮発性メモリ１１Ａの全領域には、データ
「０」が書き込まれた状態となる。
【００２９】続いて、マイコン１０Ａは、他方のマイコ
ン１０Ｂの不揮発性メモリ１１Ｂからデータを読み込ん
で、自身の不揮発性メモリ１１Ａに書き込む（ステップ
Ｓ２Ｃ）。具体的には、他方のマイコン１０Ｂに内蔵さ
れたシーケンサ１３Ｂには、シーケンサモード指定信号
ＭＤＢとして読み出しモード信号が設定される。する
と、シーケンサ１３Ｂは、書込み／読出し／消去回路１
２Ｂにより不揮発性メモリ１１Ｂの内容を読み出し、こ
れを先頭アドレスより１ワードずつシリアルインタフェ
ース１４Ｂを介してマイコン１０Ａに送信する。
ン１０Ｂの不揮発性メモリ１１Ｂからデータを読み込ん
で、自身の不揮発性メモリ１１Ａに書き込む（ステップ
Ｓ２Ｃ）。具体的には、他方のマイコン１０Ｂに内蔵さ
れたシーケンサ１３Ｂには、シーケンサモード指定信号
ＭＤＢとして読み出しモード信号が設定される。する
と、シーケンサ１３Ｂは、書込み／読出し／消去回路１
２Ｂにより不揮発性メモリ１１Ｂの内容を読み出し、こ
れを先頭アドレスより１ワードずつシリアルインタフェ
ース１４Ｂを介してマイコン１０Ａに送信する。
【００３０】一方、マイコン１０Ａに内蔵されたシーケ
ンサ１３Ａには、シーケンサモード指定信号ＭＤＡとし
て書き込みモード信号が設定される。すると、シーケン
サ１３Ａは、不揮発性メモリ１１Ａの全データを消去し
た後に、シリアルインタフェース１４Ａを介して他方の
マイコン１０Ｂより１ワードずつデータを受信し、これ
を書き込み／読み出し／消去回路Ｂにより先頭アドレス
より不揮発性メモリ１１Ｂに書き込む。以上により、マ
イコン１０Ｂの不揮発性メモリ１１Ｂからマイコン１０
Ａの不揮発性メモリ１１Ａにデータが複写される。上記
の動作をマイコンＢからマイコンＡへの書き込み動作と
称す。
ンサ１３Ａには、シーケンサモード指定信号ＭＤＡとし
て書き込みモード信号が設定される。すると、シーケン
サ１３Ａは、不揮発性メモリ１１Ａの全データを消去し
た後に、シリアルインタフェース１４Ａを介して他方の
マイコン１０Ｂより１ワードずつデータを受信し、これ
を書き込み／読み出し／消去回路Ｂにより先頭アドレス
より不揮発性メモリ１１Ｂに書き込む。以上により、マ
イコン１０Ｂの不揮発性メモリ１１Ｂからマイコン１０
Ａの不揮発性メモリ１１Ａにデータが複写される。上記
の動作をマイコンＢからマイコンＡへの書き込み動作と
称す。
【００３１】続いて、マイコン１０Ａは、不揮発性メモ
リ１１Ａに書き込まれたデータのベリファイ（検証）を
行う（ステップＳ２Ｄ）。具体的には、マイコン１０Ａ
内のシーケンサ１３Ａは、シーケンサモード指定信号Ｍ
ＤＡによりベリファイモードが設定されると、シリアル
インタフェース１４Ａを介して受信した１ワード分のデ
ータを、自身に内蔵された不揮発性メモリ１１Ａの内容
と逐次比較し、不一致が発生したならば、比較結果とし
てエラー信号ＥＲＡを出力する。
リ１１Ａに書き込まれたデータのベリファイ（検証）を
行う（ステップＳ２Ｄ）。具体的には、マイコン１０Ａ
内のシーケンサ１３Ａは、シーケンサモード指定信号Ｍ
ＤＡによりベリファイモードが設定されると、シリアル
インタフェース１４Ａを介して受信した１ワード分のデ
ータを、自身に内蔵された不揮発性メモリ１１Ａの内容
と逐次比較し、不一致が発生したならば、比較結果とし
てエラー信号ＥＲＡを出力する。
【００３２】このとき、マイコン１０Ｂに内蔵されたシ
ーケンサ１３Ｂのシーケンサモード指定信号ＭＤＢを読
み出しモードに設定したままで上記の動作を行い、エラ
ー信号ＥＲＡをモニターすることにより、マイコン１０
Ａ内の不揮発性メモリ１１Ａの内容と、マイコン１０Ｂ
内の不揮発性メモリ１１Ｂの内容との比較を行うことが
できる。以上により、マイコン１０Ａ内のロジック回路
と不揮発性メモリが動作する。
ーケンサ１３Ｂのシーケンサモード指定信号ＭＤＢを読
み出しモードに設定したままで上記の動作を行い、エラ
ー信号ＥＲＡをモニターすることにより、マイコン１０
Ａ内の不揮発性メモリ１１Ａの内容と、マイコン１０Ｂ
内の不揮発性メモリ１１Ｂの内容との比較を行うことが
できる。以上により、マイコン１０Ａ内のロジック回路
と不揮発性メモリが動作する。
【００３３】ステップＳ３：次に、上述のマイコン１０
Ａの動作と同様に、他方のマイコン１０Ｂの動作が行わ
れる。即ち、マイコン１０Ｂは、不揮発性メモリ１１Ｂ
に書き込まれたテストプログラムに従って動作し、不揮
発性メモリ１１Ａを除くロジック回路の全体が活性化さ
れる（ステップＳ３Ａ）。続いて、不揮発性メモリ１１
Ｂの全データを消去する（ステップＳ２Ｂ）。
Ａの動作と同様に、他方のマイコン１０Ｂの動作が行わ
れる。即ち、マイコン１０Ｂは、不揮発性メモリ１１Ｂ
に書き込まれたテストプログラムに従って動作し、不揮
発性メモリ１１Ａを除くロジック回路の全体が活性化さ
れる（ステップＳ３Ａ）。続いて、不揮発性メモリ１１
Ｂの全データを消去する（ステップＳ２Ｂ）。
【００３４】続いて、マイコン１０Ｂは、マイコン１０
Ａの不揮発性メモリ１１Ａからデータを読み込んで、自
身の不揮発性メモリ１１Ｂに書き込む（ステップＳ３
Ｃ）。この動作をマイコンＢからマイコンＡへの書き込
み動作と称す。続いて、マイコン１０Ｂは、不揮発性メ
モリ１１Ｂに書き込まれたデータのベリファイ（検証）
を行う（ステップＳ３Ｄ）。このとき、データの不一致
が発生したならば、エラー信号ＥＲＢを出力する。この
ベリファイ動作を、マイコン１０Ａからマイコン１０Ｂ
へのベリファイ動作と称す。以上により、マイコン１０
Ｂ内のロジック回路と不揮発性メモリが動作する。
Ａの不揮発性メモリ１１Ａからデータを読み込んで、自
身の不揮発性メモリ１１Ｂに書き込む（ステップＳ３
Ｃ）。この動作をマイコンＢからマイコンＡへの書き込
み動作と称す。続いて、マイコン１０Ｂは、不揮発性メ
モリ１１Ｂに書き込まれたデータのベリファイ（検証）
を行う（ステップＳ３Ｄ）。このとき、データの不一致
が発生したならば、エラー信号ＥＲＢを出力する。この
ベリファイ動作を、マイコン１０Ａからマイコン１０Ｂ
へのベリファイ動作と称す。以上により、マイコン１０
Ｂ内のロジック回路と不揮発性メモリが動作する。
【００３５】このように、マイコン１０Ａ、マイコン１
０Ｂは、それぞれまったく同じ構成を持つ同一品種のマ
イコンであるから、シーケンサモード指定信号ＭＤＢを
書き込みモードに、シーケンサモード指定信号ＭＤＡを
読み出しモードに設定すれば、同様にマイコン１０Ａか
らマイコン１０Ｂへの書き込み動作が行える。また、シ
ーケンサモード指定信号ＭＤＡを読み出しモードに設定
したまま、シーケンサモード指定信号ＭＤＢをベリファ
イモードに設定し、エラー信号ＥＲＢをモニターすれ
ば、同様にマイコン１０Ａからマイコン１０Ｂへのベリ
ファイ動作が行えることとなる。
０Ｂは、それぞれまったく同じ構成を持つ同一品種のマ
イコンであるから、シーケンサモード指定信号ＭＤＢを
書き込みモードに、シーケンサモード指定信号ＭＤＡを
読み出しモードに設定すれば、同様にマイコン１０Ａか
らマイコン１０Ｂへの書き込み動作が行える。また、シ
ーケンサモード指定信号ＭＤＡを読み出しモードに設定
したまま、シーケンサモード指定信号ＭＤＢをベリファ
イモードに設定し、エラー信号ＥＲＢをモニターすれ
ば、同様にマイコン１０Ａからマイコン１０Ｂへのベリ
ファイ動作が行えることとなる。
【００３６】以上のように、適宜、シーケンサモード指
定信号ＭＤＡ及びシーケンサモード指定信号ＭＤＢの設
定を変更することにより、シリアルインタフェース１４
Ａ及びシリアルインタフェース１４Ｂで接続された２個
のマイコン１０Ａ，１０Ｂが相互に相手側の不揮発性メ
モリに対して書き込みを行うことができる。従って、各
マイコンは、自身に内蔵された不揮発性メモリのデータ
を待避させることが可能となり、全データを消去して
も、テストプログラムを回復させることができる。よっ
て、ロジック回路の動作に加えて、不揮発性メモリおよ
びその書込み／読出し／消去回路を有効に動作させるこ
とが可能となり、マイコンの全回路を有効に活性化する
ことが可能となる。従って、バーインテスト期間中にマ
イコンの全回路に動作上のストレスを加えることがで
き、バーインテストの品質を向上させることが可能とな
る。
定信号ＭＤＡ及びシーケンサモード指定信号ＭＤＢの設
定を変更することにより、シリアルインタフェース１４
Ａ及びシリアルインタフェース１４Ｂで接続された２個
のマイコン１０Ａ，１０Ｂが相互に相手側の不揮発性メ
モリに対して書き込みを行うことができる。従って、各
マイコンは、自身に内蔵された不揮発性メモリのデータ
を待避させることが可能となり、全データを消去して
も、テストプログラムを回復させることができる。よっ
て、ロジック回路の動作に加えて、不揮発性メモリおよ
びその書込み／読出し／消去回路を有効に動作させるこ
とが可能となり、マイコンの全回路を有効に活性化する
ことが可能となる。従って、バーインテスト期間中にマ
イコンの全回路に動作上のストレスを加えることがで
き、バーインテストの品質を向上させることが可能とな
る。
【００３７】なお、この実施の形態１では、シリアルイ
ンタフェース１４Ａ，１４Ｂおよび書き込み／読み出し
／消去回路１２Ａ，１２Ｂを制御する専用のハードウェ
アとして、シーケンサ１３Ａ，１３Ｂを用いたが、この
シーケンサと同等の動作は、マイコン内蔵のＣＰＵと専
用のファームウェアを用いても実現可能であり、ファー
ムウェアを搭載しているマイコンであれば、ＣＰＵ及び
ファームウェアによりシーケンサ１３Ａ，１３Ｂを置き
替えることも可能である。こうした場合、シーケンサ１
３Ａ，１３Ｂを新たに内蔵することなく、この発明が期
待する動作を実現することが可能となる。
ンタフェース１４Ａ，１４Ｂおよび書き込み／読み出し
／消去回路１２Ａ，１２Ｂを制御する専用のハードウェ
アとして、シーケンサ１３Ａ，１３Ｂを用いたが、この
シーケンサと同等の動作は、マイコン内蔵のＣＰＵと専
用のファームウェアを用いても実現可能であり、ファー
ムウェアを搭載しているマイコンであれば、ＣＰＵ及び
ファームウェアによりシーケンサ１３Ａ，１３Ｂを置き
替えることも可能である。こうした場合、シーケンサ１
３Ａ，１３Ｂを新たに内蔵することなく、この発明が期
待する動作を実現することが可能となる。
【００３８】このように、この実施の形態１によれば、
一方のマイコンに対して書き込むコードの内容を他方の
マイコンに待避させ、またマイコン間で通信するための
環境を外部のテストベンチ側に準備する必要がないた
め、ＬＳＩテスターなどのテストベンチを簡略化するこ
とができる。即ち、一般には、ダイナミック・バーイン
テストなどに使用する並列化ＬＳＩテスターは、並列化
の代償としてパターンメモリについては少量のものしか
搭載されていない場合が殆どであり、内蔵ＰＲＯＭの容
量分の書き込みコードをテスターから入力することは困
難である。
一方のマイコンに対して書き込むコードの内容を他方の
マイコンに待避させ、またマイコン間で通信するための
環境を外部のテストベンチ側に準備する必要がないた
め、ＬＳＩテスターなどのテストベンチを簡略化するこ
とができる。即ち、一般には、ダイナミック・バーイン
テストなどに使用する並列化ＬＳＩテスターは、並列化
の代償としてパターンメモリについては少量のものしか
搭載されていない場合が殆どであり、内蔵ＰＲＯＭの容
量分の書き込みコードをテスターから入力することは困
難である。
【００３９】しかしながら、この実施の形態１によれ
ば、同時にバーインテストの対象とされる１対のマイコ
ン同士を接続し、相互に書き込み診断を行う手法をとっ
ているので、そのようなパターンメモリの少ないＬＳＩ
テスターによっても不揮発性メモリに対する書き込み／
消去のテストを行うことができる。即ち、今まで困難と
されていたダナミック・バーインテスト中の不揮発性メ
モリに対する消去や書き込みが可能になる。
ば、同時にバーインテストの対象とされる１対のマイコ
ン同士を接続し、相互に書き込み診断を行う手法をとっ
ているので、そのようなパターンメモリの少ないＬＳＩ
テスターによっても不揮発性メモリに対する書き込み／
消去のテストを行うことができる。即ち、今まで困難と
されていたダナミック・バーインテスト中の不揮発性メ
モリに対する消去や書き込みが可能になる。
【００４０】＜実施の形態２＞以下、この発明の実施の
形態２を説明する。上述の実施の形態１では２個のマイ
コンを組として動作させるようにしたが、この実施の形
態２では４個のマイコンを組として動作させる。図４
（ａ）に、４個のマイコンＤＵＴ１〜ＤＵＴ４の接続関
係を示す。マイコンＤＵＴ１〜ＤＵＴ４の各構成は上述
の実施の形態１に係るマイコン１０Ａ，１０Ｂとほぼ同
様である。ただし、この実施の形態２に係るマイコン
は、外部から受信したデータと自身のデータとの論理和
を演算して外部に送信する機能を備える。また、通信手
段として機能するシリアルインタフェースは、入力ポー
トと出力ポートを独立に備える。
形態２を説明する。上述の実施の形態１では２個のマイ
コンを組として動作させるようにしたが、この実施の形
態２では４個のマイコンを組として動作させる。図４
（ａ）に、４個のマイコンＤＵＴ１〜ＤＵＴ４の接続関
係を示す。マイコンＤＵＴ１〜ＤＵＴ４の各構成は上述
の実施の形態１に係るマイコン１０Ａ，１０Ｂとほぼ同
様である。ただし、この実施の形態２に係るマイコン
は、外部から受信したデータと自身のデータとの論理和
を演算して外部に送信する機能を備える。また、通信手
段として機能するシリアルインタフェースは、入力ポー
トと出力ポートを独立に備える。
【００４１】図４（ａ）において、マイコンＤＵＴ１の
出力ポートはマイコンＤＵＴ２の入力ポートに接続さ
れ、マイコンＤＵＴ２の出力ポートはマイコンＤＵＴ３
の入力ポートに接続される。また、マイコンＤＵＴ３の
出力ポートはマイコンＤＵＴ４の入力ポートに接続さ
れ、マイコンＤＵＴ４の出力ポートはマイコンＤＵＴ１
の入力ポートに接続される。このように、４個のマイコ
ンは、入力ポートと出力ポートとを相互に接続し、デー
タの転送経路に関して閉ループを形成している。
出力ポートはマイコンＤＵＴ２の入力ポートに接続さ
れ、マイコンＤＵＴ２の出力ポートはマイコンＤＵＴ３
の入力ポートに接続される。また、マイコンＤＵＴ３の
出力ポートはマイコンＤＵＴ４の入力ポートに接続さ
れ、マイコンＤＵＴ４の出力ポートはマイコンＤＵＴ１
の入力ポートに接続される。このように、４個のマイコ
ンは、入力ポートと出力ポートとを相互に接続し、デー
タの転送経路に関して閉ループを形成している。
【００４２】次に、図４（ｂ）を参照して、この実施の
形態２の動作を説明する。この実施の形態２に係る一連
のマイコンの動作は、制御手段として内蔵されたシーケ
ンサにより制御される。先ず、バーインテストの前工程
で、マイコンＤＵＴ１〜ＤＵＴ４の各不揮発性メモリ
（図示なし）にテスト用のデータを予め書き込んでお
く。バーインテストの最初のサイクルでは、マイコンＤ
ＵＴ１を書き込みモードに、またマイコンＤＵＴ２，Ｄ
ＵＴ３を読み出しモードに、さらにマイコンＤＵＴ４を
ベリファイモードに設定した状態で、以下のようにマイ
コンＤＵＴ１〜ＤＵＴ４を動作させる。
形態２の動作を説明する。この実施の形態２に係る一連
のマイコンの動作は、制御手段として内蔵されたシーケ
ンサにより制御される。先ず、バーインテストの前工程
で、マイコンＤＵＴ１〜ＤＵＴ４の各不揮発性メモリ
（図示なし）にテスト用のデータを予め書き込んでお
く。バーインテストの最初のサイクルでは、マイコンＤ
ＵＴ１を書き込みモードに、またマイコンＤＵＴ２，Ｄ
ＵＴ３を読み出しモードに、さらにマイコンＤＵＴ４を
ベリファイモードに設定した状態で、以下のようにマイ
コンＤＵＴ１〜ＤＵＴ４を動作させる。
【００４３】マイコンＤＵＴ１は、マイコンＤＵＴ４か
ら受信したデータと自身のデータとを比較し、不一致が
なければ良品と判断し、受信したデータを自身の不揮発
性メモリに書き込む。この書き込み中、マイコンＤＵＴ
１は、データ「０」を外部に送信する。マイコンＤＵＴ
２は、マイコンＤＵＴ１からの受信データと自身のデー
タとの論理和を演算して送信する。このとき、マイコン
ＤＵＴ２は、マイコンＤＵＴ１からデータ「０」を受信
しているので、このデータ「０」と自身のデータとの論
理和を演算して得られるマイコンＤＵＴ２の読み出しデ
ータは、自身のデータと同一となる。結局、マイコンＤ
ＵＴ２は、自身のデータを送信する。
ら受信したデータと自身のデータとを比較し、不一致が
なければ良品と判断し、受信したデータを自身の不揮発
性メモリに書き込む。この書き込み中、マイコンＤＵＴ
１は、データ「０」を外部に送信する。マイコンＤＵＴ
２は、マイコンＤＵＴ１からの受信データと自身のデー
タとの論理和を演算して送信する。このとき、マイコン
ＤＵＴ２は、マイコンＤＵＴ１からデータ「０」を受信
しているので、このデータ「０」と自身のデータとの論
理和を演算して得られるマイコンＤＵＴ２の読み出しデ
ータは、自身のデータと同一となる。結局、マイコンＤ
ＵＴ２は、自身のデータを送信する。
【００４４】マイコンＤＵＴ３は、マイコンＤＵＴ２か
らの受信データと自身のデータとの論理和を演算して送
信する。ここで、バーインテスト中にマイコンＤＵＴ２
が破壊され、一部のメモリセルにデータ「１」が書き込
まれなくなり、そのメモリセルのデータが「０」に縮退
した場合を考える。この場合、マイコンＤＵＴ３は、マ
イコンＤＵＴ２から受信したデータ「０」とマイコンＤ
ＵＴ３のデータとの論理和を演算して送信するので、マ
イコンＤＵＴ３が破壊されていない限り、マイコンＤＵ
Ｔ３の送信データには影響が現れない。逆に、マイコン
ＤＵＴ３が破壊されても、マイコンＤＵＴ２が破壊され
ていない限り、マイコンＤＵＴ３の送信データには影響
が現れない。結局、マイコンＤＵＴ２またはマイコンＤ
ＵＴ３の何れかが破壊されても、他のマイコンの動作に
影響しない。
らの受信データと自身のデータとの論理和を演算して送
信する。ここで、バーインテスト中にマイコンＤＵＴ２
が破壊され、一部のメモリセルにデータ「１」が書き込
まれなくなり、そのメモリセルのデータが「０」に縮退
した場合を考える。この場合、マイコンＤＵＴ３は、マ
イコンＤＵＴ２から受信したデータ「０」とマイコンＤ
ＵＴ３のデータとの論理和を演算して送信するので、マ
イコンＤＵＴ３が破壊されていない限り、マイコンＤＵ
Ｔ３の送信データには影響が現れない。逆に、マイコン
ＤＵＴ３が破壊されても、マイコンＤＵＴ２が破壊され
ていない限り、マイコンＤＵＴ３の送信データには影響
が現れない。結局、マイコンＤＵＴ２またはマイコンＤ
ＵＴ３の何れかが破壊されても、他のマイコンの動作に
影響しない。
【００４５】マイコンＤＵＴ４は、自身のデータとマイ
コンＤＵＴ３から受信したデータとを比較し、これらに
不一致がないかどうかを検証する。ここで、不一致が発
生した場合、マイコンＤＵＴ３から受信したデータを、
そのままマイコンＤＵＴ１に送信し、かつ自身にデータ
としてオール「０」を書き込む。ここで、マイコンＤＵ
Ｔ３から受信したデータをそのまま送信する理由は、マ
イコンＤＵＴ３から受信するデータが誤っている確率が
低く、自身のデータが誤っている確率が高いためであ
る。また、マイコンＤＵＴ４が自身にオール「０」を書
き込む理由は、自身の不良が他のマイコンの動作に与え
る影響を排除するためである。
コンＤＵＴ３から受信したデータとを比較し、これらに
不一致がないかどうかを検証する。ここで、不一致が発
生した場合、マイコンＤＵＴ３から受信したデータを、
そのままマイコンＤＵＴ１に送信し、かつ自身にデータ
としてオール「０」を書き込む。ここで、マイコンＤＵ
Ｔ３から受信したデータをそのまま送信する理由は、マ
イコンＤＵＴ３から受信するデータが誤っている確率が
低く、自身のデータが誤っている確率が高いためであ
る。また、マイコンＤＵＴ４が自身にオール「０」を書
き込む理由は、自身の不良が他のマイコンの動作に与え
る影響を排除するためである。
【００４６】以上により、最初のサイクルでの４個のマ
イコンＤＵＴ１〜ＤＵＴ４の動作が行われる。次のサイ
クルでは、マイコンＤＵＴ１がベリファイモードに設定
され、マイコンＤＵＴ２が書き込みモードに設定され、
マイコンＤＵＴ３，ＤＵＴ４が読み出しモードに設定さ
れた状態で、同様に動作する。以後、各マイコンの動作
モードが順次シフトされ、各マイコンが動作状態とされ
る。
イコンＤＵＴ１〜ＤＵＴ４の動作が行われる。次のサイ
クルでは、マイコンＤＵＴ１がベリファイモードに設定
され、マイコンＤＵＴ２が書き込みモードに設定され、
マイコンＤＵＴ３，ＤＵＴ４が読み出しモードに設定さ
れた状態で、同様に動作する。以後、各マイコンの動作
モードが順次シフトされ、各マイコンが動作状態とされ
る。
【００４７】この実施の形態２によれば、４個のデバイ
スのうちの１個が破壊されても、各マイコンの読み出し
データには影響しないので、残りの３個のマイコンのテ
ストをそのまま継続することができる。従って、各マイ
コンの耐性を正しく評価することが可能となる。以上、
この発明の実施の形態１および２を説明したが、この発
明は、これらの実施の形態に限られるものではなく、こ
の発明の要旨を逸脱しない範囲の設計変更等があっても
本発明に含まれる。例えば、上述の実施の形態では、シ
ーケンサにより不揮発性メモリのバーインテストでの一
連の動作を制御するものとしたが、このバーインテスト
での動作手順をプログラムに記述し、この試験プログラ
ムに従って上述の一連の手順を実行するものとしてもよ
い。
スのうちの１個が破壊されても、各マイコンの読み出し
データには影響しないので、残りの３個のマイコンのテ
ストをそのまま継続することができる。従って、各マイ
コンの耐性を正しく評価することが可能となる。以上、
この発明の実施の形態１および２を説明したが、この発
明は、これらの実施の形態に限られるものではなく、こ
の発明の要旨を逸脱しない範囲の設計変更等があっても
本発明に含まれる。例えば、上述の実施の形態では、シ
ーケンサにより不揮発性メモリのバーインテストでの一
連の動作を制御するものとしたが、このバーインテスト
での動作手順をプログラムに記述し、この試験プログラ
ムに従って上述の一連の手順を実行するものとしてもよ
い。
【００４８】
【発明の効果】以上説明したように、この発明によれ
ば、シングルチップマイクロコンピュータに、外部との
データの入出力を仲介するためのインタフェース手段
と、所定の手順に従い、前記インタフェース手段を介し
て外部からデータを取り込んで該データを用いて前記不
揮発性メモリの試験を行うと共に、前記不揮発性メモリ
に書き込まれたデータを前記インタフェース手段を介し
て外部に出力するための制御を行う制御手段とを備えた
ので、内蔵された不揮発性メモリのバーインテストを簡
易なテスターを用いて有効に実施することが可能とな
る。
ば、シングルチップマイクロコンピュータに、外部との
データの入出力を仲介するためのインタフェース手段
と、所定の手順に従い、前記インタフェース手段を介し
て外部からデータを取り込んで該データを用いて前記不
揮発性メモリの試験を行うと共に、前記不揮発性メモリ
に書き込まれたデータを前記インタフェース手段を介し
て外部に出力するための制御を行う制御手段とを備えた
ので、内蔵された不揮発性メモリのバーインテストを簡
易なテスターを用いて有効に実施することが可能とな
る。
【図１】 この発明の実施の形態１に係るシングルチ
ップマイクロコンピュータの構成を示すブロック図であ
る。
ップマイクロコンピュータの構成を示すブロック図であ
る。
【図２】 この発明の実施の形態１に係るシングルチ
ップマイクロコンピュータが内蔵するシーケンサの構成
を示すブロック図である。
ップマイクロコンピュータが内蔵するシーケンサの構成
を示すブロック図である。
【図３】 この発明の実施の形態１に係るシングルチ
ップマイクロコンピュータの動作の流れを示すフローチ
ャートである。
ップマイクロコンピュータの動作の流れを示すフローチ
ャートである。
【図４】 この発明の実施の形態２に係る４個のシン
グルチップマイクロコンピュータの接続関係を示すブロ
ック図である。
グルチップマイクロコンピュータの接続関係を示すブロ
ック図である。
【図５】 従来技術に係るシングルチップマイクロコ
ンピュータのバーインテストの手法（試験方法）を説明
するための図である。
ンピュータのバーインテストの手法（試験方法）を説明
するための図である。
１０Ａ，１０Ｂ； シングルチップマイクロコンピュー
タ １１Ａ，１１Ｂ； 不揮発性メモリ（フラッシュＥＥＰ
ＲＯＭ） １２Ａ，１２Ｂ； 書込み／読出し／消去回路 １３，１３Ａ，１３Ｂ； シーケンサ １４，１４Ａ，１４Ｂ； シリアルインタフェース １２１； 読出し回路 １２２； 書込み回路 １３１； アドレスパターン発生器（ＡＤＲ．Ｐｔ） １３２； 加算器 １３３； 比較器 １３４； 論理積ゲート １３５； フリップフロップ
タ １１Ａ，１１Ｂ； 不揮発性メモリ（フラッシュＥＥＰ
ＲＯＭ） １２Ａ，１２Ｂ； 書込み／読出し／消去回路 １３，１３Ａ，１３Ｂ； シーケンサ １４，１４Ａ，１４Ｂ； シリアルインタフェース １２１； 読出し回路 １２２； 書込み回路 １３１； アドレスパターン発生器（ＡＤＲ．Ｐｔ） １３２； 加算器 １３３； 比較器 １３４； 論理積ゲート １３５； フリップフロップ
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 16/02 Ｇ１１Ｃ 29/00 ６７３Ｆ ５Ｂ０６２ 17/00 ６７５Ｍ ５Ｌ１０６ 29/00 ６７３ 17/00 ６０１Ｚ ６７５ Ｇ０１Ｒ 31/28 Ｂ Ｄ Ｆターム(参考） 2G132 AA09 AB03 AC03 AG01 AH01 AL29 5B003 AA05 AB05 AD00 AE04 5B018 GA03 HA01 KA01 NA06 QA13 5B025 AD00 AD04 AD05 AD08 AD15 AE09 5B048 AA12 CC06 DD01 5B062 CC01 EE10 JJ05 5L106 AA10 AA16 DD35 EE02
Claims (6)
- 【請求項１】 書き換え可能な不揮発性メモリを内蔵し
たシングルチップマイクロコンピュータにおいて、 外部との間でデータの入出力を行うためのインタフェー
ス手段と、 所定の手順に従い、前記インタフェース手段を介して外
部からデータを取り込んで該データを用いて前記不揮発
性メモリの試験を行うと共に、前記不揮発性メモリに書
き込まれたデータを前記インタフェース手段を介して外
部に出力するための制御を行う制御手段と、 を備えたことを特徴とするシングルチップマイクロコン
ピュータ。 - 【請求項２】 前記制御手段は、 前記不揮発性メモリを試験するための制御として、 （ａ）前記不揮発性メモリに予め書き込まれたプログラ
ムコードを消去するステップと、 （ｂ）外部からデータを読み込んで前記不揮発性メモリ
に書き込むステップと、 （ｃ）前記不揮発性メモリに書き込まれたデータを外部
から読み込んだデータと照合するステップと を実行することを特徴とする請求項１記載のシングルチ
ップマイクロコンピュータ。 - 【請求項３】 前記制御手段は、 外部からの割り込み要求を受けて、前記不揮発性メモリ
に供給するためのアドレスを発生するアドレス発生部
と、 前記アドレスに基づき前記不揮発性メモリから読み出さ
れたデータと前記インタフェース手段を介して外部から
取り込んだデータとを比較して、これらデータが不一致
の場合にエラー信号を出力するエラー検出部と、 を備えたことを特徴とする請求項１記載のシングルチッ
プマイクロコンピュータ。 - 【請求項４】 前記インタフェース手段は、入力ポート
と出力ポートとを独立して備え、 前記制御手段は、外部から受信したデータと自身のデー
タとの論理和を演算して外部に送信する機能をさらに備
えたことを特徴とする請求項１ないし３の何れかに記載
のシングルチップマイクロコンピュータ。 - 【請求項５】 （ａ）２個のシングルチップコンピュー
タを組として、その双方に内臓された不揮発性メモリ
に、前記不揮発性メモリを除くロジック回路の動作試験
を実行するためのプログラムコードを書き込むステップ
と、 （ｂ）前記シングルチップコンピュータの双方に、前記
不揮発性メモリに書き込まれたプログラムコードに従っ
て前記ロジック回路の試験を行わせるステップと、 （ｃ）前記シングルチップコンピュータの一方に内蔵さ
れた不揮発性メモリを消去するステップと、 （ｄ）前記シングルチップマイクロコンピュータの他方
に内蔵された不揮発性メモリに予め書き込まれたデータ
を読み出して、前記シングルチップマイクロコンピュー
タの一方の不揮発性メモリに書き込むステップと、 （ｅ）前記シングルチップマイクロコンピュータの一方
の不揮発性メモリに書き込まれたデータをベリファイす
るステップと、 を含むことを特徴とするシングルチップマイクロコンピ
ュータの試験方法。 - 【請求項６】 （ａ）２個のシングルチップコンピュー
タを組として、その双方に内臓された不揮発性メモリ
に、前記不揮発性メモリを除くロジック回路の動作試験
を実行するためのプログラムコードを書き込むステップ
と、 （ｂ）前記シングルチップコンピュータの双方に、前記
不揮発性メモリに書き込まれたプログラムコードに従っ
て前記ロジック回路の試験を行わせるステップと、 （ｃ）前記シングルチップコンピュータの一方に内蔵さ
れた不揮発性メモリを消去するステップと、 （ｄ）前記シングルチップマイクロコンピュータの他方
に内蔵された不揮発性メモリに予め書き込まれたデータ
を読み出して、前記シングルチップマイクロコンピュー
タの一方の不揮発性メモリに書き込むステップと、 （ｅ）前記シングルチップマイクロコンピュータの一方
の不揮発性メモリに書き込まれたデータをベリファイす
るステップと、 を実行させるためのシングルチップマイクロコンピュー
タの試験プログラム。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001127653A JP2002323993A (ja) | 2001-04-25 | 2001-04-25 | シングルチップマイクロコンピュータ並びにその試験方法及び試験プログラム |
| DE10217609A DE10217609A1 (de) | 2001-04-25 | 2002-04-19 | Ein-Chip-Mikrocomputer mit dynamischer Einbrenn-Testfunktion und dynamisches Einbrenn-Testverfahren dafür |
| KR10-2002-0022450A KR100445042B1 (ko) | 2001-04-25 | 2002-04-24 | 동적 번인 테스트 기능을 갖는 단일칩 마이크로컴퓨터 및이를 위한 동적 번인 테스트 방법 |
| US10/128,962 US7143229B2 (en) | 2001-04-25 | 2002-04-24 | Single-chip microcomputer with dynamic burn-in test function and dynamic burn-in testing method therefor |
| CN02118613A CN1383156A (zh) | 2001-04-25 | 2002-04-25 | 具有动态老化测试功能的单片机及其动态老化测试方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001127653A JP2002323993A (ja) | 2001-04-25 | 2001-04-25 | シングルチップマイクロコンピュータ並びにその試験方法及び試験プログラム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002323993A true JP2002323993A (ja) | 2002-11-08 |
Family
ID=18976487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001127653A Withdrawn JP2002323993A (ja) | 2001-04-25 | 2001-04-25 | シングルチップマイクロコンピュータ並びにその試験方法及び試験プログラム |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7143229B2 (ja) |
| JP (1) | JP2002323993A (ja) |
| KR (1) | KR100445042B1 (ja) |
| CN (1) | CN1383156A (ja) |
| DE (1) | DE10217609A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9959937B2 (en) | 2015-08-28 | 2018-05-01 | Toshiba Memory Corporation | Memory system including test circuit |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1877743B (zh) * | 2006-07-07 | 2013-08-07 | 中国科学院上海微系统与信息技术研究所 | 相变存储器器件单元阵列演示系统及可视化演示的方法 |
| KR100943141B1 (ko) * | 2008-01-10 | 2010-02-18 | 주식회사 하이닉스반도체 | 불휘발성 메모리 소자의 프로그램 방법 |
| JP5692179B2 (ja) * | 2012-07-24 | 2015-04-01 | カシオ計算機株式会社 | システムｌｓｉ及びプログラム消去方法 |
| CN103578546A (zh) * | 2012-07-30 | 2014-02-12 | 美的集团股份有限公司 | 一种用于空调器存储芯片的数据烧录方法及系统 |
| CN103336237B (zh) * | 2013-06-28 | 2016-10-19 | 上海华虹宏力半导体制造有限公司 | 内建耐力测试系统、老化测试装置及相应的耐力测试方法 |
| JP6255282B2 (ja) * | 2014-02-28 | 2017-12-27 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US9865360B2 (en) * | 2015-10-22 | 2018-01-09 | Sandisk Technologies Llc | Burn-in memory testing |
| CN106782667B (zh) * | 2016-11-11 | 2020-06-30 | 上海航天测控通信研究所 | 抗辐照栅氧击穿型prom存储器编程后老化试验装置和方法 |
| CN106874153B (zh) * | 2017-02-28 | 2020-03-06 | 郑州云海信息技术有限公司 | 一种基于Canaima操作系统的计算机老化程序 |
| CN111415696B (zh) * | 2020-03-19 | 2021-11-23 | 中国电子科技集团公司第五十八研究所 | 一种对一次可编程存储器芯片进行筛选的方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60134350A (ja) * | 1983-12-22 | 1985-07-17 | Nec Corp | シングルチツプマイクロコンピユ−タ |
| US5511211A (en) * | 1988-08-31 | 1996-04-23 | Hitachi, Ltd. | Method for flexibly developing a data processing system comprising rewriting instructions in non-volatile memory elements after function check indicates failure of required functions |
| KR0136594B1 (ko) * | 1988-09-30 | 1998-10-01 | 미다 가쓰시게 | 단일칩 마이크로 컴퓨터 |
| US5396639A (en) * | 1991-09-16 | 1995-03-07 | Rohm Co., Ltd. | One chip microcomputer having programmable I/O terminals programmed according to data stored in nonvolatile memory |
| TW241346B (ja) * | 1991-10-15 | 1995-02-21 | Bull Hn Information Syst | |
| EP0642083A1 (en) * | 1993-09-04 | 1995-03-08 | International Business Machines Corporation | Test circuit and method for interconnect testing of chips |
| US5666497A (en) * | 1995-03-08 | 1997-09-09 | Texas Instruments Incorporated | Bus quieting circuits, systems and methods |
| TW407234B (en) * | 1997-03-31 | 2000-10-01 | Hitachi Ltd | Semiconductor memory device, non-volatile semiconductor memory device and data reading method thereof |
| KR100397316B1 (ko) * | 1998-01-21 | 2003-09-06 | 비.유.지., 인크. | 기억 장치, 암호화ㆍ복호화 장치 및 불휘발성 메모리의액세스 방법 |
| US6151693A (en) * | 1998-06-19 | 2000-11-21 | Lucent Technologies, Inc. | Automated method of burn-in and endurance testing for embedded EEPROM |
| JP3078530B2 (ja) * | 1998-10-12 | 2000-08-21 | ローム株式会社 | 不揮発性半導体メモリｉｃ及びそのバーンインテスト方法 |
| JP3922516B2 (ja) * | 2000-09-28 | 2007-05-30 | 株式会社ルネサステクノロジ | 不揮発性メモリと不揮発性メモリの書き込み方法 |
-
2001
- 2001-04-25 JP JP2001127653A patent/JP2002323993A/ja not_active Withdrawn
-
2002
- 2002-04-19 DE DE10217609A patent/DE10217609A1/de not_active Ceased
- 2002-04-24 KR KR10-2002-0022450A patent/KR100445042B1/ko not_active IP Right Cessation
- 2002-04-24 US US10/128,962 patent/US7143229B2/en not_active Expired - Fee Related
- 2002-04-25 CN CN02118613A patent/CN1383156A/zh active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9959937B2 (en) | 2015-08-28 | 2018-05-01 | Toshiba Memory Corporation | Memory system including test circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020082799A (ko) | 2002-10-31 |
| DE10217609A1 (de) | 2002-11-07 |
| US20020161963A1 (en) | 2002-10-31 |
| CN1383156A (zh) | 2002-12-04 |
| US7143229B2 (en) | 2006-11-28 |
| KR100445042B1 (ko) | 2004-08-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100932562B1 (ko) | 집적 회로 및 이의 테스트 방법 | |
| US7340658B2 (en) | Technique for combining scan test and memory built-in self test | |
| EP0556826B1 (en) | Microprocessor with self-diagnostic test function | |
| CN110120242B (zh) | 存储器测试方法、装置、计算机设备以及存储介质 | |
| US6553527B1 (en) | Programmable array built-in self test method and controller with programmable expect generator | |
| JP2002323993A (ja) | シングルチップマイクロコンピュータ並びにその試験方法及び試験プログラム | |
| US7149944B2 (en) | Semiconductor integrated circuit device equipped with read sequencer and write sequencer | |
| US8015448B2 (en) | System and method for conducting BIST operations | |
| JPH04178580A (ja) | 半導体メモリの故障自己診断装置 | |
| US10528689B1 (en) | Verification process for IJTAG based test pattern migration | |
| US6917220B2 (en) | Semiconductor device and a method for checking state transition thereof | |
| JP2934608B2 (ja) | 半導体メモリ試験方法及びその装置 | |
| CN117785756B (zh) | 存储器控制系统、方法、芯片及计算机可读存储介质 | |
| JP7425839B2 (ja) | フェイルセーフｉｃ製造テスト | |
| JPS63148498A (ja) | 自己診断機能を具備した記憶装置 | |
| JP2002244934A (ja) | メモリ監視装置および方法 | |
| JPS62122000A (ja) | 記憶素子 | |
| JPH05151017A (ja) | マイクロコンピユータ | |
| JP2003004810A (ja) | 半導体デバイス試験装置 | |
| JPH11238400A (ja) | 半導体集積回路装置、半導体集積回路装置のテスト装置およびテスト方法 | |
| JPS63753A (ja) | メモリエラ−訂正・検出回路の試験方式 | |
| JP2004302727A (ja) | Ｆｐｇａの動作チェック方式 | |
| JPH0997194A (ja) | フェイルメモリのデータ取得装置 | |
| JP2000259441A (ja) | デバッグ回路 | |
| JPS5844260B2 (ja) | 期待値パタ−ン作成装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20080701 |