KR100445042B1 - 동적 번인 테스트 기능을 갖는 단일칩 마이크로컴퓨터 및이를 위한 동적 번인 테스트 방법 - Google Patents

동적 번인 테스트 기능을 갖는 단일칩 마이크로컴퓨터 및이를 위한 동적 번인 테스트 방법 Download PDF

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Abstract

비휘발성 반도체 메모리 소자 (11A, 11B) 와 이 비휘발성 반도체 메모리 소자에 기록동작, 판독동작 및 소거동작을 각각 수행하는 기록회로 (12A, 12B), 판독회로 (13A, 13B) 및 소거회로 (14A, 14B) 를 구비하는 단일칩 마이크로컴퓨터에서, 기록회로, 판독회로 및 소거회로와 인터페이스 (16A, 16B) 사이에 시퀀서 (15A, 15B) 가 접속된다. 시퀀서는, 외부로부터 인터페이스를 통해 제 1 데이터를 수신하여 그 제 1 데이터를 비휘발성 반도체 메모리 소자에 기록하고, 이 비휘발성 반도체 소자로부터 제 1 데이터를 판독하여 이 제 1 데이터와 외부로부터 인터페이스를 통해 판독된 제 2 데이터와 비교함으로써, 그 비휘발성 반도체 메모리 소자에 검증을 수행하며, 비휘발성 반도체 메모리 소자로부터 제 3 데이터를 판독하여 이 제 3 데이터를 인터페이스를 통해 외부로 송신한다.

Description

동적 번인 테스트 기능을 갖는 단일칩 마이크로컴퓨터 및 이를 위한 동적 번인 테스트 방법 {SINGLE-CHIP MICROCOMPUTER WITH DYNAMIC BURN-IN TEST FUNCTION AND DYNAMIC BURN-IN TESTING METHOD THEREFOR}
본 발명은 동적 번인 (burn-in) 테스트 기능을 갖는 비휘발성 반도체 메모리소자를 포함하는 단일칩 마이크로컴퓨터 및 그의 동적 번인 테스트 방법에 관한 것이다.
통상적으로, 고유 결함이나 제조 변동에 따른 스트레스 (stress) 및 시간에서 기인하는 불량 단일칩 마이크로컴퓨터를 찾아내기 위해서, 탑재 전의 테스트 단계에서 번인 테스트 스크린법을 수행한다. 통상적인 번인 테스트 스크린법으로는, 정적 번인 테스트 스크린법, 클록 번인 테스트 스크린법 및 동적 번인 테스트 스크린법이 있다.
고온 상태의 단일칩 마이크로컴퓨터를 위한 정적 번인 테스트 스크린법에서는, 모든 입력/출력 단자에는 특정 레벨이 인가되고, 전원단자에는 전원전압이 인가된다. 정적 번인 테스트 스크린법에서는, 단일칩 마이크로컴퓨터가 동작하지 않으므로, 단일칩 마이크로컴퓨터의 구성요소에 스트레스가 균등하게 가해지지 않아서, 번인 테스트 스크린효과가 매우 적다.
고온 상태의 단일칩 마이크로컴퓨터를 위한 클록 번인 테스트 스크린법에서는, 단일칩 마이크로컴퓨터를 작동시키는데 필요한 클록신호만이 단일칩 마이크로컴퓨터에 인가되어, 단일칩 마이크로컴퓨터가 특별한 동작을 수행한다. 또한, 클록 번인 테스트 스크린법에서도, 단일칩 마이크로컴퓨터의 동작이 제한되기 때문에, 단일칩 마이크로컴퓨터의 구성요소에 스트레스가 균등하게 가해지지 않아서, 번인 테스트 스크린효과가 매우 적다.
고온 상태의 단일칩 마이크로컴퓨터를 위한 동적 번인 테스트 스크린법에서는, 전원전압으로서 정상적인 전원전압 또는 높은 전원전압이 인가된 상태에서, 입력단자에 다양한 전압이 인가된다. 그 결과, 단일칩 마이크로컴퓨터가 동작하여, 출력단자에서 데이터가 생성되고 예상 데이터와 비교된다. 따라서, 동적 번인 테스트 스크린법에서는, 단일칩 마이크로컴퓨터가 실제로 동작하므로, 단일칩 마이크로컴퓨터에 스트레스가 균등하게 가해져서 번인 테스트 스크린효과가 향상된다.
플래쉬 EEPROM (electrically-erasable programmable read-only memory) 과 같은 비휘발성 반도체 메모리를 포함한 단일칩 마이크로컴퓨터를 위한 종래의 동적 번인 테스트 시스템에서, 단일칩 마이크로컴퓨터는, 플래쉬 EEPROM 에 데이터를 기록하는 기록회로, 플래쉬 EEPROM 으로부터 데이터를 판독하는 판독회로, 및 플래쉬 EEPROM에 플래쉬 소거동작을 수행하는 소거회로로 구성된다.
상술한 종래의 동적 번인 테스트 시스템에서는, 동적 번인 테스트를 수행할때, LSI (large scale integrated) 테스터가 기록회로, 판독회로 및 소거회로를 직접 제어하여, 플래쉬 EEPROM 에 기록동작, 판독동작 및 소거동작을 각각 수행한다. 그런 후, 판독회로가 LSI 테스터로부터 판독명령을 수신하면, 플래쉬 EEPROM 으로부터 하나의 데이터 워드가 LSI 테스터에 판독되어, LSI 테스터가 그 판독된 데이터 워드와 예상 데이터와 비교함으로써, 플래쉬 EEPROM, 기록회로, 판독회로 및 플래쉬 소거회로가 정상적인지를 판단하는 검증을 수행한다. 또한, 단일칩 마이크로컴퓨터에 인가되는 신호의 개수를 증가시키지 않고 번인 테스트 스크린 효과를 향상시키기 위해서, 플래쉬 EEPROM 내에 테스트 프로그램이 사전에 저장되어, 단일칩 마이크로컴퓨터의 모든 내부회로를 동작시켜 이 모든 내부회로에 스트레스가 가능하면 균등하게 가해지도록 한다. 이는 차후에 상세히 설명한다.
그러나, 상술한 종래의 번인 테스트 시스템에서는, 큰 사이즈의 플래쉬 EEPROM 이 요구되며, 번인 스크린효과가 저하된다. 또한, LSI 테스터의 제조비용도 고가이다. 이 또한, 차후에 상세히 설명한다.
본 발명의 목적은, 비휘발성 반도체 메모리를 포함하는 단일칩 마이크로컴퓨터, 및 그 비휘발성 반도체 메모리의 크기를 감소시키고 간단한 테스터로 번인 스크린효과를 향상시킬 수 있는 동적 번인 테스트법을 제공하는 것이다.
본 발명에 따르면, 비휘발성 반도체 메모리, 및 이 비휘발성 반도체 메모리 소자에 기록동작, 판독동작 및 소거동작을 각각 수행하는 기록회로, 판독회로 및 소거회로를 포함하는 단일칩 마이크로컴퓨터에는, 기록회로, 판독회로 및 소거회로와 인터페이스 사이에 시퀀서가 접속된다. 시퀀서는, 외부로부터 인터페이스를 통해 제 1 데이터를 수신하여 이 제 1 데이터를 비휘발성 반도체 메모리에 기록하고, 이 비휘발성 반도체소자로부터 제 1 데이터를 판독하여, 외부로부터 인터페이스를 통해 판독된 제 2 데이터와 그 제 1 데이터를 비교함으로써, 비휘발성 반도체 메모리 소자에 검증을 수행한 후, 비휘발성 반도체 메모리 소자로부터 제 3 데이터를 판독하여 이 제 3 데이터를 인터페이스를 통해 외부로 송신한다.
또한, 각각이 비휘발성 반도체 메모리 소자를 구비하는 2 개의 단일칩 마이크로컴퓨터를 위한 동적 번인 테스트법에서는, 그 단일칩 마이크로컴퓨터들의 비휘발성 반도체 메모리 소자에 테스트 프로그램이 기록되고, 이 테스트 프로그램을 이용하여 단일칩 마이크로컴퓨터들을 동작시킨다. 그런 후, 일방의 단일칩 마이크로컴퓨터의 비휘발성 반도체 메모리 소자에 플래쉬 소거동작이 수행된다. 그런 후, 타방의 단일칩 마이크로컴퓨터의 비휘발성 반도체 메모리 소자의 제 1 내용이 그 일방의 단일칩 마이크로컴퓨터의 비휘발성 반도체 메모리 소자로 옮겨진다. 그 후, 그 일방의 단일칩 마이크로컴퓨터의 비휘발성 반도체 메모리 소자의 제 1 내용이, 그 타방의 단일칩 마이크로컴퓨터의 비휘발성 반도체 메모리 소자의 제 2 내용과 비교됨으로써, 그 일방의 단일칩 마이크로컴퓨터의 비휘발성 반도체 메모리 소자의 검증이 수행된다.
또한, 각각이 비휘발성 반도체 메모리 소자를 구비하며 적어도 제 1, 제 2, 및 제 3 단일칩 마이크로컴퓨터가 환형으로 접속된 동적 번인 테스트법에서는, 제 1, 제 2 및 제 3 단일칩 마이크로컴퓨터의 비휘발성 반도체 메모리 소자에 테스트프로그램이 기록되고, 이 테스트 프로그램을 이용하여 제 1, 제 2 및 제 3 단일칩 마이크로컴퓨터를 동작시킨다. 그 후, 제 1 단일칩 마이크로컴퓨터의 비휘발성 반도체 메모리 소자에 플래쉬 소거동작이 수행된다. 그 후, 제 1 단일칩 마이크로컴퓨터는, 제 3 단일칩 마이크로컴퓨터로부터 데이터를 수신하고, 이 제 3 단일칩 마이크로컴퓨터로부터의 데이터와 제 1 단일칩 마이크로컴퓨터의 비휘발성 반도체 메모리 소자의 데이터와 비교하여, 제 2 단일칩 마이크로컴퓨터에 "0" 을 송신하도록 동작한다. 또한, 제 2 단일칩 마이크로컴퓨터는, 제 1 단일칩 마이크로컴퓨터로부터 데이터를 수신하고, 이 제 1 단일칩 마이크로컴퓨터로부터의 데이터와 제 2 단일칩 마이크로컴퓨터의 비휘발성 반도체 메모리 소자의 데이터에 OR 논리연산을 수행하여, 이 OR 논리연산의 결과 데이터를 제 3 단일칩 마이크로컴퓨터로 송신하도록 동작한다. 또한, 제 3 단일칩 마이크로컴퓨터는, 제 2 단일칩 마이크로컴퓨터로부터 데이터를 수신하고, 이 제 2 단일칩 마이크로컴퓨터로부터의 데이터와 제 3 단일칩 마이크로컴퓨터의 비휘발성 반도체 메모리 소자의 데이터에 OR 논리연산을 수행하여, 제 2 단일칩 마이크로컴퓨터로부터의 데이터와 제 3 단일칩 마이크로컴퓨터의 비휘발성 반도체 메모리 소자의 데이터와 일치하면, 이 OR 논리연산의 결과 데이터를 제 1 단일칩 마이크로컴퓨터로 송신하고, 제 2 단일칩 마이크로컴퓨터로부터의 데이터와 제 3 단일칩 마이크로컴퓨터의 비휘발성 반도체 메모리 소자의 데이터와 일치하지 않으면, 제 2 단일칩 마이크로컴퓨터로부터의 데이터를 제 1 단일칩 마이크로컴퓨터에 송신한다.
도 1 은 단일칩 마이크로컴퓨터를 위한 종래기술의 동적 번인 테스트 시스템을 나타내는 블록 회로도.
도 2 는 본 발명에 따른 동적 번인 테스트 시스템의 제 1 실시예를 나타내는 블록 회로도.
도 3 은 도 2 의 시퀀서의 상세 블록 회로도.
도 4 는 도 2 의 동적 번인 테스트 시스템의 동작을 나타내는 흐름도.
도 5 는 도 4 의 검증단계 403 의 상세 흐름도.
도 6 은 도 4 의 검증단계 404 의 상세 흐름도.
도 7 은 본 발명에 따른 동적 번인 테스트 시스템의 제 2 실시예를 나타내는 블록 회로도.
도 8 은 도 7 의 시퀀서의 상세 블록 회로도.
도 9 는 도 7 의 동적 번인 테스트 시스템의 동작을 나타내는 흐름도.
도 10a, 10b, 10c 및 10d 는 도 9 의 단계 903, 단계 904, 단계 905 및 단계 906 을 각각 나타내는 블록 회로도.
※도면의 주요부분에 대한 부호의 설명※
1A, 1B : 단일칩 마이크로컴퓨터 12A, 12B : 기록회로
13A, 13B : 판독회로 14A, 14B : 소거회로
15A, 15B : 시퀀서 16A, 16B :직렬 인터페이스
2' : 테스터
바람직한 실시예들을 설명하기 전에, 도 1 을 참조하여, 단일칩 마이크로컴퓨터에 대한 종래의 동적 번인 테스트 시스템을 설명한다.
도 1 에서, 단일칩 마이크로컴퓨터 (1) 는 LSI 테스터 (2) 에 의해 동적 번인 테스트중이다. 즉, 단일칩 마이크로컴퓨터 (1) 가 고온상태의 배쓰 (bath) 내에 있는 테스트 보드 (미도시함) 상에 탑재되어 있다. LSI 테스터 (2) 에는 다수의 단일칩 마이크로컴퓨터가 접속되어 있다. 그러나, 설명을 간략화하기 위해 하나의 단일칩 마이크로컴퓨터만을 나타내었다.
단일칩 마이크로컴퓨터 (1) 는 플래쉬 EEPROM (11), 플래쉬 EEPROM (11) 에 데이터를 기록하는 기록회로 (12), 플래쉬 EEPROM (11) 으로부터 데이터를 판독하는 판독회로 (13) 및 플래쉬 EEPROM (11) 에 플래쉬 소거동작을 수행하는 소거회로 (14) 로 구성된다. 단일칩 마이크로컴퓨터 (1) 는 CPU (central processing unit) 및 논리회로 (미도시함) 와 같은 다른 회로들도 포함한다.
동적 번인 테스트에서, LSI 테스터 (2) 는 플래쉬 EEPROM (11) 에 기록동작, 판독동작 및 소거동작을 각각 수행하도록 기록회로 (12), 판독회로 (13) 및 소거회로 (14) 를 직접 제어한다. 그 후, 판독회로 (13) 가 LSI 테스터 (2) 로부터 판독명령을 수신하면, 플래쉬 EEPROM (11) 으로부터 하나의 데이터 워드가 LSI 테스터 (2) 로 판독되어, LSI 테스터 (2) 는 그 판독된 데이터 워드를 예상 데이터와 비교함으로써, 플래쉬 EEPROM (11), 기록회로 (12), 판독회로 (13) 및 플래쉬 소거회로 (14) 가 정상인지를 판단하는 검증을 수행한다.
도 1 에서는, 단일칩 마이크로컴퓨터 (1) 에 인가되는 신호의 개수를 증가시키지 않고 번인 테스트 스크린효과를 향상시키기 위해, 플래쉬 EEPROM (11) 내에 테스트 프로그램이 사전에 저장되어 단일칩 마이크로컴퓨터 (1) 의 모든 내부회로를 동작시킴으로써, 모든 내부회로에 가능하면 균등하게 스트레스가 가해지도록 한다.
그러나, 상술한 도 1 의 동적 번인 테스트 시스템에서, 단일칩 마이크로컴퓨터 (1) 의 내부회로들을 완전히 동작시키기 위해서는, 플래쉬 EEPROM (11) 내에 저장된 대용량 테스트 프로그램의 크기를 증가시키는 것이 필요하다. 또한, 동적 번인 테스트에서, 플래쉬 EEPROM (11) 의 재기록동작은 금지된다. 그러므로, 플래쉬 EEPROM (11) 을 완전히 동작시키는 것이 곤란하여, 번인 스크린효과가 저하된다.
또한, 동적 번인 테스트에서, LSI 테스터 (2) 가 기록회로 (12), 판독회로 (13) 및 플래쉬 소거회로 (14) 를 직접 제어하여 플래쉬 EEPROM (11) 의 출력 데이터에 비교동작을 수행하기 때문에, LSI 테스터 (2) 는 매우 복잡해져 번인 테스트 비용이 증가한다.
도 2 는 본 발명에 따른 동적 번인 테스트 시스템의 제 1 실시예를 나타내며, 동일한 구성을 갖는 2 개의 단일칩 마이크로컴퓨터 (1A 및 1B) 는 테스터 (2') 에 의해 동적 번인 테스트중이다.
단일칩 마이크로컴퓨터 (1A) 는, 도 1 의 플래쉬 EEPROM (11), 기록회로 (12), 판독회로 (13) 및 소거회로 (14) 에 각각 대응하는 플래쉬 EEPROM (11A), 기록회로 (12A), 판독회로 (13A) 및 소거회로 (14A) 에 부가하여, 시퀀서 (15A) 및직렬 인터페이스 (16A) 를 구비한다. 이와 마찬가지로, 단일칩 마이크로컴퓨터 (1B) 도, 도 1 의 플래쉬 EEPROM (11), 기록회로 (12), 판독회로 (13) 및 소거회로 (14) 에 각각 대응하는 플래쉬 EEPROM (11B), 기록회로 (12B), 판독회로 (13B) 및 소거회로 (14B) 에 부가하여, 시퀀서 (15B) 및 직렬 인터페이스 (16B) 를 구비한다. 즉, 테스터 (2') 는 시퀀서 (15A 및 15B) 를 통해 기록회로 (12A 및 12B), 판독회로 (13A 및 13B) 및 소거회로 (14A 및 14B) 를 제어한다. 그러므로, 도 1 의 LSI 테스터 (2) 에 비하면 테스터 (2') 의 부하가 경감될 뿐만 아니라, 테스터 (2') 가 간단해진다.
단일칩 마이크로컴퓨터 (1A 또는 1B) 는 CPU 및 논리회로 (미도시함) 와 같은 다른 회로들도 구비한다.
직렬 인터페이스 (16A) 가 직렬 인터페이스 (16B) 에 접속됨으로써, 단일칩 마이크로컴퓨터 (1A) 가 단일칩 마이크로컴퓨터 (1B) 에 접속된다. 예를 들어, 단일칩 마이크로컴퓨터 (1A) 에서, 데이터 DT 는 단일칩 마이크로컴퓨터 (1B) 로 송신되며, 데이터 DR 은 단일칩 마이크로컴퓨터 (1B) 로부터 수신된다. 직렬 인터페이스 (16A 또는 16B) 가 데이터를 수신하면, 인터페이스 (16A 또는 16B) 는 인터럽트 신호 INT 를 발생시켜, 시퀀서 (15A 또는 15B) 에 송신한다. 각각의 직렬 인터페이스 (16A 및 16B) 에서 입력포트 및 출력포트가 별개로 제공되었지만, 거기에는 단일포트가 제공될 수도 있다. 또한, 각각의 직렬 인터페이스 (16A 및 16B) 대신 병렬 인터페이스가 제공될 수도 있다.
도 3 은 도 2 의 단일칩 마이크로컴퓨터 (1A) 의 시퀀서 (15A) 의 상세 블록회로도이며, 시퀀서 (15A) 는 주소신호 ADD 를 발생시키는 주소발생기 (151), 주소신호 ADD 의 내용을 +1 만큼 증가시키는 가산기 (152), 플래쉬 EEPROM (11A) 로부터의 데이터와 단일칩 마이크로컴퓨터 (1B) 로부터의 데이터 DR 을 비교하는 비교기 (153), AND 회로 (154 및 155), 오류신호 ERA 를 발생시키는 플립플롭 (156), 및 모드신호 MDA 를 수신하여 기록신호 W, 판독신호 R 및 소거신호 E 를 발생시킴으로써 기록회로 (12A), 판독회로 (13A) 및 소거회로 (14A) 를 동작시키는 모드 디코더 (157) 를 구비한다.
인터럽트 신호 INT 가 AND 회로 (155) 를 통해 플립플롭 (156) 의 클록단자에 인가되면, 플립플롭 (156) 은 비교기 (153) 의 출력신호 데이터를 AND 회로 (154) 를 통해 자신의 데이터 입력으로 페치한다.
또한, 플립플롭 (156) 의 출력 Q 가 "0" (로우 레벨) 이 된 후, 즉 오류신호 ERA 가 "0" (오류상태) 이 되면, AND 회로 (154) 가 비교기 (153) 의 출력신호의 송신을 중단하므로, 플립플롭 (156) 의 출력 Q 가 "0" (오류상태) 을 유지한다. 번인 테스트전에, 플립플롭에 세트신호 ST 가 인가되어 플립플롭 (156) 이 초기화된다. 테스터 (2') 는 오류신호 ERA 를 모니터하여 단일칩 마이크로컴퓨터 (1B) 의 정상여부를 판단한다.
또한, 모드 디코더 (157) 가 기록신호 W 를 발생시키면, AND 회로 (155) 는 플립플롭 (156) 으로의 인터럽트 신호 INT 의 송신을 중단하여, 검증동작을 중단시킨다.
단일칩 마이크로컴퓨터 (1B) 의 시퀀서 (15B) 는 도 3 에 나타낸 것과 동일한 구성을 갖는다.
이하, 도 4, 5 및 6 을 참조하여, 도 2 의 동적 번인 테스트 시스템의 동작을 설명한다.
먼저, 단계 401 에서, 단일칩 마이크로컴퓨터 (1A 및 1B) 가 초기화된다. 즉, 소거회로 (14A 및 14B) 에 의해 각각의 플래쉬 EEPROM (11A 및 11B) 에 플래쉬 소거동작이 수행된다. 그런 후, EEPROM (11A 및 11B) 에 동일한 테스트 프로그램이 저장된다.
다음으로, 단계 402 에서, 단일칩 마이크로컴퓨터 (1A 및 1B) 가 고온상태의 배쓰 내에 있는 테스트 보드 상에 탑재된다. 테스트 보드는 테스터 (2') 에 전기접속되어 있다. 또한, 시퀀서 (15A 및 15B) 각각의 플립플롭 (136) 에는 세트신호 ST 가 인가되어 플립플롭이 초기화된다.
다음으로, 단계 403 에서, 단일칩 마이크로컴퓨터 (1A) 의 플래쉬 EEPROM (11A) 에 검증이 수행된다. 이는 추후에 설명한다.
다음으로, 단계 404 에서, 단일칩 마이크로컴퓨터 (1B) 의 플래쉬 EEPROM (11B) 에 검증이 수행된다. 이 또한 추후에 설명한다.
이렇게 해서, 단계 405 에서 도 4 의 흐름도가 종료된다.
이하, 도 5 를 참조하여, 도 4 의 단계 403 을 설명한다.
먼저, 단계 501 에서, 단일칩 마이크로컴퓨터 (1A) 는 플래쉬 EEPROM (11A) 내에 저장된 테스트 프로그램에 따라 동작하여, 단일칩 마이크로컴퓨터 (1A) 의 논리회로 (미도시함) 를 활성화시킨다. 이런 동작은, 단일칩 마이크로컴퓨터(1A) 등에 특별한 신호를 인가하여 수행된다.
다음으로, 단계 502 에서, 테스터 (2') 에 의해 모드신호 MDA 는 "플래쉬 소거모드"가 된다. 그 결과, 시퀀서 (15A) 의 모드 디코더 (157) 가 소거회로 (14A) 를 동작시켜, 플래쉬 EEPROM (11A) 에 플래쉬 소거동작이 수행된다. 즉, 플래쉬 EEPROM (11A) 의 모든셀에 "0" 이 기록된다.
다음으로, 단계 503 에서, 테스터 (2') 에 의해 모드신호 MDB 가 "판독모드" 가 됨과 동시에, 모드신호 MDA 는 "기록모드"가 된다. 그 결과, 시퀀서 (15B) 의 모드 디코더 (157) 는 판독회로 (13B) 를 동작시키고, 시퀀서 (15A) 의 모드 디코더 (157) 는 기록회로 (12A) 를 동작시킨다. 그 결과, 플래쉬 EEPROM (11B) 의 내용이 직렬 인터페이스 (16B 및 16A) 를 통해 플래쉬 EEPROM (11A) 로 이동된다. 이 경우, 직렬 인터페이스 (16B) 로부터 하나의 데이터 워드가 수신된 후, 직렬 인터페이스 (16A) 가 인터럽트 신호 INT 를 발생시켜, 시퀀서 (16A) 의 주소발생기 (151) 의 주소 ADD 를 증가시킨다. 따라서, 플래쉬 EEPROM (11B) 의 한 주소의 워드 데이터 각각이 플래쉬 EEPROM (11A) 의 동일 주소에 기록된다. 기록신호 W 의 발생으로 인해, 시퀀서 (15A) 의 플립플롭 (156) 은 동작하지 않는다.
다음으로, 단계 504 에서, 테스터 (2') 에 의해 모드신호 MDB 는 "판독모드"가 됨과 동시에, 모드신호 MDA 도 "판독모드"가 된다. 그 결과, 시퀀서 (15B) 의 모드 디코더 (157) 는 판독회로 (13B) 를 작동시키고, 시퀀서 (15A) 의 모드 디코더 (157) 는 판독신호 (13A) 를 작동시킨다. 그 결과, 시퀀서 (15A) 의 비교기 (153) 가 플래쉬 EEPROM (11B) 로부터 판독된 워드 데이터를 플래쉬 EEPROM(11A) 로부터 판독된 워드 데이터와 비교한다. 이 경우에도, 직렬 인터페이스 (16B) 로부터 하나의 워드 데이터가 수신된 후, 직렬 인터페이스 (16A) 가 인터럽트 신호 INT 를 발생시켜, 시퀀서 (16A) 의 주소발생기 (151) 의 주소 ADD 를 증가시킨다. 따라서, 플래쉬 EEPROM (11B) 의 한 주소의 워드 데이터 각각이 플래쉬 EEPROM (11A) 의 동일 주소의 워드 데이터와 비교된다. 또한, 기록신호 W 가 발생되지 않았기 때문에, 시퀀서 (15A) 의 플립플롭 (156) 은 동작한다.
플래쉬 EEPROM (11B) 의 한 주소의 데이터가 플래쉬 EEPROM (11A) 의 동일 주소의 데이터와 상이하면, 시퀀서 (15A) 의 비교기 (153) 의 출력신호가 "0" (로우 레벨) 이 되어, 시퀀서 (15A) 의 플립플롭 (156) 의 출력 Q 가 "0" (ERA="0") 이 된다. 시퀀서 (15A) 의 플립플롭 (156) 의 출력 Q 가 "0" (로우 레벨) 이 되면, AND 회로 (154) 는 시퀀서 (15A) 의 플립플롭 (156) 의 출력 Q 에 의해 디스에이블되므로, 시퀀서 (15A) 의 플립플롭 (156) 의 출력 Q 는 절대 변하지 않는다.
다음으로, 단계 505 에서, 테스터 (2') 는 오류신호 ERA 의 데이터를 판독하여, 플래쉬 EEPROM (11A) 의 정상여부를 판단한다.
이렇게 해서, 단계 506 에서 도 5 의 흐름도가 종료된다.
이하, 도 6 을 참조하여 도 4 의 단계 404 를 설명한다.
먼저, 단계 601 에서, 단일칩 마이크로컴퓨터 (1B) 는 플래쉬 EEPROM (11B) 에 저장된 테스트 프로그램에 따라 동작하여, 단일칩 마이크로컴퓨터 (1B) 의 논리회로 (미도시함) 를 활성화시킨다. 이런 동작은, 단일칩 마이크로컴퓨터 (1B) 등에 특별한 신호를 인가하여 수행된다.
다음으로, 단계 602 에서, 테스터 (2') 에 의해 모드신호 MDB 가 "플래쉬 소거모드"가 된다. 그 결과, 시퀀서 (15B) 의 모드 디코더 (157) 가 소거회로 (14B) 를 동작시켜, 플래쉬 EEPROM (11B) 에 플래쉬 소거동작이 수행된다. 즉, 플래쉬 EEPROM (11B) 의 모든 셀에 "0"이 기록된다.
다음으로, 단계 603 에서, 테스터 (2') 에 의해 모드신호 MDA 는 "판독모드"가 됨과 동시에, 모드신호 MDB 는 "기록모드"가 된다. 그 결과, 시퀀서 (15A) 의 모드 디코더 (157) 는 판독회로 (13A) 를 동작시키고, 시퀀서 (15B) 의 모드 디코더 (157) 는 기록회로 (12B) 를 동작시킨다. 그 결과, 플래쉬 EEPROM (11A) 의 내용이 직렬 인터페이스 (16A 및 16B) 를 통해 플래쉬 EEPROM (11B) 로 옮겨진다. 이 경우, 직렬 인터페이스 (16A) 로부터 하나의 워드 데이터가 수신된 후, 직렬 인터페이스 (16B) 가 인터럽트 신호 INT 를 발생시켜 시퀀서 (16B) 의 주소발생기 (151) 의 주소 ADD 를 증가시킨다. 따라서, 플래쉬 EEPROM (11A) 의 한 주소의 워드 데이터 각각이 플래쉬 EEPROM (11B) 의 동일 주소에 기록된다. 기록신호 W 의 발생으로 인해, 시퀀서 (15B) 의 플립플롭 (156) 은 동작하지 않는다.
다음으로, 단계 604 에서, 테스터 (2') 에 의해 모드신호 MDA 가 "판독모드"가 됨과 동시에, 모드신호 MDB 도 "판독모드"가 된다. 그 결과, 시퀀서 (15A) 의 모드 디코더 (157) 는 판독회로 (13A) 를 동작시키고, 시퀀서 (15B) 의 모드 디코더 (157) 는 판독회로 (13B) 를 동작시킨다. 그 결과, 시퀀서 (15B) 의 비교기 (153) 는 플래쉬 EEPROM (11A) 으로부터 판독된 워드 데이터를 플래쉬 EEPROM (11B) 로부터 판독된 워드 데이터와 비교한다. 이 경우에도, 직렬 인터페이스(16A) 로부터 하나의 워드 데이터가 수신된 후, 직렬 인터페이스 (16B) 가 인터럽트 신호 INT 를 발생시켜 시퀀서 (16B) 의 주소발생기 (151) 의 주소 ADD 를 증가시킨다. 따라서, 플래쉬 EEPROM (11A) 의 한 주소의 워드 데이터 각각이 플래쉬 EEPROM (11B) 의 동일 주소의 워드 데이터와 비교된다. 또한, 기록신호 W 가 발생되지 않았기 때문에, 시퀀서 (15B) 의 플립플롭 (156) 은 동작한다.
플래쉬 EEPROM (11A) 의 한 주소의 데이터가 플래쉬 EEPROM (11B) 의 동일 주소의 데이터와 상이하면, 시퀀서 (15B) 의 비교기 (153) 의 출력신호가 "0" (로우 레벨) 이 되어, 시퀀서 (15B) 의 플립플롭 (156) 의 출력 Q 는 "0" (ERB="0") 이 된다. 시퀀서 (15B) 의 플립플롭 (156) 의 출력 Q 가 "0" (로우 레벨) 이 되면, AND 회로 (154) 는 시퀀서 (15B) 의 플립플롭 (156) 의 출력 Q 에 의해 디스에이블되기 때문에, 시퀀서 (15B) 의 플립플롭 (156) 의 출력 Q 는 절대 변하지 않는다.
다음으로, 단계 605 에서, 테스터 (2') 가 오류신호 ERB 의 데이터를 판독하여 플래쉬 EEPROM (11B) 의 정상여부를 판단한다.
이렇게 해서, 단계 606 에서 도 6 의 흐름도가 종료된다.
도 2, 3, 4, 5 및 6 에 나타낸 제 1 실시예에 따르면, 테스터 (2') 로부터 발생된 모드신호 MDA 및 MDB 에 의해 플래쉬 EEPROM (11B 또는 11A) 의 내용이 플래쉬 EEPROM (11A 또는 11B) 로 옮겨진다. 따라서, 단일칩 마이크로컴퓨터 (1A 또는 1B) 가 플래쉬 EEPROM (11A 및 11B) 의 내용을 단일칩 마이크로컴퓨터 (1B 또는 1A) 로 복구할 수 있기 때문에, 자신의 플래쉬 EEPROM 이 소거된 후에도 단일칩마이크로컴퓨터 (1A 또는 1B) 는 테스트 프로그램을 복구할 수 있다. 따라서, 논리회로 뿐만 아니라, 플래쉬 EEPROM (11A, 11B), 기록회로 (12A, 12B), 판독회로 (13A, 13B), 및 소거회로 (14A, 14B) 등, 단일칩 마이크로 컴퓨터 (1A, 1B) 내의 모든 회로가 활성화될 수 있다. 따라서, 동적 번인 테스테에서, 단일칩 마이크로컴퓨터 (1A, 1B) 의 모든 구성요소에 스트레스가 균등하게 가해져서, 동적 번인 테스트 성능을 향상시킬 수 있다.
또한, 일방의 단일칩 마이크로컴퓨터의 플래쉬 EEPROM 의 내용을 타방의 단일칩 마이크로컴퓨터의 플래쉬 EEPROM 으로 이동시키는 기능이 단일칩 마이크로 컴퓨터 자체에 제공되므로, 테스터 (2') 가 간단해질 수 있다.
도 1 의 LSI 테스터 (2) 가 LSI 테스터 (2) 로부터의 번인 테스트 데이터를 플래쉬 EEPROM 에 기록하기는 어렵다. LSI 테스터 (2) 가 굳이 플래쉬 EEPROM 에 번인 테스트 데이터를 기록하려면, LSI 테스터 (2) 의 크기가 증가되어야 한다.
도 2 에서는, 테스터 (2) 에 단 2 개의 단일칩 마이크로컴퓨터만이 접속되어 있다. 그러나, 실제로는, 다수의 단일칩 마이크로컴퓨터, 즉 1000개의 단일칩 마이크로컴퓨터가 테스터 (2') 에 접속됨으로써, 복수의 동적 번인 테스트동작이 동시에 수행된다.
도 2 및 도 3 에서, 시퀀서 (15A 및 15B) 는 CPU 및 펌웨어로 이루어질 수 있다. 또한, 직렬 인터페이스 (16A 및 16B) 는 병렬 인터페이스로 대체될 수 있다.
도 7 은 본 발명에 따른 동적 번인 테스트 시스템의 제 2 실시예를 나타내며, 동일한 구성을 갖는 4 개의 단일칩 마이크로컴퓨터 (1A, 1B, 1C 및 1D) 가 테스터 (2') 에 의해 동적 번인 테스트중이다. 단일칩 마이크로컴퓨터 (1A, 1B, 1C 및 1D) 가 환형으로 접속되어 있다. 즉, 단일칩 마이크로컴퓨터 (1A) 의 출력포트는 단일칩 마이크로컴퓨터 (1B) 의 입력포트에 접속된다. 또한, 단일칩 마이크로컴퓨터 (1B) 의 출력포트는 단일칩 마이크로컴퓨터 (1C) 의 입력포트에 접속된다. 또한, 단일칩 마이크로컴퓨터 (1C) 의 출력포트는 단일칩 마이크로컴퓨터 (1D) 의 입력포트에 접속된다. 또한, 단일칩 마이크로컴퓨터 (1D) 의 출력포트는 단일칩 마이크로컴퓨터 (1A) 의 입력포트에 접속된다.
도 7 에서, VA, VB, VC 및 VD 는 검증모드 신호를 나타낸다.
단일칩 마이크로컴퓨터 (1A, 1B, 1C 및 1D) 는, 도 8 에 나타낸 바와 같이 시퀀서 (15A) 에 OR 회로 (158), AND 회로 (159), OR 회로 (160), AND 회로 (161) 및 선택기 (162) 부가되었다는 점을 제외하면, 도 2 의 단일칩 마이크로컴퓨터와 동일한 구성을 가지고 있다. 또한, 도 8 에서 AND 회로 (155) 는 기록신호 W 가 아닌 VA 와 같은 검증신호에 의해 제어된다.
선택기 (162) 의 비검증모드 (VA="0") 에서, 선택기 (162) 는 자신의 상부입력 즉, OR 회로 (158) 를 선택한다. 반대로, 검증모드 (VA="1") 에서는, 선택기 (162) 가 자신의 하부입력 즉, AND 회로 (159), OR 회로 (160) 및 AND 회로 (161) 를 선택한다.
이하, 도 9 를 참조하여, 도 7 의 동적 번인 시스템의 동작을 설명한다.
이하, 도 4, 도 5, 및 도 9 를 참조하여, 도 7 의 동적 번인 시스템의 동작을 설명한다.
먼저, 단계 901 에서, 단일칩 마이크로컴퓨터 (1A, 1B, 1C 및 1D) 가 초기화된다. 즉, 해당 소거회로에 의해 각각의 플래쉬 EEPROM 에 플래쉬 소거동작이 수행된다. 그런 후, 동일한 테스트 프로그램이 EEPROM 내에 저장된다.
다음으로, 단계 902 에서, 단일칩 마이크로컴퓨터 (1A, 1B, 1C 및 1D) 가 고온상태의 배쓰 내에 있는 테스트 보드 상에 탑재된다. 테스트 보드는 테스터 (2') 에 전기접속되어 있다. 또한, 시퀀서 각각의 플립플롭 (136) 에 세트신호 ST 를 인가되어 플립플롭이 초기화된다.
다음으로, 단계 903 에서, 단일칩 마이크로컴퓨터 (1A) 의 플래쉬 EEPROM 에 검증이 수행된다. 이는 추후에 설명한다.
다음으로, 단계 904 에서, 단일칩 마이크로컴퓨터 (1B) 의 플래쉬 EEPROM 에 검증이 수행된다. 이 또한, 추후에 설명한다.
다음으로, 단계 905 에서, 단일칩 마이크로컴퓨터 (1C) 의 플래쉬 EEPROM 에 검증이 수행된다. 이 또한, 추후에 설명한다.
다음으로, 단계 906 에서, 단일칩 마이크로컴퓨터 (1D) 의 플래쉬 EEPROM 에 검증이 수행된다. 이 또한, 추후에 설명한다.
이렇게 해서, 단계 907 에서 도 9 의 흐름도가 종료된다.
이하, 도 10a 를 참조하여 도 9 의 단계 903 을 설명한다.
단일칩 마이크로컴퓨터 (1A) 에서는,
MDA = "판독모드" 및 "기록모드"
VA = "1" (검증모드)
그리고, 단일칩 마이크로컴퓨터 (1B 및 1C) 에서는,
MDB = MDC = "판독모드"
VB = VC = "0" (비검증모드)
또한, 단일칩 마이크로컴퓨터 (1D) 에서는,
MDD = "판독모드"
VB = "1" (검증모드)
그 결과, 단일칩 마이크로컴퓨터 (1A) 에서는, 비교기 (153) 가 단일칩 마이크로컴퓨터 (1A) 의 데이터를 단일칩 마이크로컴퓨터 (1D) 의 출력 데이터와 비교하여, 검증을 수행한다. 동시에, 단일칩 마이크로컴퓨터 (1A) 의 EEPROM 내에 단일칩 마이크로컴퓨터 (1D) 의 출력 데이터가 저장된다. 이 경우, 선택기 (162) 는 자신의 하부입력을 선택하고, AND 회로 (161) 는 기록신호 W 에 의해 항상 비활성화되므로, 단일칩 마이크로컴퓨터 (1B) 에는 "0" (로우 레벨) 이 송신된다.
단일칩 마이크로컴퓨터 (1B) 에서, 선택기 (162) 는 자신의 상부입력을 선택한다. 따라서, OR 회로 (158) 가 단일칩 마이크로컴퓨터 (1B) 의 데이터와 단일칩 마이크로컴퓨터 (1A) 의 출력 데이터에 OR 연산을 수행하고, 이 OR 연산의 결과는 단일칩 마이크로컴퓨터 (1C) 로 송신된다. 이 경우, 단일칩 마이크로컴퓨터 (1A) 의 출력 데이터가 모두 "0" 이므로, 단일칩 마이크로컴퓨터 (1B) 의 출력 데이터는 단일칩 마이크로컴퓨터 (1A) 의 출력 데이터와 동일하다.
단일칩 마이크로컴퓨터 (1C) 에서, 선택기 (162) 는 자신의 상부입력을 선택한다. 따라서, OR 회로 (158) 가 단일칩 마이크로컴퓨터 (1C) 의 데이터와 단일칩 마이크로컴퓨터 (1B) 의 출력 데이터에 OR 연산을 수행하고, 이 OR 연산의 결과는 단일칩 마이크로컴퓨터 (1D) 로 송신된다. 이 때, 번인 테스트 도중 단일칩 마이크로컴퓨터 (1B) 의 EEPROM 의 몇몇 셀이 파손되면, 그 셀들의 "0" 이 변성된다. 이런 경우에도, 단일칩 마이크로컴퓨터 (1C) 의 EEPROM 이 파손되지 않으면, 단일칩 마이크로컴퓨터 (1B) 의 EEPROM 의 파손된 셀들은 단일칩 마이크로컴퓨터 (1C) 의 출력 데이터에 영향을 주지 않는다. 이와 반대로, 단일칩 마이크로컴퓨터 (1C) 가 파손되는 경우에도, 단일칩 마이크로컴퓨터 (1B) 의 EEPROM 이 파손되지 않으면, 단일칩 마이크로컴퓨터 (1C) 의 파손된 셀들은 단일칩 마이크로컴퓨터 (1C) 의 출력 데이터에 영향을 주지 않는다. 즉, 단일칩 마이크로컴퓨터 (1B 및 1C) 의 EEPROM 모두가 파손되는 경우가 아니면, 단일칩 마이크로컴퓨터 (1C) 의 출력 데이터는 영향을 받지 않는다.
단일칩 마이크로컴퓨터 (1D) 에서는, 비교기 (153) 가 단일칩 마이크로컴퓨터 (1D) 의 데이터를 단일칩 마이크로컴퓨터 (1C) 의 출력 데이터와 비교하여, 검증을 수행한다. 그 결과, 단일칩 마이크로컴퓨터 (1D) 의 EEPROM 의 데이터가 단일칩 마이크로컴퓨터 (1C) 의 출력 데이터와 일치하지 않으면, 비교기 (153) 의 출력신호가 "0" 이 되어, AND 회로 (159) 의 출력신호는 "0" 이 된다. 따라서, 선택기 (162) 가 자신의 하부입력을 선택하므로, 단일칩 마이크로컴퓨터 (1C) 의 출력 데이터는 OR 회로 (160) 및 AND 회로 (161) 를 통과하여 단일칩 마이크로컴퓨터 (1A) 로 출력된다. 상술한 바와 같이, 단일칩 마이크로컴퓨터 (1C) 의 출력 데이터의 오류가능성은 매우 낮다.
그런 후, 테스터 (2') 가 오류신호 ERD 를 판독하여 단일칩 마이크로컴퓨터 (1D) EEPROM 의 데이터 정상여부를 판단한다. 오류신호 ERD 가 오류를 나타내는 경우에만, 테스터 (2') 에 의해 모드신호 MDD 가 "소거모드" 가 되어, 단일칩 마이크로컴퓨터 (1D) 의 EEPROM 의 모든 셀에 "0" 을 기록함으로써, 단일칩 마이크로컴퓨터 (1D) 의 결함이 다른 단일칩 마이크로컴퓨터 (1A) 로 전파되는 것을 방지한다.
마지막으로, 테스터 (2') 는 오류신호 ERA 를 판독하여 단일칩 마이크로컴퓨터 (1A) 의 EEPROM 의 정상여부를 판단한다.
이하, 도 10b 를 참조하여, 도 9 의 단계 904 를 설명한다. 사전에 모든 플립플롭 (156) 에 세트신호 ST 가 인가되어 플립플롭이 세트된다.
단일칩 마이크로컴퓨터 (1B) 에서는,
MDB = "판독모드" 및 "기록모드"
VB = "1" (검증모드)
그리고, 단일칩 마이크로컴퓨터 (1C 및 1D) 에서는,
MDC = MDD = "판독모드"
VC = VD = "0" (비검증모드)
또한, 단일칩 마이크로컴퓨터 (1A) 에서는,
MDA = "판독모드"
VA = "1" (검증모드)
그 결과, 단계 903 에서 처럼, 단일칩 마이크로컴퓨터 (1B) 에서, 테스터 (2') 가 오류신호 ERB 를 판독하여 단일칩 마이크로컴퓨터 (1B) 의 정상여부를 판단한다.
이하, 도 10c 를 참조하여, 도 9 의 단계 905 를 설명한다. 사전에 모든 플립플롭 (156) 에 세트신호 ST 가 인가되어 플립플롭이 세트된다.
단일칩 마이크로컴퓨터 (1C) 에서는,
MDC = "판독모드" 및 "기록모드"
VC = "1" (검증모드)
그리고, 단일칩 마이크로컴퓨터 (1D 및 1A) 에서는,
MDD = MDA = "판독모드"
VD = VA = "0" (비검증모드)
또한, 단일칩 마이크로컴퓨터 (1B) 에서는,
MDB = "판독모드"
VB = "1" (검증모드)
그 결과, 단계 903 에서 처럼, 단일칩 마이크로컴퓨터 (1C) 에서, 테스터 (2') 가 오류신호 ERC 를 판독하여 단일칩 마이크로컴퓨터 (1C) 의 EEPROM 의 정상여부를 판단한다.
이하, 도 10d 를 참조하여, 도 9 의 단계 906 을 설명한다. 사전에 모든 플립플롭 (156) 에 세트신호 ST 가 인가되어 플립플롭이 세트된다.
단일칩 마이크로컴퓨터 (1D) 에서는,
MDD = "판독모드" 및 "기록모드"
VD = "1" (검증모드)
그리고, 단일칩 마이크로컴퓨터 (1A 및 1B) 에서는,
MDA = MDB = "판독모드"
VA = VB = "0" (비검증모드)
또한, 단일칩 마이크로컴퓨터 (1C) 에서는,
MDC = "판독모드"
VC = "1" (검증모드)
그 결과, 단계 903 에서 처럼, 단일칩 마이크로컴퓨터 (1D) 에서, 테스터 (2') 가 오류신호 ERD 를 판독하여 단일칩 마이크로컴퓨터 (1D) 의 EEPROM 의 정상여부를 판단한다.
도 9, 도 10a, 도 10b, 도 10c 및 도 10d 에 나타낸 제 2 실시예에서는, 동적 번인 테스트 도중 단일칩 마이크로컴퓨터 (1A, 1B, 1C 및 1D) 중 하나가 파손되어도, 다른 단일칩 마이크로컴퓨터를 동적 번인 테스트함으로써, 다른 단일칩 마이크로컴퓨터의 EEPROM의 정상여부를 판단할 수 있다.
제 2 실시예에서, 환형으로 접속된 단일칩 마이크로컴퓨터의 개수는 4 개이지만, 단일칩 마이크로컴퓨터의 개수는 3 개 이거나 4 개 이상일 수도 있다.
상술한 바와 같이, 본 발명에 따르면, 테스터는 각각의 단일칩 마이크로컴퓨터의 비휘발성 반도체 메모리 소자에 테스트 프로그램을 제공하거나, 각각의 단일칩 마이크로컴퓨터의 비휘발성 반도체 메모리 소자를 직접 제어할 필요가 없기 때문에, 각각의 단일칩 마이크로컴퓨터의 비휘발성 반도체 메모리 소자의 크기를 감소시킬 수 있고, 테스터를 단순화시키면서도 동적 번인 스크린 효과는 향상시킬 수 있다.

Claims (17)

  1. 비휘발성 반도체 메모리 소자 (11A, 11B);
    상기 비휘발성 반도체 메모리 소자에 접속되어, 상기 비휘발성 반도체 메모리 소자에 기록동작, 판독동작 및 소거동작을 각각 수행하는 기록회로 (12A, 12B), 판독회로 (13A, 13B) 및 소거회로 (14A, 14B);
    인터페이스 (16A, 16B); 및
    상기 기록회로, 상기 판독회로, 상기 소거회로 및 상기 인터페이스 사이에 접속되어, 외부로부터 상기 인터페이스를 통해 제 1 데이터를 수신하여 상기 제 1 데이터를 상기 비휘발성 반도체 메모리 소자에 기록하고, 상기 비휘발성 반도체 메모리 소자로부터 상기 제 1 데이터를 판독하여 상기 제 1 데이터를 외부로부터 상기 인터페이스를 통해 판독된 제 2 데이터와 비교함으로써 상기 비휘발성 반도체 메모리 소자에 검증을 수행하며, 상기 비휘발성 반도체 메모리 소자로부터 제 3 데이터를 판독하여 상기 제 3 데이터를 상기 인터페이스를 통해 외부로 송신하는 시퀀서 (15A, 15B) 를 구비하는 것을 특징으로 하는 단일칩 마이크로컴퓨터.
  2. 제 1 항에 있어서,
    테스트 프로그램이 상기 비휘발성 반도체 메모리 소자에 기록되고, 상기 테스트 프로그램을 이용하여 상기 단일칩 마이크로컴퓨터를 동작시키고,
    상기 시퀀서는, 상기 단일칩 마이크로컴퓨터가 동작된 후 그리고 상기 제 1데이터가 상기 비휘발성 반도체 메모리 소자에 기록되기 전에, 상기 소거회로로 하여금 상기 비휘발성 반도체 메모리 소자에 플래쉬 소거동작을 수행하도록 하는 것을 특징으로 하는 단일칩 마이크로컴퓨터.
  3. 제 1 항에 있어서,
    상기 시퀀서는,
    상기 인터페이스와, 상기 기록회로 및 상기 판독회로 사이에 접속되어, 상기 인터페이스로부터 인터럽트 신호 (INT) 를 수신하여 주소 (ADD) 를 발생시키고, 상기 주소를 상기 기록회로 및 상기 판독회로에 송신하는 주소발생기 (151, 152); 및
    상기 판독회로 및 상기 인터페이스에 접속되어, 상기 제 1 데이터와 상기 제 2 데이터를 비교하여, 상기 제 1 데이터와 상기 제 2 데이터가 일치하지 않으면, 오류신호 (ERA, ERB) 를 발생시키는 오류검출회로 (153, 154, 155, 156) 를 구비하는 것을 특징으로 하는 단일칩 마이크로컴퓨터.
  4. 제 1 항에 있어서,
    상기 시퀀서는,
    상기 기록회로, 상기 판독회로 및 상기 소거회로에 접속되며, 외부로부터 모드신호 (MDA, MDB) 를 수신하여 상기 기록회로, 상기 판독회로 및 상기 소거회로를 동작시키는 모드 디코더 (157) 를 구비하는 것을 특징으로 하는 단일칩 마이크로컴퓨터.
  5. 제 1 항에 있어서,
    상기 시퀀서는,
    상기 판독회로 및 상기 인터페이스에 접속되며, 상기 판독회로부터 판독된 상기 제 1 데이터와 상기 인터페이스로부터 판독된 상기 제 2 데이터에 OR 논리연산을 수행하여, 상기 OR 논리연산의 결과를 상기 인터페이스를 통해 외부로 송신하는 OR 회로 (158) 를 구비하는 것을 특징으로 하는 단일칩 마이크로컴퓨터.
  6. 제 1 항에 있어서,
    상기 시퀀서는,
    상기 기록회로에 접속되어, 상기 기록회로 및 상기 판독회로가 동작하면, "0" 논리신호를 발생시켜 상기 "0" 논리신호를 상기 인터페이스를 통해 외부로 송신하는 논리회로 (161) 를 구비하는 것을 특징으로 하는 단일칩 마이크로컴퓨터.
  7. 제 3 항에 있어서,
    상기 시퀀서는,
    상기 판독회로, 상기 오류검출회로 및 상기 인터페이스에 접속되어,
    상기 오류신호가 발생되지 않으면, 상기 판독회로로부터 판독된 상기 제 1 데이터와 상기 인터페이스로부터 판독된 상기 제 2 데이터에 제 1 OR 논리연산을 수행하여, 상기 제 1 OR 논리연산의 결과를 상기 인터페이스를 통해 외부로 송신하고,
    상기 오류신호가 발생되면, "0" 논리신호와 상기 인터페이스로부터 판독된 상기 제 2 데이터에 제 2 OR 논리연산을 수행하여, 상기 제 2 OR 논리연산의 결과를 외부로 송신하는 논리회로 (159, 160) 를 구비하며,
    상기 시퀀서는, 상기 오류신호가 발생된 후, 상기 소거회로로 하여금 상기 비휘발성 반도체 메모리 소자에 플래쉬 소거동작을 수행하도록 하는 것을 특징으로 하는 단일칩 마이크로컴퓨터.
  8. 비휘발성 반도체 메모리 소자 (11A, 11B);
    상기 비휘발성 반도체 메모리 소자에 접속되며, 상기 비휘발성 반도체 메모리 소자에 기록동작, 판독동작 및 소거동작을 각각 수행하는 기록회로 (12A, 12B), 판독회로 (13A, 13B) 및 소거회로 (14A, 14B);
    인터페이스 (16A, 16B); 및
    외부로부터 상기 인터페이스를 통해 제 1 데이터를 수신하여 상기 제 1 데이터를 상기 비휘발성 반도체 메모리 소자에 기록하고, 상기 비휘발성 반도체 메모리 소자로부터 상기 제 1 데이터를 판독하여 상기 제 1 데이터를 외부로부터 상기 인터페이스를 통해 판독된 제 2 데이터와 비교함으로써 상기 비휘발성 반도체 메모리 소자에 검증을 수행하며, 상기 비휘발성 반도체 메모리 소자로부터 제 3 데이터를 판독하여 상기 제 3 데이터를 상기 인터페이스를 통해 외부로 송신하는 시퀀서 수단을 구비하는 것을 특징으로 하는 단일칩 마이크로컴퓨터.
  9. 제 8 항에 있어서,
    테스트 프로그램이 상기 비휘발성 반도체 메모리 소자에 기록되고, 상기 테스트 프로그램을 이용하여 상기 단일칩 마이크로컴퓨터를 동작시키며,
    상기 시퀀서 수단은, 상기 단일칩 마이크로컴퓨터가 동작된 후 그리고 상기 제 1 데이터가 상기 비휘발성 반도체 메모리 소자에 기록되기 전에, 상기 소거회로로 하여금 상기 비휘발성 반도체 메모리 소자에 플래쉬 소거동작을 수행하도록 하는 것을 특징으로 하는 단일칩 마이크로컴퓨터.
  10. 제 8 항에 있어서,
    상기 시퀀서 수단은,
    상기 인터페이스로부터 인터럽트 신호 (INT) 를 수신하여 주소 (ADD) 를 발생시키고, 상기 주소를 상기 기록회로 및 상기 판독회로로 송신하는 주소발생 수단; 및
    상기 제 1 데이터를 상기 제 2 데이터와 비교하여, 상기 제 1 데이터가 상기 제 2 데이터와 일치하지 않으면, 오류신호 (ERA, ERB) 를 발생시키는 오류검출 수단을 구비하는 것을 특징으로 하는 단일칩 마이크로컴퓨터.
  11. 제 8 항에 있어서,
    상기 시퀀서 수단은, 외부로부터 모드신호 (MDA, MDB) 를 수신하여 상기 기록회로, 상기 판독회로 및 상기 소거회로를 동작시키는 모드디코딩 수단을 구비하는 것을 특징으로 하는 단일칩 마이크로컴퓨터.
  12. 제 8 항에 있어서,
    상기 시퀀서 수단은,
    상기 판독회로부터 판독된 상기 제 1 데이터와 상기 인터페이스로부터 판독된 상기 제 2 데이터에 OR 논리연산을 수행하여, 상기 OR 논리연산의 결과를 상기 인터페이스를 통해 외부로 송신하는 OR 논리수단을 구비하는 것을 특징으로 하는 단일칩 마이크로컴퓨터.
  13. 제 8 항에 있어서,
    상기 시퀀서 수단은,
    상기 기록회로 및 상기 판독회로가 동작하면, "0" 논리신호를 발생시켜 상기 "0" 논리신호를 상기 인터페이스를 통해 외부로 송신하는 논리수단을 구비하는 것을 특징으로 하는 단일칩 마이크로컴퓨터.
  14. 제 10 항에 있어서,
    상기 시퀀서 수단은,
    상기 오류신호가 발생되지 않으면, 상기 판독회로로부터 판독된 상기 제 1 데이터와 상기 인터페이스로부터 판독된 상기 제 2 데이터에 제 1 OR 논리연산을수행하여, 상기 제 1 OR 논리연산의 결과를 상기 인터페이스를 통해 외부로 송신하고,
    상기 오류신호가 발생되면, "0" 논리신호와 상기 인터페이스로부터 판독된 상기 제 2 데이터에 제 2 OR 논리연산을 수행하여, 상기 제 2 OR 논리연산의 결과를 외부로 송신하는 논리수단을 구비하며,
    상기 시퀀서 수단은, 상기 오류신호가 발생된 후, 상기 소거회로로 하여금 상기 비휘발성 반도체 메모리 소자에 플래쉬 소거동작을 수행하도록 하는 것을 특징으로 하는 단일칩 마이크로컴퓨터.
  15. 각각이 비휘발성 반도체 메모리 소자 (11A, 11B) 를 구비하는 2 개의 단일칩 마이크로컴퓨터 (1A, 1B) 에 대한 동적 번인 테스트 방법으로서,
    상기 단일칩 마이크로컴퓨터들의 상기 비휘발성 반도체 메모리 소자에 테스트 프로그램을 기록하고, 상기 테스트 프로그램을 이용하여 상기 단일칩 마이크로컴퓨터들을 동작시키는 단계;
    상기 단일칩 마이크로컴퓨터들이 동작된 후, 상기 단일칩 마이크로컴퓨터들 중 일방의 비휘발성 반도체 메모리 소자에 플래쉬 소거동작을 수행하는 단계;
    상기 단일칩 마이크로컴퓨터의 일방의 비휘발성 반도체 메모리 소자가 소거된 후, 상기 단일칩 마이크로컴퓨터들 중 타방의 비휘발성 반도체 메모리 소자의 제 1 내용을, 상기 단일칩 마이크로컴퓨터의 일방의 비휘발성 반도체 메모리 소자로 이동시키는 단계; 및
    상기 단일칩 마이크로컴퓨터의 일방의 비휘발성 반도체 메모리 소자의 제 1 내용을, 상기 단일칩 마이크로컴퓨터의 타방의 비휘발성 반도체 메모리 소자의 제 2 내용과 비교하여, 상기 단일칩 마이크로컴퓨터의 일방의 비휘발성 반도체 메모리 소자에 검증을 수행하는 단계를 구비하는 것을 특징으로 하는 방법.
  16. 각각이 비휘발성 반도체 메모리 소자를 구비하며, 환형으로 접속된 적어도 제 1, 제 2 및 제 3 단일칩 마이크로컴퓨터 (1A, 1B, 1C) 에 대한 동적 번인 테스트 방법으로서,
    상기 제 1, 제 2 및 제 3 단일칩 마이크로컴퓨터의 비휘발성 반도체 메모리 소자에 테스트 프로그램을 기록하고, 상기 테스트 프로그램을 이용하여 상기 제 1, 제 2 및 제 3 단일칩 마이크로컴퓨터를 동작시키는 단계;
    상기 제 1, 제 2 및 제 3 단일칩 마이크로컴퓨터가 동작된 후, 상기 제 1 단일칩 마이크로컴퓨터의 비휘발성 반도체 메모리 소자에 플래쉬 소거동작을 수행하는 단계;
    상기 제 3 단일칩 마이크로컴퓨터로부터 데이터를 수신하고, 상기 제 3 단일칩 마이크로컴퓨터로부터의 데이터와 상기 제 1 단일칩 마이크로컴퓨터의 비휘발성 반도체 메모리 소자의 데이터를 비교하여, 상기 제 2 단일칩 마이크로컴퓨터로 "0" 데이터를 송신하도록 상기 제 1 단일칩 마이크로컴퓨터를 동작시키는 단계;
    상기 제 1 단일칩 마이크로컴퓨터로부터 데이터를 수신하고, 상기 제 1 단일칩 마이크로컴퓨터로부터의 데이터와 상기 제 2 단일칩 마이크로컴퓨터의 비휘발성반도체 메모리 소자의 데이터에 OR 논리연산을 수행하여, 상기 OR 논리연산의 결과 데이터를 상기 제 3 단일칩 마이크로컴퓨터로 송신하도록 상기 제 2 단일칩 마이크로컴퓨터를 동작시키는 단계; 및
    상기 제 2 단일칩 마이크로컴퓨터로부터 데이터를 수신하고, 상기 제 2 단일칩 마이크로컴퓨터로부터의 데이터와 상기 제 3 단일칩 마이크로컴퓨터의 비휘발성 반도체 메모리 소자의 데이터에 OR 논리연산을 수행하여, 상기 제 2 단일칩 마이크로컴퓨터로부터의 데이터가 상기 제 3 단일칩 마이크로컴퓨터의 비휘발성 반도체 메모리 소자의 데이터와 일치하면, 상기 OR 논리연산의 결과 데이터를 상기 제 1 단일칩 마이크로컴퓨터로 송신하고, 상기 제 2 단일칩 마이크로컴퓨터로부터의 데이터가 상기 제 3 단일칩 마이크로컴퓨터의 비휘발성 반도체 메모리 소자의 데이터와 일치하지 않으면, 상기 제 2 단일칩 마이크로컴퓨터로부터의 데이터를 상기 제 1 단일칩 마이크로컴퓨터에 송신하도록 상기 제 3 단일칩 마이크로컴퓨터를 동작시키는 단계를 구비하는 것을 특징으로 하는 방법.
  17. 제 16 항에 있어서,
    상기 제 2 단일칩 마이크로컴퓨터로부터의 데이터가 상기 제 3 단일칩 마이크로컴퓨터의 비휘발성 반도체 메모리 소자의 데이터와 일치하지 않으면, 상기 제 3 단일칩 마이크로컴퓨터의 비휘발성 반도체 메모리 소자에 소거동작을 수행하는 단계를 더 구비하는 것을 특징으로 하는 방법.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1877743B (zh) * 2006-07-07 2013-08-07 中国科学院上海微系统与信息技术研究所 相变存储器器件单元阵列演示系统及可视化演示的方法
KR100943141B1 (ko) * 2008-01-10 2010-02-18 주식회사 하이닉스반도체 불휘발성 메모리 소자의 프로그램 방법
JP5692179B2 (ja) * 2012-07-24 2015-04-01 カシオ計算機株式会社 システムｌｓｉ及びプログラム消去方法
CN103578546A (zh) * 2012-07-30 2014-02-12 美的集团股份有限公司 一种用于空调器存储芯片的数据烧录方法及系统
CN103336237B (zh) * 2013-06-28 2016-10-19 上海华虹宏力半导体制造有限公司 内建耐力测试系统、老化测试装置及相应的耐力测试方法
JP6255282B2 (ja) * 2014-02-28 2017-12-27 ルネサスエレクトロニクス株式会社 半導体装置
JP6542075B2 (ja) 2015-08-28 2019-07-10 東芝メモリ株式会社 メモリシステム
US9865360B2 (en) * 2015-10-22 2018-01-09 Sandisk Technologies Llc Burn-in memory testing
CN106782667B (zh) * 2016-11-11 2020-06-30 上海航天测控通信研究所 抗辐照栅氧击穿型prom存储器编程后老化试验装置和方法
CN106874153B (zh) * 2017-02-28 2020-03-06 郑州云海信息技术有限公司 一种基于Canaima操作系统的计算机老化程序
CN111415696B (zh) * 2020-03-19 2021-11-23 中国电子科技集团公司第五十八研究所 一种对一次可编程存储器芯片进行筛选的方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60134350A (ja) * 1983-12-22 1985-07-17 Nec Corp シングルチツプマイクロコンピユ−タ
KR900005282A (ko) * 1988-09-30 1990-04-13 미다 가쓰시게 단일칩 마이크로 컴퓨터
JPH05257657A (ja) * 1991-10-15 1993-10-08 Bull Hn Inf Syst Inc 電源立上げ時シーケンス装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5511211A (en) * 1988-08-31 1996-04-23 Hitachi, Ltd. Method for flexibly developing a data processing system comprising rewriting instructions in non-volatile memory elements after function check indicates failure of required functions
US5396639A (en) * 1991-09-16 1995-03-07 Rohm Co., Ltd. One chip microcomputer having programmable I/O terminals programmed according to data stored in nonvolatile memory
EP0642083A1 (en) * 1993-09-04 1995-03-08 International Business Machines Corporation Test circuit and method for interconnect testing of chips
US5666497A (en) * 1995-03-08 1997-09-09 Texas Instruments Incorporated Bus quieting circuits, systems and methods
TW407234B (en) * 1997-03-31 2000-10-01 Hitachi Ltd Semiconductor memory device, non-volatile semiconductor memory device and data reading method thereof
EP1056015A4 (en) * 1998-01-21 2005-01-05 Tokyo Electron Ltd MEMORY DEVICE, DEVICE AND DECOMPOSITION DEVICE AND ACCESS PROCESS FOR NON-VOLATILE MEMORY
US6151693A (en) * 1998-06-19 2000-11-21 Lucent Technologies, Inc. Automated method of burn-in and endurance testing for embedded EEPROM
JP3078530B2 (ja) * 1998-10-12 2000-08-21 ローム株式会社 不揮発性半導体メモリｉｃ及びそのバーンインテスト方法
JP3922516B2 (ja) * 2000-09-28 2007-05-30 株式会社ルネサステクノロジ 不揮発性メモリと不揮発性メモリの書き込み方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60134350A (ja) * 1983-12-22 1985-07-17 Nec Corp シングルチツプマイクロコンピユ−タ
KR900005282A (ko) * 1988-09-30 1990-04-13 미다 가쓰시게 단일칩 마이크로 컴퓨터
JPH05257657A (ja) * 1991-10-15 1993-10-08 Bull Hn Inf Syst Inc 電源立上げ時シーケンス装置

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