JPH05257657A - 電源立上げ時シーケンス装置 - Google Patents

Abstract

(57)【要約】 【目的】多重処理装置システムにおいて、処理装置が診
断テストを行いそのオペレーティング・システムをブー
ト・アップすることを可能にする。 【構成】処理装置は、そのマイクロプロセッサおよびシ
ステム・バスと接続されるＥＥＰＲＯＭ装置を含む。Ｅ
ＥＰＲＯＭ装置は、マイクロプロセッサのブート・コー
ド、オンボード診断（ＯＢＤ）ルーチンおよびオペレー
ティング・システムのブート・ルーチンを同じアドレス
空間を占有する第１および第２の領域に格納する。ＥＥ
ＰＲＯＭ制御回路は、パワーアップ時に、ＯＢＤルーチ
ンを実行するための第１の領域をアドレス指定させて、
処理装置が適正に動作していることを検証し、システム
・バスと接続された諸装置に指令を適正に発する。対等
プロセッサのオペレーティング・システムのロードに続
いて、ＥＥＰＲＯＭ制御回路は、システム・バスからの
指令に応答して、マイクロプロセッサがそのオペレーテ
ィング・システムをロードするためのブート・ルーチン
を実行する第２の領域をアドレス指定させる。

Description

【発明の詳細な説明】

【０００１】（関連出願） １．本願と同じ譲受人に譲渡された 年 月 日出願
のＴ．Ｆ．ＪｏｙｃｅおよびＪ．Ｗ．Ｋｅｅｌｅｙの米
国特許出願第 号「プログラム可能なバス状態マ
シン（Ｐｒｏｇｒａｍｍａｂｌｅ Ｂｕｓ Ｓｔａｔｅ
Ｍａｃｈｉｎｅ）」 ２．本願と同じ譲受人に譲渡された 年 月 日出願
のＫ．Ｌ．Ｐｅｔｒｙ、Ｔ．Ｓ．Ｈｉｒｓｃｈおよび
Ｊ．Ｗ．Ｋｅｅｌｅｙの米国特許出願第 号「オ
ンボード診断テスト（Ｏｎ−Ｂｏａｒｄ Ｄｉａｇｎｏ
ｓｔｉｃ Ｔｅｓｔｉｎｇ）」

【０００２】

【産業上の利用分野】本発明は、データ処理装置に関
し、特にシステムを予め定めた状態に初期化する装置に
関する。

【０００３】

【従来の技術および発明が解決しようとする課題】ある
従来技術の多重処理システムは、所有権のある（ｐｒｏ
ｐｒｉｅｔａｒｙ）オペレーティング・システムの制御
下で動作する対等（ｐｅｅｒ）プロセッサ、およびＵＮ
ＩＸ（Ｕｎｉｘ Ｓｙｓｔｅｍ Ｌａｂｏｒａｔｏｒｉ
ｅｓ社の登録商標）オペレーティング・システムの如き
所有権のない（ｎｏｎ−ｐｒｏｐｒｉｅｔａｒｙ）オペ
レーティング・システムの制御下で動作する他の対等プ
ロセッサを含む。この形式のシステムの一例は、米国特
許第４，９９２，９３０号に記載されている。

【０００４】上記の多重処理装置システムにおいては、
所有権のあるオペレーティング・システムのロードが成
功裏に完了した後にその所有権のある対等プロセッサの
制御下にあるシステムが内部テスト操作を行う間、所有
権のない対等プロセッサは遊休状態に置かれた。その
後、所有権のない対等プロセッサがテストされ、ブート
・プログラムでロードされ、次いでそのオペレーティン
グ・システムでロードされる。

【０００５】上記の構成は、非常に時間を費やし、かつ
所有権のない対等プロセッサのオペラビリティを検証す
るために、多重処理システム全体がリセットされること
を必要とした。更に、所有権のない対等プロセッサは、
Ｉｎｔｅｌ ８０３８６マイクロプロセッサ・チップか
ら構成され、より新しいマイクロプロセッサ・チップの
広範な機能は含まず、従って同レベルの全体テストを必
要とするものではなかった。

【０００６】商品プロセッサおよびそれ自体のメモリー
を有するボードを含むシステムにおいては、プロセッサ
がリセットされあるいは初期化される時に実行される最
初のコードであるＢＩＯＳを記憶するためにブート・メ
モリーが使用される。通常、このようなメモリーは、Ｐ
ＲＯＭチップを置換することによってのみ交換が可能な
ＰＲＯＭから構成される。従って、ボードが多重処理シ
ステムの一部として組込まれた場合は、ブートが生じる
前に診断テストを実施するため別の装置が必要となる。
また、診断テスト・ルーチンをある方法でボードのメモ
リーにロードするための機構が提供されねばならない。

【０００７】従って、本発明の主な目的は、処理装置が
診断テストを行いそのオペレーティング・システムをブ
ート・アップすることを可能にするシステムを提供する
ことにある。

【０００８】

【課題を解決するための手段】本発明の上記および他の
目的は、他の諸装置に加えて対等プロセッサ、主メモリ
ーを含むシステムのシステム・バスと接続する処理装置
の望ましい実施態様により達成される。この処理装置
は、これもシステム・バスからアクセス可能であるマイ
クロプロセッサおよび局部メモリーを含む。本発明によ
れば、処理装置は更に、これもマイクロプロセッサおよ
びシステム・バスと接続するアドレス指定可能な電気的
に消去可能なプログラム可能読出し専用メモリー（ＥＥ
ＰＲＯＭ）装置を含む。このＥＥＰＲＯＭ装置は、共に
マイクロプロセッサのブート・ルーチン、診断テスト・
ルーチンおよびオペレーティング・システムのブート・
ルーチンをそれぞれ記憶するため常に割付けられた同じ
アドレス空間を持つ第１および第２の領域即ちセクショ
ンに記憶するように構成されている。ＥＥＰＲＯＭ装置
は更に、システム・バスと接続して、処理装置が適正に
動作しつつあることを検証するため、パワーアップ時に
ＥＥＰＲＯＭ装置がオンボード診断（ＯＢＤ）ルーチン
を実行するための第１の領域をアドレス指定するように
自動的に条件付けるアドレス制御回路を含んでいる。こ
の装置は、処理装置がメモリーおよびシステム・バスと
接続する他の装置に対してシステム・バス指令を適正に
発し得ることを検証する実行ルーチンを含む。

【０００９】処理装置が適正に動作すると判定された
後、アドレス制御回路は、システム・バスからの指令に
応答して、第２の領域をアドレス指定するようＥＥＰＲ
ＯＭ装置を条件付ける。これは、マイクロプロセッサに
そのオペレーティング・システムを局部メモリーにロー
ドするブート・ルーチンを実行させる。

【００１０】本発明の構成は、処理装置が、ＯＢＤルー
チンを実行するパワーアップ時の第１のモードおよびア
プリケーション・オペレーティング・システムをブート
・アップする第２のモードの、２つの異なるモードで動
作することを可能にする。ＥＥＰＲＯＭ装置は、ＯＢＤ
ルーチンの成功裏の完了後、実行および検証に続いて要
求される如きブート・ルーチンを含む領域の内容の再書
込みあるいは再ロードを可能にする。これは、システム
に対する更新および改訂の実施を容易にする。

【００１１】更に、ＯＢＤルーチンを含む領域はまた、
システムがリセット指令を発する前に、検査し、修正
し、あるいは完全に再ロードすることができる。これ
は、全システムのリセットなしにＯＢＤルーチンをテス
トあるいは再実行することを容易にする。

【００１２】本発明の上記および他の目的については、
添付図面に関して読めば以降の記述から更によく理解さ
れよう。

【００１３】

【実施例】

（図１の説明）図１は、１つのシステム・バス１６およ
び１つの主メモリー即ちシステム・メモリー１４に共通
して接続する複数の中央処理装置１０−２乃至１０−
６、および対等プロセッサ１２−２乃至１２−４を含む
多重処理装置システム１０を示す。図示の如く、各処理
装置は、中央処理装置がシステム・バス１６の別の装置
に指令、割込み、データあるいは応答／状態の形態で要
求を送りあるいは受取ることを可能にするバス・インタ
ーフェース領域を含む。望ましい実施態様においては、
システム・バス１６は、非同期的に動作し、１つの装置
がこの装置により行われた以前の要求に応答してデータ
を与えるため主メモリーを待機する期間中他の装置にバ
ス・サイクルを許与することにより更に高い性能を提供
する分割バス・サイクル・プロトコルを使用する。この
形式のバス・インターフェースおよび動作についての更
なる情報は、米国特許第３，９９７，８９６号を参照さ
れたい。

【００１４】図１において、各対等プロセッサ１２−２
および１２−４は、図示の如く、ブロック１２−４０の
バス・インターフェース回路と接続するマイクロプロセ
ッサ１２−２０、局部メモリー１２−３０およびインタ
ーフェース・バスを含むことが判る。マイクロプロセッ
サ１２−２０および局部メモリー１２−３０は、局部処
理装置バス１２−２５を介して緊密に接続されている。
マイクロプロセッサ１２−２０は、３３ＭＨz以下のク
ロック速度で動作して望ましい実施態様ではＩｎｔｅｌ
８０４８６チップと対応する高性能の３２ビット・プ
ロセッサである。

【００１５】Ｉｎｔｅｌ ８０４８６チップは、マイク
ロプロセッサと、浮動小数点演算コプロセッサと、メモ
リー・キャッシュ・コントローラと、８ＫのＲＡＭキャ
ッシュ装置とを含む。浮動小数点演算の如き複雑な処理
機能は演算コプロセッサにより行われるが、主な処理機
能はこのマイクロプロセッサによって行われる。内部キ
ャッシュ装置は、処理に必要なデータに対する高速アク
セスを行う。望ましい実施態様においては、対等プロセ
ッサ１２−２乃至１２−４はＵＮＩＸオペレーティング
・システムの制御下で動作する。

【００１６】図１において、中央処理装置１０−２乃至
１０−６はホスト・プロセッサとして機能する。望まし
い実施態様においては、各プロセッサは、Ｂｕｌｌ Ｈ
ＶＳ所有権オペレーティング・システムの制御下で動作
するＢｕｌｌ ＤＰＳ６０００システムの形態をとる。
図１のシステムにおいては、各プロセッサは独立的に動
作するよう構成され、入出力装置、主メモリーなどの如
きシステム資源の全構成要素に対してアクセスする。

【００１７】（図２の説明）図２は、図１のプロセッサ
１２−２を更に詳細に示している。望ましい実施態様に
おいては、マイクロプロセッサ１２−２０および局部メ
モリー１２−３０は、ブロック１２−２２のクロック生
成回路に加えて、図示の如く、関連する状態マシン１２
−２００および１２−３００、制御回路と共に１つの子
ボード上に含まれる。ブロック１２−２２のクロック生
成回路は、プロセッサ１２−２を構成する他の全ての回
路に加えて、マイクロプロセッサ１２−２０に対する基
本的タイミングおよび内部動作周波数を提供する３３Ｍ
Ｈzの単一周波数のクロック信号ＣＬＫＲＥＦを生じ
る。本システムおよびバス・インターフェース回路１２
−２４、入出力レジスタおよび状態マシン１２−８０、
１２−６６はマザー・ボード上に含まれる。これらの２
つのボードは、全プロセッサを構成する。

【００１８】更に詳細には、マイクロプロセッサ１２−
２および局部メモリー１２−３０は、図示の如く、局部
バス１２−２５のアドレス、データおよび指令／制御プ
ロセッサ・バス線と緊密に接続される。ブロック１２−
２４の諸回路は、バス状態マシン１２−２００と内部で
接続するマイクロプロセッサのバス・インターフェース
へ制御信号を与えるインターフェース回路として働く。
状態マシン１２−２００は、外部の状態マシン（ＸＳ
Ｍ）１２−６６により生じる制御信号の関数として適正
なバス・プロトコルの生成により局部バス１２−２５に
対するマイクロプロセッサのアクセスを制御するため使
用される。本文に説明するように、ＸＳＭ１２−６６
は、システム・バス１６から受取る外部の要求に応答し
て、局部メモリー１２−３０のアクセスを制御する。

【００１９】図示の如く、システム・バス１６から受取
った外部要求は、図示しないクロック論理回路により生
成される可能化信号ＣＹＣＲＥＱに応答して、受信デー
タ、アドレスおよび指令レジスタ１２−４２乃至１２−
４６に対してロードされる。このアドレスおよび指令信
号は、ブロック１２−５２および１２−５４のアドレス
および指令コンバータ回路により適当な形態に変換さ
れ、ブロック１２−６２および１２−６４の２セットの
待ち行列レジスタの使用可能なレジスタに格納される。
図示の如く、ブロック１２−６２のレジスタは、共に３
状態回路を介して出力バス（Ｘバス）と接続する。その
後、格納されたアドレスおよび指令信号は、可能化信号
ＥＡＤＱＴＰに応答して、ブロック１２−７２、１２−
７４の駆動回路を介して、プロセッサ・バスへ与えられ
る。

【００２０】レジスタ１２−４２にロードされる外部の
要求と関連するデータは、ブロック１２−５０のプログ
ラム可能アレイ・ロジック（ＰＡＬ）により要求される
如く記録され、共に３状態回路を介して出力バス（Ｑバ
ス）と接続するブロック１２−６０のレジスタの適当な
１つに格納される。データ・ワードの異なるバイトは、
システム・バスのいわゆる大きなエンディアン（ｅｎｄ
ｉａｎ）フォーマットからマイクロプロセッサ１２−２
０により使用される小さなエンディアン・フォーマット
へスワップされる。これは、コネクタ・ピン接続の適正
な再順序付けにより実現されるブロック１２−７０のバ
イト・スワップ回路により行われる。

【００２１】ブロック１２−８０のプロセッサ状態マシ
ン（ＰＳＭ）は、マイクロプロセッサ１２−２０により
開始されるトランザクション即ち要求の転送および処理
を制御する。図示の如く、システム・バス１６における
操作を指定するマイクロプロセッサ１２−２０により生
成される指令は、ブロック１２−８２のマイクロプロセ
ッサ対バス指令ジェネレータへ与えられ、このジェネレ
ータは更に適当なシステム・バス指令を生成する。この
バス指令は、適当なアドレスおよびデータと共に、プロ
セッサ指令レジスタ１２−８４へロードされる。このア
ドレスおよびデータは、図２に示されるように、アドレ
スおよびＱデータ・バスを介して、それぞれレジスタ１
２−８６および１２−８８へロードされる。これは全
て、ジェネレータ１２−８２およびブロック１２−９０
のシステム・バス応答回路に対する入力として与えられ
る制御信号のＰＳＭ状態マシン１２−８０により生成さ
れるロード可能化信号ＰＴＤＴＬＤに応答してなされ
る。

【００２２】更に、ＰＳＭ１２−８０は、マイクロプロ
セッサ１２−２０により開始される、Ｑバスと接続され
た複数の内部レジスタ１２−６８の異なるものの読出し
／書込みのための内部のＩ／Ｏ要求を処理する。これら
レジスタは、チャンネル・アドレス・レジスタ（ＣＡ
Ｒ）を含む。このＣＡＲレジスタは、通常のＩ／Ｏ操作
中Ｉ／Ｏ指令の一部としてシステム・バス１６へ送られ
るチャンネル番号情報を格納するため使用される。ＣＡ
Ｒレジスタについては、付属書に更に詳細に記載されて
いる。

【００２３】また、図２から判るように、処理装置１２
−２は更に、別のインターフェースの一部であるレジス
タ・セクション１２−１００を含む。このセクション
は、複数のシステム・ビジブル・レジスタを含み、図３
および図４に更に詳細に示される。

【００２４】本発明によれば、処理装置１２−２は更
に、電気的に消去可能なプログラム可能読出し専用メモ
リー（ＥＥＰＲＯＭ）装置１２−２００を含む。この装
置は、図４および図５に更に詳細に示されるＥＥＰＲＯ
Ｍメモリー・セクション１２−２１０およびＥＥＰＲＯ
Ｍ制御セクション１２−２５０を含む。ここで説明する
ように、ＥＥＰＲＯＭ装置１２−２００は、両方ともマ
イクロプロセッサ１２−２０の４Ｇバイトのアドレス空
間の最後の６４Ｋバイトを占有する２つの６４Ｋバイト
の領域として構成される。これは、図３に示されるよう
に、システム・バス１６から外部ＥＥＰＲＯＭアドレス
・レジスタを含むレジスタ・セクション１２−１００を
介してアドレス指定可能である。これはまた、マイクロ
プロセッサ１２−２０による読出しアクセスを行うこと
に加えて、システム・バス１６からのデータ・バイトを
送受するため使用されるＱバスとも接続する。

【００２５】図示の如く、ＥＥＰＲＯＭの制御セクショ
ン１２−２５０は、ブロック１２−９０のシステム・バ
ス応答ロジックに対する入力として、ＥＥＰＲＯＭ使用
中出力信号ＥＥＢＵＳＹを与える。これは、本文に説明
するようにＥＥＢＵＳＹセクション１２−２１０の書込
みの起生を干渉なく可能にする。

【００２６】（図３乃至図５の説明）図３は、システム
・ビジブル・レジスタおよびレジスタ・セクション１２
−１００の関連する制御回路を更に詳細に示している。
処理装置１２−２は更に、マイクロプロセッサ１２−２
０により、あるいは他のシステム・バス装置によりシス
テム・バス１６を介してアクセスし得る複数のシステム
・ビジブル・レジスタを含む。これらレジスタの多数が
共に、図示の如く、ＲＸ ＤＡＴＡ ＩＮレジスタ１２
−４２から入力データを受取るため、受信バス（Ｒバ
ス）と接続する。

【００２７】これらのレジスタは、複数のフリップフロ
ップ・レジスタ段を含むプロセッサ制御指令レジスタ
（ＰＣＣ）、ＥＥＰＲＯＭアドレス・レジスタ（ＥＡ
Ｒ）、メモリー・モジュール・レジスタ（ＭＭＲ）およ
びソフトウエア・メッセージ・レジスタ（ＳＭＲ）を含
む。図示の如く、ＳＭＲおよびＭＭＲレジスタもまた共
に、受信転送第２半バス・サイクル・レジスタ（ＲＴＳ
ＨＢＣ）１２−７０を介するシステム・バス１６に対す
るその内容の読出しのため送信バス（Ｓバス）と接続し
ている。

【００２８】その内容が読出されるだけの他のシステム
・ビジブル・レジスタもまた、前記Ｓバスと共に接続す
る。これらレジスタは、シンドローム・レジスタ（ＳＹ
Ｎ）、資源識別レジスタ（ＩＤ）および改訂番号レジス
タ（ＲＥＶ）を含む。ＭＭＲレジスタに加えて、一定値
を格納するＩＤおよびＲＥＶレジスタは、プログラム可
能なアレイ・ロジック（ＰＡＬ）回路内に実現される
が、他のレジスタは標準的なレジスタ回路を用いて実現
される。

【００２９】システム・ビジブル・レジスタは、レジス
タ１２−４４および１２−４６におけるアドレスおよび
指令信号の格納を結果として生じるシステム・バス１６
に与えられるＩ／Ｏ指令に応答してアクセスされる。こ
のアドレスおよび指令信号は、ＲＴＲ制御ブロック１２
−９０の復号回路により復号される。システム・ビジブ
ル・レジスタについては、付属書に更に詳細に記載され
ている。

【００３０】図４は、外部ＥＥＰＲＯＭレジスタ１２−
１００ｃおよびＥＥＰＲＯＭメモリー・セクション１２
−２１０を更に詳細に示している。図示の如く、レジス
タ１２−１００ｃは、図３のクロック回路１２−１００
ｄからＦＩＦＯクロック信号ＣＹＦＩＦＯを、またＥＥ
ＰＲＯＭ制御セクション１２−２５０から書込み制御信
号ＥＡＲＷＲＩＴ−および可能化信号ＥＡＲＥＮＢ−を
受取る。制御信号ＱＬＴＥＮＢ＋は、レジスタ１２−１
００ｃの最上位アドレス・ビット位置へ与えられる。残
りのアドレス・ビット位置は、システム・バス１６から
ＲＸ ＤＡＴＡＩＮレジスタ１２−４２を介して信号Ｒ
ＸＤＴ０１＋乃至ＲＸＤＴ１４＋を受取る。信号ＥＡＲ
ＥＮＢ−に応答するＥＡＲレジスタ１２−１００ｃの出
力内容は、信号ＥＥＡＤ００＋乃至ＥＥＡＤ１４＋とし
て、ＥＥＰＲＯＭメモリー・セクション１２−２１０の
複数のＥＥＰＲＯＭチップ回路１２−２１０ａのアドレ
ス入力端子へ与えられる。更に、回路１２−２５０ａ
は、ＡＮＤゲート１２−２１０ｃから出力可能化信号Ｅ
ＥＷＲＩＴを受取る。このＡＮＤゲートは、ＰＳＭ１２
−８０またはＸＳＭ１２−６６からのＥＥＰＲＯＭ読出
し信号ＥＥＲＥＡＤ−ＣＰまたはＥＥＲＥＡＤ−ＸＴの
不在時に可能化される。更に、ＸＳＭ１２−６６は、図
示の如く、書込み可能化信号ＷＲＥＰＥＶ−およびＷＲ
ＥＰＯＤを与える。

【００３１】ＥＥＰＲＯＭ回路１２−２１０ａの入出力
データ端子は、図示の如く、送信および受信信号ＥＰＤ
Ｔ００乃至ＥＰＤＴ１５をブロック１２−２１０ｂの２
方向性ドライバ回路を介してＱバスに接続する。ブロッ
ク１２−２１０ａのドライバ回路は、信号ＥＥＷＲＩＴ
の状態により可能状態にされる。

【００３２】図５は、ＥＥＰＲＯＭ制御セクション１２
−２５０のＥＥＰＲＯＭ制御回路１２−２５０ａ乃至１
２−２５０ｄを更に詳細に示している。図５から判るよ
うに、これらの回路は、プログラム可能アレイ・ロジッ
ク（ＰＡＬ）回路１２−２５０ａ乃至１２−２５０ｃお
よびＤ−タイプ・フリップフロップ１２−２５０ｄを含
む。ＰＡＬ回路１２−２５０ａは、図３のクロック回路
１２−１００ｄから信号ＣＹＦＩＦＯを、またレジスタ
１２−４４および１２−４６からＩ／Ｏ読出し／書込み
確認信号ＲＸＩＯＲＷＡ＋およびアドレス信号ＲＸＡＤ
１８乃至ＲＸＡＤ２３を受取る。ＰＡＬ回路１２−２５
０ａは、これらの信号を復号して、出力としてファンク
ション・コード１信号ＦＣＯＤＥ１＋、シンドローム・
レジスタ信号ＳＹＮＤＲＤ−およびＥＡＲレジスタ書込
み信号ＥＡＲＷＲＩＴ−を生成する。

【００３３】ＰＡＬ回路１２−２５０ｂは、クロック基
準信号ＲＥＦＣＬＫ、図３のクロック回路１２−１００
ｄからの信号ＲＸＨＡＶＥ、システム・バス１６からの
システム・マスター・クリヤ信号ＢＳＭＣＬＲ−に加え
てレジスタ１２−４２からのデータ信号ＲＸＤＴ００＋
乃至ＲＸＤＴ１５＋を受取る。これらの信号に応答し
て、信号ＦＣＯＤＥ１に加えて、ＰＡＬ回路１２−２５
０ｂは出力として動作中断信号ＳＵＳＰＥＮＤ、シンド
ローム・レジスタ・クリヤ信号ＳＹＮＣＬＲ−、ＱＬＴ
可能化信号ＱＬＴＥＮＢ−、自分のＱＬＴ信号ＭＹＱＬ
Ｔ＋、バス・マスター・クリヤ信号ＭＢＭＣＬＲ＋およ
びバス組込み自己テスト信号ＭＢＢＩＳＴ＋を生成す
る。信号ＳＵＳＰＥＮＤ＋，ＭＢＭＣＬＲ＋およびＭＢ
ＢＩＳＴ＋は、入力として図２のブロック１２−２４の
バス制御回路へ与えられる。信号ＳＹＮＣＬＲ−、ＭＹ
ＱＬＴ＋およびＱＬＴＥＮＢ−は、入力として図３のブ
ロック１２−１００ｃに含まれるシンドローム・レジス
タへ与えられる。更に、信号ＱＬＴＥＮＢ−は入力とし
て図４のＥＡＲレジスタへ与えられる。

【００３４】ＰＡＬ回路１２−２５０ｃは、入力として
クロック基準信号ＲＥＦＣＬＫ、信号ＲＸＨＡＶＥ＋、
信号ＲＸＩＯＲＷＡ＋、バス１６からの書込み信号ＲＸ
ＷＲＩＴ、バス１６からのＥＥＰＲＯＭ読出し／書込み
信号ＲＸＥＥＲＷ＋、バス１６からのバス・マスター・
クリヤ信号ＭＢＭＣＬＲ＋およびＰＳＭ１２−８０内に
含まれる従来のタイマー回路からの１００マイクロ秒タ
イマー信号ＴＩＭ１００ＵＳを受取る。ＰＡＬ回路１２
−２５０ｃは、バス１６からのバス・データ・サイクル
・ナウ信号ＢＳＤＣＮＮ＋に応答してフリップフロップ
１２−２５０ｄに格納されるＥＥＰＲＯＭ使用中信号Ｅ
ＥＢＵＳＹ＋を生成する。フリップフロップ１２−２５
０ｄは、出力ＥＥＰＲＯＭ使用中信号ＥＥＢＵＳＹ＋ｍ
を図２のブロック１２−９０のバス応答回路に与える。
図５のＰＡＬ回路の数式および説明については、付属書
に記載されている。

【００３５】（図６の説明）図６は、マイクロプロセッ
サ１２−２０および異なるインターフェース信号を更に
詳細に示している。インターフェースは、必ずしもＩｎ
ｔｅｌ ８０４８６チップの物理的レイアウトに対応し
ない異なる機能を示すセクションに分割されている。ア
ドレス・バスおよびバス制御線は、線の大部分をなす。
アドレス線は、キャッシュ・バス・スヌーピング能力を
許容するため２方向性である。キャッシュ制御セクショ
ンは、マイクロプロセッサの内部キャッシュを制御する
ための６つのピンを含む。キャッシュ可能化（ＫＥＮ）
入力は、キャッシュできないメモリーの領域を不能化す
るため最も頻繁に使用される。

【００３６】アドレス保持（ＡＨＯＬＤ）および外部ア
ドレス・ストローブ（ＥＡＤＳ）入力は、外部装置をマ
イクロプロセッサ１２−２０をアドレスで提示させる。
このアドレスがマイクロプロセッサの内部キャッシュに
おけるアドレスと一致するならば、関連するデータが無
効としてフラッグされる。フラッシュ（ＦＬＵＳＨ）キ
ャッシュ入力は、マイクロプロセッサにそのキャッシュ
の全内容が無効であることを通知するため使用される。
ページ・ライト・スルー（ＰＷＴ）およびページ・キャ
ッシュ禁止（ＰＣＤ）出力ピンが、内部のページ・テー
ブル・エントリあるいはページ・ディレクトリ・エント
リ・レジスタにおけるページ属性ビット・セッティング
の状態を反映する。これらは、ソフトウエアが論理メモ
リー・ページにわたり実行したキャッシュ制御を表示す
る。

【００３７】バス制御セクションは、マイクロプロセッ
サのバス制御状態マシン下のプロセッサのバスを制御す
る１３のピンを含む。バス要求（ＢＲＥＱ）出力信号
は、マイクロプロセッサがアドレス／データ・バスを必
要とする子とを表示する。バック・オフ入力（ＢＯＦ
Ｆ）は、外部装置がアクティブであるが不完全なサイク
ル内でも全アドレス／データ・バスの制御を可能にす
る。疑似ロック出力信号（ＰＬＯＣＫ）は、マイクロプ
ロセッサにより使用されてこれが実行中のトランザクシ
ョンが完了のため１つ以上のバス・サイクルを要するこ
とを示す。対照的に、バス・ロック信号（ＬＯＣＫ）
は、その時の動作が完了するまで他のシステム要素が修
正中の項目を調べることができない重要読出し−修正−
書込み操作を信号するため使用される。マイクロプロセ
ッサは、別のバス・マスターがバスの制御を完了できる
バス保持要求（ＨＯＬＤ）が生じることを許容しない。
即ち、マイクロプロセッサは、バス保持要求に応答して
保持確認信号（ＨＬＤＡ）を生成することはない。

【００３８】メモリー／入出力（Ｍ／ＩＯ）、データ／
制御（Ｄ／Ｃ）および書込み／読出し（Ｗ／Ｒ）信号
は、開始されるバス・サイクルの種類を定義するため使
用される。アドレス状態出力信号（ＡＤＳ）は、これら
バス・サイクル定義信号およびアドレス信号が有効であ
る時を表示する。非バースト使用可能入力信号（ＲＤ
Ｙ）は、その時のバス・サイクルが完了したことを表示
する。バースト使用可能入力信号（ＢＲＤＹ）およびバ
ースト・ラスト（ＢＬＡＳＴ）は、バースト転送操作を
実施するため使用される。

【００３９】バースト使用可能信号は、信号ＢＬＡＳＴ
が提示されるまで、その時のサイクルが完了し、システ
ムが次のクロック・サイクルでデータ転送を継続するこ
とを表示する。ＢＬＡＳＴ信号は、バースト転送が完了
したことを示す。

【００４０】マスク不能割込み要求信号は、外部のマス
ク不能割込みが生じた時を表示する。ＮＭＩ信号は、特
定のクロック・サイクルの間に適正に検出されるため、
立ち上がりの前に少なくとも４クロック期間ローの状態
に保持されねばならない。

【００４１】これらの信号の使用に関するこれ以上の情
報については、Ｉｎｔｅｌ社の刊行物「ｉ４８６ ＭＩ
ＣＲＯＰＲＯＣＥＳＳＯＲ」（１９８９年１１月付け、
注文番号：２４０４４０−００２）を参照されたい。

【００４２】ＲＥＳＥＴ入力は、マイクロプロセッサ１
２−２０を既知の状態に強制する。マイクロプロセッサ
１２−２０は、その非ランダム・ロジック、制御ＲＯ
Ｍ、翻訳探索バッファ（ＴＬＢ）およびオン・チップ・
キャッシュ・メモリーをテストする組込まれた自己テス
ト能力（ＢＩＳＴ）を含む。このＢＩＳＴは、ＲＥＳＥ
Ｔ入力がハイの状態からローの状態へ切換えられる前
に、クロック信号におけるＡＨＯＬＤ入力をハイに保持
することにより開始される。ＢＩＳＴは、完了までに約
３２ミリ秒を要する。このＢＩＳＴの結果は、内部レジ
スタに格納され、成功裏に完了した時ゼロの値を有す
る。

【００４３】（動作の説明）図１乃至図６において、本
発明のパワーオン・シーケンス装置の動作を図７乃至図
１０に関して次に記述する。図７は、図５のＰＡＬ回路
１２−２５０ｂにより生成される信号ＱＬＴＥＮＢ＋の
状態と対応するアドレス・ビット信号ＥＥＡＤ００＋の
状態の関数としての処理装置の専用メモリー・アドレス
空間のマッピングを示す。図示の如く、電力がシステム
に与えられる時のように信号ＱＬＴＥＮＢ＋が２進数
「１」である時、ＦＦＦＦＦＦＦ０の１つの開始アドレ
スに通常強制されるマイクロプロセッサ１２−２０がオ
ンボード診断ルーチンの諸命令を実行することになる。
しかし、信号ＱＬＴＥＮＢ＋が２進数「０」に強制され
る時、マイクロプロセッサ１２−２０はブート・ルーチ
ンの命令を実行することになる。これらのルーチンがオ
ーバーレイされて、マイクロプロセッサ１２−２０によ
り通常参照されるアドレス空間を使用することが判る。
従って、マイクロプロセッサ１２−２０が常に同じ開始
アドレスから実行を開始するため、信号ＱＬＴＥＮＢ＋
の状態はどのイメージあるいは領域がマイクロプロセッ
サにより使用されるかを判定する。

【００４４】図８は、図１のシステムのアドレス空間を
示す。使用可能なＨＶＳシステムのアドレス空間は、場
所０から開始する２Ｇバイトのアドレス指定可能なメモ
リー・ブロックである。このブロックは、ＸＣＰマイク
ロプロセッサ１２−２０のメモリーのシステム実メモリ
ーおよびイメージを含む。ＸＣＰマイクロプロセッサの
アドレス空間は、下記の３つの領域を含む４Ｇバイトの
メモリー・ブロックである。即ち、（１）第１のＧバイ
トのメモリー領域はＸＣＰマイクロプロセッサのオンボ
ード（局部）メモリー・ブロック１２−３０に対して予
約され、（２）第２および第３のＧバイトのメモリー領
域はシステム・バス１６に対して予約され、（３）第４
のＧバイトのメモリー領域は図７のＸＣＰマイクロプロ
セッサの専用メモリー・ブロックに対して予約されてい
る。

【００４５】ＸＣＰマイクロプロセッサ・イメージのＭ
またはＮの開始アドレスは、図３の処理装置１２−２の
メモリー・モジュール・レジスタを用いてＨＶＳオペレ
ーティング・システムにより割当てられる。即ち、ＨＶ
Ｓオペレーティング・システムがシステム・バス１６の
場所Ｍをアドレス指定する時、ＸＣＰ処理装置１２−２
（例えば、＃１）は、そのアドレス空間における場所０
をアドレス指定する。ＸＣＰ処理装置１２−２（＃１）
がそのアドレス空間における場所０をアドレス指定する
時、これはＨＶＳオペレーティング・システムがちょう
どアクセスしたものと同じ場所０をアクセスすることに
より再び応答することになる。ＸＣＰ処理装置１２−２
（＃１）がそのアドレス空間における場所１ＧＢ＋Ｍを
アドレス指定する時、これはシステム・バスのアドレス
Ｍに送られ、次いでＸＣＰ処理装置１２−２へ戻され
て、これをそのアドレス空間の場所０をアクセスするこ
とにより再び応答させる。この折り返し操作は、オンボ
ード診断ルーチンの実行中システム・バスのテストを行
うために使用されることが要求される。

【００４６】パワーオン・シーケンスの間、あるいは信
号ＱＬＴＥＮＢ−がマスター・クリヤ操作に応答して２
進数１にセットされる時、ＸＣＰ処理装置１２−２のメ
モリー・モジュール・レジスタが、２Ｇバイトの値を持
つシステム・バスのアドレスで予めロードされる。これ
は、ＸＣＰ局部メモリーのアドレス指定をシステム・バ
ス１６によりサポートされるアドレス指定可能範囲外に
置く。これが、ＨＶＳオペレーティング・システムの制
御下で動作する対等プロセッサからの干渉を阻止する。

【００４７】オンボード診断ルーチンの実行中、異なる
アドレス値が各ＸＣＰ処理装置のメモリー・モジュール
・レジスタにロードされる。この値は、割当てられたチ
ャンネル番号値からマイクロプロセッサ１２−２０によ
り計算される。図１のＸＣＰ処理装置に対する異なるイ
メージの割当ては、各処理装置をして、相互に干渉する
ことなくそのＥＥＰＲＯＭ装置に格納されたオンボード
診断ルーチンのシステム・バス・テスト・ルーチン部分
を実行させる。

【００４８】本発明の装置は、ＨＶＳオペレーティング
・システムのローディングに先立ち、処理装置１２−２
０がシステムの残部と並列にテストされることを可能に
する。処理装置１２−２０のメモリー・モジュール・レ
ジスタの事前ローディングは、この装置がシステムの残
部とは独立的に、システム・バス動作を実施するその能
力のテストを含む全内部テストを実施することを可能に
する。

【００４９】図９および図１０は、処理装置１２−２が
本発明の装置を用いてこのような内部テストを行う方法
を示す。同図において、パワーオン状態に応答して、シ
ステムがブロック７００においてマスター・クリヤ信号
を発することが判る。この結果、信号ＢＳＭＣＬＲ−が
ローに強制される。その結果として、あるプロセッサの
指令ビット信号のプリセッティングを生じる。これは、
図５のＥＥＰＲＯＭ制御セクションＰＡＬ回路１２−２
５０ｂに、信号ＳＵＳＰＥＮＤ＋、ＭＢＢＩＳＴ＋、Ｍ
ＹＱＬＴ＋、ＱＬＴＥＮＢ−、ＭＢＭＣＬＲ＋およびＳ
ＹＮＣＬＲ−を適当な状態に強制させる。

【００５０】信号ＳＵＳＰＥＮＤ＋、ＭＢＢＩＳＴ＋お
よびＭＢＭＣＬＲ＋は、図２のバス制御回路１２−２４
へ与えられる。この結果、リセット信号が、ＡＨＯＬＤ
入力端末に対する信号と共に図６のマイクロプロセッサ
１２−２０のリセット端子に与えられる。また、ＨＯＬ
Ｄ入力端末はオフの状態に保持される。ブロック７０４
から判るように、マイクロプロセッサ１２−２０は、そ
のＢＩＳＴ自己テスト・ルーチンを実行するように条件
付けられる。これは、マイクロプロセッサ１２−２０が
適正に動作しつつあることを検証する。

【００５１】次に、ブロック７０６により示されるよう
に、処理装置１２−２がどのルーチンがＥＥＰＲＯＭ装
置１２−２００から取出されるべきかを判定する。先に
述べたように、ＰＡＬ回路１２−２５０ｂにより生成さ
れた信号ＱＬＴＥＮＢ−の状態が、ＥＥＰＲＯＭメモリ
ー・セクション１２−２１０のどの６４Ｋバイト領域即
ちセクションがアドレス指定されるかを判定する。この
動作シーケンスがパワーオン操作に応答して生じたた
め、信号ＱＬＴＥＮＢ−は２進数１であり、これがブロ
ック７１０に示されるようにマイクロプロセッサ１２−
２０をしてオンボード診断ルーチンを終りまで実行させ
る。この結果、ブロック７１２に示されるように、テス
トが成功裏に完了する時ＱＬＴ標識のリセットを生じ
る。

【００５２】また、ＯＢＤルーチンの完了と同時に、ブ
ロック７１２により示される如きＨＯＬＤ信号を生じる
ことにより、マイクロプロセッサ１２−２０はその動作
を中断する。これは、マイクロプロセッサ１２−２０が
それ自体のチャンネル番号を示すことによりそれ自体の
を指定するＩ／Ｏ指令を発する時に行われる。

【００５３】この時、システムにロードされたＨＶＳオ
ペレーティング・システム・ソフトウエアが受継いでブ
ロック７１４乃至７２８の動作を実施する。本発明の装
置がどのステップがオペレーティング・システムにより
取られるべきかの判定に際して実質量の柔軟性を提供す
ることが判る。第１に、ＨＶＳオペレーティング・シス
テムは、マイクロプロセッサ１２−２０が成功裏にＯＢ
Ｄルーチンを完了したかを判定する。これは、図３のシ
ンドローム・レジスタ１２−１００ｃに含まれる標識ビ
ットのあるものの状態を調べることにより判定される。
これらビットの状態がエラーがなかったことを示す時、
ＨＶＳオペレーティング・システムはブート・コードの
改訂番号を調べてこれが最新のものであることを保証す
る。

【００５４】これは、ＥＥＰＲＯＭ装置１２−２００の
内容の読出しを指定するＩ／Ｏ指令を発することにより
行われる。ブロック７２２により判定される如く改訂が
最新のものではない時、ＨＶＳオペレーティング・シス
テムはＥＥＰＲＯＭのブート・ルーチン内容の書込みを
指定するＩ／Ｏ指令を発する。この指令は復号されると
同時に、ＸＳＭ１２−６６に適当な書込み信号を生じさ
せて、この信号が結果として信号ＷＲＥＰＥＶ−および
ＷＲＥＰＯＤ−を２進数０に強制することになる。ま
た、図５のＰＡＬ回路１２−２５０ｃは、ＥＥＰＲＯＭ
書込み指令に応答して、ＥＥＰＲＯＭ使用中信号ＥＥＢ
ＵＳＹを２進数１の状態に強制する。これは、バス・デ
ータ・サイクル・ナウ信号ＢＳＤＣＮＮの発生と同時
に、フリップフロップ１２−２５０ｄを２進数１の状態
に切換える。フリップフロップ１２−２５０ｄは、タイ
マー信号ＴＩＭ１ＵＳおよびＴＩＭ１００ＵＳにより決
定される書込み操作の完了までセットされたままであ
る。

【００５５】連続バイトのＥＥＰＲＯＭメモリー・セク
ション１２−２１０に対する書込みの間、フリップフロ
ップ１２−２５０ｄは使用中信号ＥＥＢＵＳＹ＋１Ｍを
図２のブロック１２−９０のバス応答ロジックに対して
入力として与える。これは、ＥＥＰＲＯＭ書込み操作の
間、応答ロジックにこれがシステム・バス１６から受取
る各指令に対する否定応答（ＮＡＫ）を生じさせる。こ
れは、システムがその動作をＥＥＰＲＯＭ装置１２−２
００の書込みと並行して継続することを可能にする。

【００５６】この操作の完了時に、ＨＶＳオペレーティ
ング・システムは、ＥＥＰＲＯＭ装置１２−２００の領
域を切換えてマイクロプロセッサ１２−２０にブート・
コード・ルーチンの命令を実行させるＩ／Ｏ指令を発す
ることができる。これは、Ｉ／Ｏ指令を、「０１」のフ
ァンクション・コードと２進数１にセットされたデータ
・ビット信号ＲＸＤＴ１５を含むシステム・バス１６に
与えることにより行われる。このＩ／Ｏ指令の受取り同
時に、ＰＡＬ回路１２−２５０ｂは、信号ＱＬＴＥＮＢ
−を２進数１から２進数０の状態へ切換えさせる。図４
から明らかなように、信号ＱＬＴＥＮＢ−はアドレス信
号ＥＥＡＤ００＋の状態を２進数０へ切換える。この結
果、図７に示される如くマイクロプロセッサ１２−２０
にブート・コード・ルーチンをアクセスさせることにな
る。

【００５７】図１０から判るように、処理装置１２−２
がそのテストに失敗したならば、ＨＶＳオペレーティン
グ・システムは、「０１」ファンクション・コード、お
よびマイクロプロセッサ１２−２０をしてＯＢＤルーチ
ンの実行を反復させるリセット操作を定義する２進数１
にセットされたデータ・ビット信号ＰＸＤＴ１４を有す
るＩ／Ｏ指令を発するオプションを有する。

【００５８】図１０から判るように、マイクロプロセッ
サ１２−２０は、ブロック７３０および７３２の動作を
完了し、この時アプリケーション・プログラムの命令の
実行が可能である。最初にブロック７０２の実行を生じ
る「０１」ファンクション・コードを持つＩ／Ｏ指令が
発される時、同様の操作シーケンスが行われることが判
るであろう。この条件下では、信号ＱＬＴＥＮＢ−の状
態は２進数１とはならない。従って、順序付けはブロッ
ク７３０へ進む。

【００５９】以上は、本発明の装置が如何にしてシステ
ムの処理装置を独立的にパワーアップする手段を提供す
ることができるかを示した。

【００６０】当業者には、本発明の教示から逸脱するこ
となく多くの変更が可能であることが理解されよう。例
えば、本発明は異なる種類の記憶装置および指令と関連
して使用することができる。また、望ましい実施態様は
ある機能を実施するため異なるＰＡＬ回路を使用する
が、このような機能がある事例において組合わせること
ができ、また１つの回路内で実施が可能である。また、
本発明は如何なる特定の形式の回路にも限定されるもの
ではない。

【００６１】規定に従って本発明の最良の形態を示し記
載したが、頭書の特許請求の範囲に記載される如き本発
明の趣旨から逸脱することなく変更が可能であり、ある
場合には、本発明の他の特徴を同様に用いることなく一
部の特徴を有効に用いることができる。

【００６２】（付属書） Ｉ．システム・ビジブル・レジスタ １．プロセッサ制御指令（ＰＣＣ）レジスタは、処理装
置１２−２に対して全体的制御を行うため使用される１
６ビットのレジスタである。このＰＣＣレジスタは、フ
ァンクション・コードの値０１（ＦＣ＝０１）を含むＩ
／Ｏ要求に応答して書込まれる（システム・バス１６に
おけるアドレス・ビット１８〜２３）。ＰＣＣレジスタ
に送られる情報は、１６ビット（システム・バス・デー
タ・ビットＢＳＤＴ００〜ＢＳＤＴ１５）の制御ワード
の特定ビット位置に少なくとも２進数１を持つ出力制御
指令を介して到達し、生起することが要求される特定の
制御動作（例えば、マイクロプロセッサ動作のリセット
あるいは中断）を表示する。

【００６３】 プロセッサ制御指令（ＰＣＣ）のマイクロプロセッサ視点 15 10 09 08 07 06 05 04 03 02 01 00 E E B S R C Q Q … B Q S U E S O O P P T S S B N F / / / / ＱＬＴプログラム可能化 / ブート・プログラム可能化 ＰＣＣのシステム・バス視点 00 01 02 03 04 05 06 07 08 09 10 11 12 13 14 15 B S R C Q Q E E S U E S 0 0 B Q T S S B N F P P / / / / / / ＱＬＴ標識をオフにする / / / / / ＱＬＴ標識をオンにする / / / / シンドローム・レジスタをクリヤ / / / 停止後プロセッサを再開 / / プロセッサ動作を中断 / 組込み自己テストを実行しＱＬＴまたはブート・ルーチンを始動する ためプロセッサをリセット ２．ソフトウエア・メッセージ・レジスタ（ＳＭＲ）
は、メッセージを交換するためオペレーティング・シス
テムにより通常使用される１６ビット・レジスタであ
る。これは、システム・バス１６からロードされる。Ｓ
ＭＲレジスタは、データ・リードＢＳＤＴ（００〜１
５）を介してファンクション・コード（ＦＣ）値１１を
含むＩ／Ｏ指令に応答してシステム・バス１６からロー
ドされる。ＳＭＲレジスタの内容は、ファンクション・
コード（ＦＣ）値１０を含むＩ／Ｏ指令に応答して、通
常のシステム・バス応答サイクルの一部としてデータ・
リードＢＳＤＴ（００〜１５）に置かれる。

【００６４】３．改訂番号レジスタ（ＲＮＲ）は、処理
装置１２−２のハードウエア改訂番号を含む読出し専用
１６ビット定数レジスタである。レジスタ内容は、ファ
ンクション・コード（ＦＣ）値２２を含むＩ／Ｏ指令に
応答して、システム・バスのデータ・リードＢＳＤＴ
（００〜１５）に置かれる。

【００６５】４．メモリー・モジュール・レジスタ（Ｍ
ＭＲ）は、システム・バスから見えるプロセッサのオン
ボード・メモリーの開始アドレスとあいて解釈される値
を格納する。この値は、１６Ｍバイトの増分と関連する
（即ち、実際の開始アドレスは与えられる番号の右側に
２４個の０ビットを有する）。メモリー・モジュール・
レジスタは、８ビットのモジュール番号を含む読出し／
書込み８ビット・レジスタである。このメモリー・モジ
ュール・レジスタは、ファンクション・コード（ＦＣ）
値２５を含むＩ／Ｏ指令に応答して、システム・バスの
データ・リードＢＳＤＴ（００〜０７）からロードされ
る。メモリー・モジュール・レジスタの内容は、システ
ム・バスのデータ・リードＢＳＤＴ（００〜０７）に、
ファンクション・コード（ＦＣ）値２４を含むＩ／Ｏ指
令に応答して、システム・バスのデータ・リードＢＳＤ
Ｔ（０８〜１５）にゼロを置くことにより置かれる。

【００６６】５．識別レジスタ（ＩＲ）は、対等プロセ
ッサとして識別するＨＶＳオペレーティング・システム
に対して一定のコードを与える読出し専用の１６ビット
・レジスタである。ＩＤレジスタの内容は、ファンクシ
ョン・コード（ＦＣ）値２６を含むＩ／Ｏ指令に応答し
て、通常のシステム・バスの応答サイクルの一部として
データ・リードＢＳＤＴ（００〜１５）に置かれる。

【００６７】６．ＥＥＰＲＯＭアドレス・レジスタ（Ｅ
ＡＲ）は、ファンクション・コード（ＦＣ）値２９を含
むＩ／Ｏ指令に応答して、システム・バスのデータ・リ
ードＢＳＤＴ（０１〜１５）からロードされる。ＥＥＰ
ＲＯＭアレイは、ＱＰＥにより選択される２つの６４Ｋ
Ｂバンクを含む。アドレス指定する範囲は、００００〜
７ＦＦＦの１６ビット・ワードである（ＢＳＤＴ００は
無視される）。システム・バスのデータ・リードＢＳＤ
Ｔ（００〜１５）からのデータは、ファンクション・コ
ード（ＦＣ）値２Ｄを含むＩ／Ｏ指令に応答して、前の
「ロード−ＥＥＰＲＯＭ−アドレス・レジスタ」により
アドレス指定される如き１６ビットのＥＥＰＲＯＭの
「ワード場所」に書込まれる。各ＦＣ＝２Ｄ指令毎に、
１６のデータ・ビットがＥＥＰＲＯＭアドレス・レジス
タにより指定されるＥＥＰＲＯＭの場所に書込まれる。
前の「ロード−ＥＥＰＲＯＭ−アドレス・レジスタ」指
令によりアドレス指定される如き１６ビットＥＥＰＲＯ
Ｍ「ワード」が、ファンクション・コード（ＦＣ）値２
８を含むＩ／Ｏ指令と応答して、システム・バスのデー
タ・リードＢＳＤＴ（００〜１５）に置かれる。

【００６８】７．シンドローム・レジスタ（ＳＲ）は、
処理装置１２−２の動作中遭遇する異常な事象の発生を
記録する１６ビットの読出し専用レジスタである。この
シンドローム・レジスタの内容は、ファンクション・コ
ード（ＦＣ）値３Ｅを含むＩ／Ｏ指令に応答して、シス
テム・バスの応答サイクルの一部としてデータ・リード
ＢＳＤＴ（００〜１５）に置かれる。

【００６９】II．処理装置の内部レジスタ ａ．チャンネル・アドレス・レジスタ（ＣＡＲ） チャンネル・アドレス・レジスタは、一連のＩ／Ｏ指令
の発行に先立ち、ソフトウエアにより予めロードされ
る。このレジスタは、Ｉ／Ｏ操作におけるマイクロプロ
セッサが出すＩＮｗ／ＯＵＴｗ指令のＩ／Ｏ宛て先アド
レスを指定するためシステム・バス１６へ送られるビッ
ト位置９〜０にＩ／Ｏチャンネル番号を格納するため使
用される１６ビット・レジスタである。更に、ビット位
置１２〜１０は、マイクロプロセッサ１２−２０により
発される各トランザクションのＭ／ＩＯ、Ｄ／Ｃおよび
Ｗ／Ｒリードの状態を格納する。ＣＡＲレジスタは、フ
ァンクション・コード値４０に応答して読出され、ファ
ンクション・コード値４１に応答して書込まれる。

【００７０】チャンネル・アドレス・レジスタのマイク
ロプロセッサ視点 III．ＥＥＰＲＯＭ制御セクション１２−２５０ 式記号の説明 （但し、＃＝ＯＲ：！＝否定；および＆＝ＡＮＤ）ＰＡＬ回路１２−２５０ａ モジュール ＸＣＭ２４ ピン仕様 ： （入力） モジュール ＸＣＭ２５ ピン仕様 ： （入力） ＰＡＬ回路１２−２５０ｂ モジュール ＸＣＭ３６ ピン仕様 ： （入力） ＥＥＰＲＯＭ使用中ＰＡＬ回路１２−２５０ｃ モジュール ＸＣＭ６２ ピン仕様 ： （入力） III．バス制御１２−２４ パワーオンＰＡＬ回路 モジュール ＸＣＤ０２ このＰＡＬは、その初期化中マイクロプロセッサにより
使用される信号ＲＥＳＥＴおよびＡＨＯＬＤを生成する
ロジックを含む。

【００７１】ピン仕様： （入力） パワーアップ・リセット パワーアップ・リセットの結果、出力ピンが下記の状態
になる。即ち、 ＤＢＱ５．．１−ＨＩＧＨ （ＤＢＲＥＳＥＴがハイ） ＤＢＡＨＯＬＤ−ロー ＤＢＣＬＲ−ロー リセット／保持ＰＡＬ回路 モジュール ＸＣＤ０３ （入力） ＤＢＲＥＳＥＴＩＮ ＰＩＮ １； ＤＢＡＨＯＬＤＩＮ ＰＩＮ ２； （出力） ＤＢＡＨＯＬＤＯＵＴ ＰＩＮ １８； ＤＢＲＥＳＥＴＯＵＴ ＰＩＮ １９； 式 ＤＢＡＨＯＬＤＯＵＴ＝ＤＢＡＨＯＬＤＩＮ； ＤＢＲＥＳＥＴＯＵＴ＝ＤＢＲＥＳＥＴＩＮ；

【図面の簡単な説明】

【図１】本発明の処理装置を組込んだ多重プロセッサ・
システムを示すブロック図である。

【図２】図１の処理装置を更に詳細に示す図である。

【図３】図２のＥＥＰＲＯＭ装置を更に詳細に示す図で
ある。

【図４】図２のＥＥＰＲＯＭ装置を更に詳細に示す図で
ある。

【図５】図２のＥＥＰＲＯＭ装置を更に詳細に示す図で
ある。

【図６】図２のマイクロプロセッサを示すブロック図で
ある。

【図７】本発明の動作を説明する図である。

【図８】本発明の動作を説明する図である。

【図９】本発明の動作を説明する図である。

【図１０】本発明の動作を説明する図である。

【符号の説明】

１０ 多重処理システム １０−２ 中央処理装置 １０−４ 中央処理装置 １０−６ 中央処理装置 １２−２ ＸＣＰ処理装置（＃１） １２−４ ＸＣＰ処理装置（＃２） １２−２０ マイクロプロセッサ １２−２２ クロック・ジェネレータ １２−２４ マイクロプロセッサ・バス・インターフェ
ース回路 １２−２５ 局部プロセッサ・バス １２−３０ 局部メモリー １２−４０ バス・インターフェース １２−４２ ＲＸ受信データ・イン・レジスタ １２−４４ ＲＸアドレス・イン・レジスタ １２−４６ ＲＸ指令イン・レジスタ １２−５０ データ・スワップＰＡＬＳ １２−５２ アドレス変換回路（ＰＡＬ） １２−５４ アドレス変換回路（ＰＡＬ） １２−５６ スワップＰＡＬＳ １２−５８ アレイＳＨＢＣ １２−６０ ＸＴＲデータ・レジスタ １２−６２ ＸＴＲアドレス・レジスタ １２−６４ ＸＴ指令レジスタ １２−６６ ＸＳＭ状態マシン １２−７０ バイト・スワップ １２−８０ ＰＳＭ状態マシン １２−８２ マイクロプロセッサ／バス指令ジェネレー
タ １２−８４ ＲＴＲ指令レジスタ １２−８６ ＲＴＲアドレス・レジスタ １２−８８ ＰＴＲデータ・レジスタ １２−９０ システム・バス応答ロジック １２−１００ レジスタ・セクション １２−２００ ＥＥＰＲＯＭ装置 １２−３００ ＭＳＭ状態マシン １４ システム・メモリー １６ システム・バス

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェームズ・ダブリュー・キーリー アメリカ合衆国ニューハンプシャー州 03063，ナシュア，パーリッシュ・ヒル・ ドライブ 41 (72)発明者 リチャード・エイ・リーメイ アメリカ合衆国マサチューセッツ州01741, カーライル，ブルック・ストリート 515 (72)発明者 チェスター・エム・ニビー，ジュニアー アメリカ合衆国マサチューセッツ州01915, ビバリー，ブリッジ・ストリート 183 (72)発明者 キース・エル・ペトリー アメリカ合衆国マサチューセッツ州01864, ノース・リーディング，グリーンブライア ー・ドライブ ３，ユニット 301 (72)発明者 トーマス・エス・ハースク アメリカ合衆国マサチューセッツ州01730, ベッドフォード，フォックス・ラン・ロー ド 24

Claims (12)

【特許請求の範囲】
1. 【請求項１】 処理装置と共通に接続される複数の装置
   のいずれかに対して指令を発するためシステム・バスと
   接続する処理装置と共に使用される電源立上げ時シーケ
   ンス装置であって、前記処理装置が前記システム・バス
   に対して指令を発するため同期局部バスと接続されたマ
   イクロプロセッサを含む装置において、 ブート・アップ・シーケンスを実行するためそれぞれ前
   記マイクロプロセッサにより通常参照される始動場所を
   含む第１および第２のグループのアドレス指定可能な場
   所を含む電気的に消去可能なプログラム可能読出し専用
   メモリー（ＥＥＰＲＯＭ）装置を設け、 前記第１のグループの場所が前記ブート・アップ・ルー
   チン・シーケンスのルーチンを格納し、 前記第２のグループのアドレス指定可能な場所が、前記
   装置をテストするためのオンボード診断（ＯＢＤ）ルー
   チンを格納する同じアドレス空間を有し、 前記ＥＥＰＲＯＭ装置および前記システム・バスと接続
   された制御回路手段を設け、該制御回路手段がモード標
   識手段を含み、該モード標識手段が、前記システム・バ
   スからの信号に応答して第１の状態から第２の状態へ切
   換えられ、該モード標識手段が、前記第１の状態にある
   時、前記マイクロプロセッサに前記ブート・アップ・ル
   ーチンを格納する前記第１のグループの場所のみをアド
   レス指定させ、前記第２の状態にある時、前記マイクロ
   プロセッサに前記ＯＢＤルーチンの前記第２のグループ
   の場所のみをアドレス指定させることを特徴とする電源
   立上げ時シーケンス装置。
2. 【請求項２】 前記アドレス指定および制御回路手段
   が、前記システム・バスと接続されて制御および指令信
   号を受取るプログラム可能なアレイ・ロジック（ＰＡ
   Ｌ）回路手段を含み、該ＰＡＬ回路手段が、前記モード
   標識手段を含み、前記モード標識手段を前記第２の状態
   に切換えるシステム初期化手順の一部として前記システ
   ム・バスにおけるマスター・クリヤ信号に応答して、前
   記マイクロプロセッサに、前記ＯＢＤルーチンを実行さ
   せて前記処理装置が動作することを検証することを特徴
   とする請求項１記載の電源立上げ時シーケンス装置。
3. 【請求項３】 前記ＰＡＬ回路が、前記マイクロプロセ
   ッサに対してリセット信号を生成して該マイクロプロセ
   ッサをして組込まれた内部自己テスト・ルーチンを実行
   させてマイクロプロセッサが動作することを検証する手
   段を含むことを特徴とする請求項２記載の電源立上げ時
   シーケンス装置。
4. 【請求項４】 前記処理装置が、エラー状態の表示を格
   納するレジスタ手段を含み、前記ＯＢＤルーチンが成功
   裏に完了した時、前記マイクロプロセッサが前記ＯＢＤ
   ルーチンに応答して予め定めた標識をセットする第１の
   Ｉ／Ｏ指令を発させることを特徴とする請求項３記載の
   電源立上げ時シーケンス装置。
5. 【請求項５】 前記マイクロプロセッサが、前記ＯＢＤ
   ルーチンの成功裏の完了に応答して、その動作を中断さ
   せる第２のＩ／Ｏ指令を発して前記システムからの指令
   の受信を待機することを特徴とする請求項４記載の電源
   立上げ時シーケンス装置。
6. 【請求項６】 前記複数の装置が、１つのオペレーティ
   ング・システムの制御下で動作するシステム・プロセッ
   サを含み、該システム・プロセッサが、前記プロセッサ
   のテストの完了時に、一連のＩ／Ｏ指令を発して前記処
   理装置の動作状態を判定し、前記処理装置が更に、前記
   システム・バスと接続された複数のシステム・ビジブル
   ・レジスタを含み、該レジスタの異なるものが前記プロ
   セッサと前記システム・プロセッサとの間の連携動作に
   関するシステム情報を格納しかつ前記レジスタ手段を含
   み、第１のＩ／Ｏ指令が前記処理装置にレジスタ手段の
   内容を読出させて該処理装置が動作するかどうかを判定
   することを特徴とする請求項５記載の電源立上げ時シー
   ケンス装置。
7. 【請求項７】 前記システム・プロセッサが、前記処理
   装置が成功裏に前記ＯＢＤルーチンを実行しなかったこ
   との判定と同時に、予め定めたファンクション・コード
   およびある状態のビットを含む第２のＩ／Ｏ指令を発
   し、前記ＰＡＬ回路手段が、該第２のＩ／Ｏ指令に応答
   して、前記マイクロプロセッサに前期組込み自己テスト
   ・ルーチンおよび前記ＯＢＤルーチンの実行を反復させ
   るリセット信号を生成することを特徴とする請求項６記
   載の電源立上げ時シーケンス装置。
8. 【請求項８】 前記システム・プロセッサが、前記処理
   装置が前記ＯＢＤルーチンを成功裏に実行したことの判
   定と同時に、前記ブート・ルーチンが有効であることを
   検証する多数のＩ／Ｏ指令を発することを特徴とする請
   求項６記載の電源立上げ時シーケンス装置。
9. 【請求項９】 前記システム・プロセッサが、前記多数
   のＩ／Ｏ指令に続いて、モードの変更を指定するようコ
   ード化された予め定めたビットを有する前記予め定めた
   ファンクション・コードを含む最後のＩ／Ｏ指令を発す
   ることを特徴とする請求項８記載の電源立上げ時シーケ
   ンス装置。
10. 【請求項１０】 前記ＰＡＬ回路手段が、前記最後のＩ
    ／Ｏ指令に応答して、前記モード標識を前記第２の状態
    から前記第１の状態へ切換えて、前記マイクロプロセッ
    サに前記ＥＥＰＲＯＭ装置に格納された前記ブート・ル
    ーチンを実行させることにより初期化を完了することを
    特徴とする請求項９記載の電源立上げ時シーケンス装
    置。
11. 【請求項１１】 前記処理装置が更に、前記マイクロプ
    ロセッサと共に前記局部バスと接続されたアドレス指定
    可能な局部メモリーを含み、前記複数のシステム・ビジ
    ブル・レジスタが、前記システム・バスおよび前記マイ
    クロプロセッサと接続されたメモリー・モジュール・レ
    ジスタを含み、該マイクロプロセッサは、前記パワーオ
    ン信号に応答して、前記システム・バスに対してＩ／Ｏ
    指令を発して、パワーアップの間に予め定めた値で前記
    メモリー・モジュール・レジスタをロードすることを指
    定し、前記予め定めた値が、前記システム・バスにより
    サポートされるアドレス範囲外に置く前記システム・バ
    スから見える前記局部メモリーに対する開始アドレスを
    定義して、前記システム・バスと接続される他の装置か
    らの干渉を阻止することを特徴とする請求項６記載の電
    源立上げ時シーケンス装置。
12. 【請求項１２】 前記マイクロプロセッサが、前記ＯＢ
    Ｄルーチンの実行中、Ｉ／Ｏ指令を前記システム・バス
    に対して発して、局部メモリーを含む前記システム・バ
    スと接続された他の同様な処理装置からの干渉なしに、
    前記メモリー・モジュール・レジスタを、前記処理装置
    がシステム・バス動作を実行することを可能にする異な
    る値でロードすることを特徴とする請求項１１記載の電
    源立上げ時シーケンス装置。