JPS63310060A - マルチプロセツサシステム - Google Patents
マルチプロセツサシステムInfo
- Publication number
- JPS63310060A JPS63310060A JP14514587A JP14514587A JPS63310060A JP S63310060 A JPS63310060 A JP S63310060A JP 14514587 A JP14514587 A JP 14514587A JP 14514587 A JP14514587 A JP 14514587A JP S63310060 A JPS63310060 A JP S63310060A
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- Japan
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- main
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Links
- 238000000034 method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- WNEODWDFDXWOLU-QHCPKHFHSA-N 3-[3-(hydroxymethyl)-4-[1-methyl-5-[[5-[(2s)-2-methyl-4-(oxetan-3-yl)piperazin-1-yl]pyridin-2-yl]amino]-6-oxopyridin-3-yl]pyridin-2-yl]-7,7-dimethyl-1,2,6,8-tetrahydrocyclopenta[3,4]pyrrolo[3,5-b]pyrazin-4-one Chemical compound C([C@@H](N(CC1)C=2C=NC(NC=3C(N(C)C=C(C=3)C=3C(=C(N4C(C5=CC=6CC(C)(C)CC=6N5CC4)=O)N=CC=3)CO)=O)=CC=2)C)N1C1COC1 WNEODWDFDXWOLU-QHCPKHFHSA-N 0.000 description 1
- 101100524646 Toxoplasma gondii ROM6 gene Proteins 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/177—Initialisation or configuration control
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はマルチプロセッサシステムに関する。
（従来の技術〕
第３図はマルチプロセッサシステムの従来例の構成図で
ある。共通バス１に複数のローカルシステム２．３．４
と各ローカルシステム２〜４により共用されるグローバ
ルメモリ５が接続されており、ローカルシステム２はマ
イクロプロセッサ（以後ＭＰＵと称する）２１とＲＯＭ
２２とＲＡＭ２３と共通バスアービタ２４より、構成さ
れている。他のローカルシステム３．４もローカルシス
テム２と同様の構成を有している。ここで、アービタ２
４等はそれぞれのＭＰＵ２１等がグローバルメモリ５ヘ
アクセスする際に競合を避けて調停する手段や、各アー
ビタ２４等内のデュアルポートメモリを経由して各ＭＰ
Ｕ２１等がデータのやりとりをする手段等を含む。
ある。共通バス１に複数のローカルシステム２．３．４
と各ローカルシステム２〜４により共用されるグローバ
ルメモリ５が接続されており、ローカルシステム２はマ
イクロプロセッサ（以後ＭＰＵと称する）２１とＲＯＭ
２２とＲＡＭ２３と共通バスアービタ２４より、構成さ
れている。他のローカルシステム３．４もローカルシス
テム２と同様の構成を有している。ここで、アービタ２
４等はそれぞれのＭＰＵ２１等がグローバルメモリ５ヘ
アクセスする際に競合を避けて調停する手段や、各アー
ビタ２４等内のデュアルポートメモリを経由して各ＭＰ
Ｕ２１等がデータのやりとりをする手段等を含む。
上述したローカルシステム２〜４それぞれのプログラム
の保有形式については、１つは、各ＭＰＵ２１等がそれ
ぞれのＲＯＭ２２等に自己用のプログラム全体を持つ方
法と、他の１つは、各ＲＯＭ２２等にはイニシャルブー
ト用のプログラム（一般には１〜２にバイト程度）のみ
を置き、イニシャルブート時に各山川のプログラムをデ
ータとして外部メモリから受は取り、それぞれのＲＡＭ
２３等にロードしたあと、そのロードされたプログラム
を実行する方法との２種に大別することかできる。
の保有形式については、１つは、各ＭＰＵ２１等がそれ
ぞれのＲＯＭ２２等に自己用のプログラム全体を持つ方
法と、他の１つは、各ＲＯＭ２２等にはイニシャルブー
ト用のプログラム（一般には１〜２にバイト程度）のみ
を置き、イニシャルブート時に各山川のプログラムをデ
ータとして外部メモリから受は取り、それぞれのＲＡＭ
２３等にロードしたあと、そのロードされたプログラム
を実行する方法との２種に大別することかできる。
上述した従来のマルチプロセッサシステムは、まず、い
ずれの方法によるときも、各ローカルシステムにそれぞ
れのＲＯＭを有しているため、それぞれのＲＯＭの容量
に対する効率的使用ができず、しかも全体としてＲＯＭ
の個数が増大するという欠点がある。もともとマルチプ
ロセッサシステムは、各ＭＰＵの負荷を減らすことによ
り高いスルーブツトを得ることを目的にしており、その
ため各々のプログラム自体は周分化され小さくなる傾向
がある。これとは逆にＲＯＭの１チツプあたりの容量は
大きくなっているためミ第１の方法の場合、ＲＯＭを最
低の個数としても（例えば、バイトバス用のＲＯＭ ２
７５１２を用いる１６ヒツトＭＰＵの場合、最低でも２
個のＲＯＭ＝１２８にバイト）かなりの容量であり、プ
ログラムが数にバイトや数ｌＯバイトのときは、ＲＯＭ
の大部分は使用されない。また、プログラムがある程度
多くても、例えば１３０ Ｋバイトであれば、ＲＯＭ
２７５１２の場合４個（全体で２５６にバイト）必要と
なり、残り１２６にバイト分が無駄になる。容量の小さ
いＲＯＭ（２７３２等）を使うとしても、２８ピンＤＩ
Ｒが２４ピンＤＩＲになる程度であり、また価格的にも
大差なく、逆にメーカからのデリバリ−が悪い。また第
２の方法によるときは、ブート用プログラムは小さいの
でそれぞれのＲＯＭの容量から見れば、やはり使用され
ない部分は大きい。
ずれの方法によるときも、各ローカルシステムにそれぞ
れのＲＯＭを有しているため、それぞれのＲＯＭの容量
に対する効率的使用ができず、しかも全体としてＲＯＭ
の個数が増大するという欠点がある。もともとマルチプ
ロセッサシステムは、各ＭＰＵの負荷を減らすことによ
り高いスルーブツトを得ることを目的にしており、その
ため各々のプログラム自体は周分化され小さくなる傾向
がある。これとは逆にＲＯＭの１チツプあたりの容量は
大きくなっているためミ第１の方法の場合、ＲＯＭを最
低の個数としても（例えば、バイトバス用のＲＯＭ ２
７５１２を用いる１６ヒツトＭＰＵの場合、最低でも２
個のＲＯＭ＝１２８にバイト）かなりの容量であり、プ
ログラムが数にバイトや数ｌＯバイトのときは、ＲＯＭ
の大部分は使用されない。また、プログラムがある程度
多くても、例えば１３０ Ｋバイトであれば、ＲＯＭ
２７５１２の場合４個（全体で２５６にバイト）必要と
なり、残り１２６にバイト分が無駄になる。容量の小さ
いＲＯＭ（２７３２等）を使うとしても、２８ピンＤＩ
Ｒが２４ピンＤＩＲになる程度であり、また価格的にも
大差なく、逆にメーカからのデリバリ−が悪い。また第
２の方法によるときは、ブート用プログラムは小さいの
でそれぞれのＲＯＭの容量から見れば、やはり使用され
ない部分は大きい。
次に従来のマルチプロセッサは、プログラム変更時（バ
グの発生や仕様変更の場合）のＲＯＭ変換がわずられし
いという欠点がある。特に第１の方法による場合、各ロ
ーカルシステムをそれぞれのサブボード等で実現してい
ることが一般的であり、ＲＯＭ交換のためにはそれぞれ
のサブボードをはずしたりしなければならない。また、
予めそのＲＯＭ交換交換作業者慮して各ボードの構造設
計をしなければならないどういう制限事項が必要となる
。
グの発生や仕様変更の場合）のＲＯＭ変換がわずられし
いという欠点がある。特に第１の方法による場合、各ロ
ーカルシステムをそれぞれのサブボード等で実現してい
ることが一般的であり、ＲＯＭ交換のためにはそれぞれ
のサブボードをはずしたりしなければならない。また、
予めそのＲＯＭ交換交換作業者慮して各ボードの構造設
計をしなければならないどういう制限事項が必要となる
。
（問題点を解決するための手段〕
本発明のマルチプロセッサシステムは、主プロセッサが
有する、すべてのプロセッサのプログラムが格納された
ＲＯＭと、 システムスタート時に主プロセッサが、その保有してい
る各スレーブプロセッサのプログラムを、直接、それぞ
れのスレーブプロセッサの有するＲＡＭに書込み、ある
いは該ＲＡＭから読出す制御手段を有している。
有する、すべてのプロセッサのプログラムが格納された
ＲＯＭと、 システムスタート時に主プロセッサが、その保有してい
る各スレーブプロセッサのプログラムを、直接、それぞ
れのスレーブプロセッサの有するＲＡＭに書込み、ある
いは該ＲＡＭから読出す制御手段を有している。
（作用）
このように各スレーブプロセッサにはＲＯＭを置かず、
主プロセッサのＲＯＭにすべてのプロセッサのプログラ
ムをまとめて格納することによりＲＯＭ容量の有効活用
をはかり、またその交換作業が容易となる。
主プロセッサのＲＯＭにすべてのプロセッサのプログラ
ムをまとめて格納することによりＲＯＭ容量の有効活用
をはかり、またその交換作業が容易となる。
本発明の実施例を図面を参照して説明する。
第１図は本発明のマルチプロセッサシステムの一実施例
の全体構成を示すブロック図、第２図は同実施例のロー
カルシステム７について、その内部構成の詳細を示すブ
ロック図である。
の全体構成を示すブロック図、第２図は同実施例のロー
カルシステム７について、その内部構成の詳細を示すブ
ロック図である。
１つのメインシステム６と、３つのローカルシステム７
．８．９と、これらのシステム６〜９により共通にアク
セスされるグローバルメモリ５とか共通バス１に接続さ
れてマルチプロセッサシステムを構成している。メイン
システム６はメインＣＰＵ６０とアービタ６１．ＲＡＭ
６２．ＲＯＭ６３を有し、ローカルシステム７．８．９
はいずれも同一構成で、それぞれスレーブＭＰＵ７０．
８０．９０とアービタ７１．８１．９１とＲＡＭ７２．
８２．９２を有している。メインシステム６のＲＯＭ６
３は、メインＣＰＵ６０自身のプログラムのみならず、
他のローカルシステム７〜９の各スレーブＭＰＵ７０〜
９０のプログラムも格納される。アービタ６１〜９１は
、メインＣＰＵ６０、スレーブＭＰＵ７０〜９０がグロ
ーバルメモリ５ヘアクセスし、あるいはメインＣＰＵ６
０がイニシャルブートのため各ローカルシステム７〜９
のＲＡＭ７２〜９２へアクセスするときの制御を行う。
．８．９と、これらのシステム６〜９により共通にアク
セスされるグローバルメモリ５とか共通バス１に接続さ
れてマルチプロセッサシステムを構成している。メイン
システム６はメインＣＰＵ６０とアービタ６１．ＲＡＭ
６２．ＲＯＭ６３を有し、ローカルシステム７．８．９
はいずれも同一構成で、それぞれスレーブＭＰＵ７０．
８０．９０とアービタ７１．８１．９１とＲＡＭ７２．
８２．９２を有している。メインシステム６のＲＯＭ６
３は、メインＣＰＵ６０自身のプログラムのみならず、
他のローカルシステム７〜９の各スレーブＭＰＵ７０〜
９０のプログラムも格納される。アービタ６１〜９１は
、メインＣＰＵ６０、スレーブＭＰＵ７０〜９０がグロ
ーバルメモリ５ヘアクセスし、あるいはメインＣＰＵ６
０がイニシャルブートのため各ローカルシステム７〜９
のＲＡＭ７２〜９２へアクセスするときの制御を行う。
第２図はローカルシステム７の具体的内部構成を示し、
他のローカルシステム８．９についても同様の構成であ
る。スレーブＭＰＵ７０は８０８６を用いており、ロー
カルシステム７の入出力を処理するとともにメインＣＰ
Ｕ６０からのリセット信号１１０によりリセットされる
。ＲＡＭ７２はワーク用ＲＡＭで、かつスレーブＭＰＵ
７０のためのプログラムが格納されプログラムメモリを
兼ねる。アドレスラッチ１０２は入力されたイネーブル
信号１１３にしたがって、スレーブＭＰＵ７０がＲＡＭ
７２または共通バス１を介してグローバルメモリ５をア
クセスするときのアドレスを伝達し、またはラッチする
。制御信号ゲート１０５、データゲート１０６、アドレ
スゲート１０７は、それぞれ人力されたゲートイネーブ
ル信号１１４と方向制御信号１１・５ 、１１６にした
がって、ローカルシステム７−とメインシステム６また
はグローバルメモリ５と間のリード信号１１７およびラ
イト信号１１８、データ、アートレスの伝達をオンまた
はオフとする。アドレスデコーダ１０４はＲＡＭ７２を
アクセスするアドレスをデコードして自己宛のときＲＡ
Ｍ７２のチップセレクト信号１１９を出力する。一般に
ＲＡＭ７２のアドレスは、スレーブＭＰＵ７０から見た
アドレスとメインＣＰＵ６０からアクセスするときのメ
インＣＰＵ６０から見たアドレスは異なるので、アドレ
スデコーダ１０４はメインＣＰＵ６０が出力したリセッ
ト信号１１０によりイニシャルブート中か否かを判別し
て、ブート中にはメインＣＰｔＪ６０から見たアドレス
空間に、またリセット解除後にはスレーブＭＰＵ７０の
アドレス空間にＲＡＭ７２の各デバイスを割りつける。
他のローカルシステム８．９についても同様の構成であ
る。スレーブＭＰＵ７０は８０８６を用いており、ロー
カルシステム７の入出力を処理するとともにメインＣＰ
Ｕ６０からのリセット信号１１０によりリセットされる
。ＲＡＭ７２はワーク用ＲＡＭで、かつスレーブＭＰＵ
７０のためのプログラムが格納されプログラムメモリを
兼ねる。アドレスラッチ１０２は入力されたイネーブル
信号１１３にしたがって、スレーブＭＰＵ７０がＲＡＭ
７２または共通バス１を介してグローバルメモリ５をア
クセスするときのアドレスを伝達し、またはラッチする
。制御信号ゲート１０５、データゲート１０６、アドレ
スゲート１０７は、それぞれ人力されたゲートイネーブ
ル信号１１４と方向制御信号１１・５ 、１１６にした
がって、ローカルシステム７−とメインシステム６また
はグローバルメモリ５と間のリード信号１１７およびラ
イト信号１１８、データ、アートレスの伝達をオンまた
はオフとする。アドレスデコーダ１０４はＲＡＭ７２を
アクセスするアドレスをデコードして自己宛のときＲＡ
Ｍ７２のチップセレクト信号１１９を出力する。一般に
ＲＡＭ７２のアドレスは、スレーブＭＰＵ７０から見た
アドレスとメインＣＰＵ６０からアクセスするときのメ
インＣＰＵ６０から見たアドレスは異なるので、アドレ
スデコーダ１０４はメインＣＰＵ６０が出力したリセッ
ト信号１１０によりイニシャルブート中か否かを判別し
て、ブート中にはメインＣＰｔＪ６０から見たアドレス
空間に、またリセット解除後にはスレーブＭＰＵ７０の
アドレス空間にＲＡＭ７２の各デバイスを割りつける。
アービタ７１は、メインＣＰＵ６０がＲＡＭ７２にイニ
シャルブートを行うとき、またはＭＰＵ７０がグローバ
ルメモリ５にアクセスを行うとき、それぞれの要求に応
じてアドレスラッチ１０２のオン／オフ制御と各ゲー）
１０５．１０６．１０７の方向制御を行うとともに、
メインＣＰＵ６０との間に必要な連絡調整を行う。
シャルブートを行うとき、またはＭＰＵ７０がグローバ
ルメモリ５にアクセスを行うとき、それぞれの要求に応
じてアドレスラッチ１０２のオン／オフ制御と各ゲー）
１０５．１０６．１０７の方向制御を行うとともに、
メインＣＰＵ６０との間に必要な連絡調整を行う。
次に、本実施例の動作を第２図を参照して説明する。
イニシャルブート時には、メインＣＰＵ６０からのリセ
ット信号１１０がアクティブとされてスレーブＭＰＵ７
０は不活性とな、す、ざらにアービタ７１はイネーブＪ
しく８号１１３によりアドレスラッチ１０２を不−活性
化するため、スレーブＭＰＵ７０のアドレス、データ、
制御各信号の入出力はハイインピーダンス状態とされる
。さらにこの状態でメインＣＰＵ６０がブートするとき
には、リクエスト信号１２２をアービタ７１に入力させ
、アービタ７１は、イネーブル信号１１４により各ゲー
ト１０５．１０６．１０７を活性化し、メインＣＰＵ６
０からの読出し信号１２４のレベルに応じてゲート信号
１１６のロジックを定めてデータゲート１０６の方向を
制御し、またゲート信号１１５により制御信号ゲート１
０５とアドレスゲート１０７の方向をローカルシステム
３側へ導き、かつアクルッジ信号１２３をメインｃｐｕ
ｓｏに送り返す。そこで、共通バス１を介してアドレス
、データ、制御各信号が各ゲート１０５．１０６．１０
７を経由してＲＡＭ７２に入力されるとともに、アドレ
スデコーダ１０４でＲＡＭ７２のチップセレクト信号１
１９が生成され、メインＣＰＵ６０からのＲＡＭ７２へ
の書き込みまたは必要に応じて読み出しが行われる。
ット信号１１０がアクティブとされてスレーブＭＰＵ７
０は不活性とな、す、ざらにアービタ７１はイネーブＪ
しく８号１１３によりアドレスラッチ１０２を不−活性
化するため、スレーブＭＰＵ７０のアドレス、データ、
制御各信号の入出力はハイインピーダンス状態とされる
。さらにこの状態でメインＣＰＵ６０がブートするとき
には、リクエスト信号１２２をアービタ７１に入力させ
、アービタ７１は、イネーブル信号１１４により各ゲー
ト１０５．１０６．１０７を活性化し、メインＣＰＵ６
０からの読出し信号１２４のレベルに応じてゲート信号
１１６のロジックを定めてデータゲート１０６の方向を
制御し、またゲート信号１１５により制御信号ゲート１
０５とアドレスゲート１０７の方向をローカルシステム
３側へ導き、かつアクルッジ信号１２３をメインｃｐｕ
ｓｏに送り返す。そこで、共通バス１を介してアドレス
、データ、制御各信号が各ゲート１０５．１０６．１０
７を経由してＲＡＭ７２に入力されるとともに、アドレ
スデコーダ１０４でＲＡＭ７２のチップセレクト信号１
１９が生成され、メインＣＰＵ６０からのＲＡＭ７２へ
の書き込みまたは必要に応じて読み出しが行われる。
イニシャルブート時以外ではリセット信号１１０は不活
性とされて、スレーブＭ Ｐ Ｕ ７０からのアドレス
、データ、制御各信号が有効となり、ＲＡＭ７２はスレ
ーブＭＰＵ７０よりアクセスされる。逆にスレーブＭＰ
Ｕ７０が外部のグローバルメモリ５ヘアクセスする時は
、アドレスデコーダ１０４から出力されたチップセレク
ト信号１１９によりアビ−タフ１からリクエスト信号１
２０がメインＣＰＵ６０に出力され、メインＣＰＵ６０
や他のスレーブＭＰＵ８０．９０との調停がされて、ア
クルッジ信号１２１が返ってくるとやはり各ゲート１０
５．１０６．１０７が活性化されるとともに、ブート時
とは逆にスレープＭＰＵ７０側のアドレス信号と制御信
号が共通バス１へ出力される。なお、他のローカルシス
テム８．９についても動作は全く同様である。
性とされて、スレーブＭ Ｐ Ｕ ７０からのアドレス
、データ、制御各信号が有効となり、ＲＡＭ７２はスレ
ーブＭＰＵ７０よりアクセスされる。逆にスレーブＭＰ
Ｕ７０が外部のグローバルメモリ５ヘアクセスする時は
、アドレスデコーダ１０４から出力されたチップセレク
ト信号１１９によりアビ−タフ１からリクエスト信号１
２０がメインＣＰＵ６０に出力され、メインＣＰＵ６０
や他のスレーブＭＰＵ８０．９０との調停がされて、ア
クルッジ信号１２１が返ってくるとやはり各ゲート１０
５．１０６．１０７が活性化されるとともに、ブート時
とは逆にスレープＭＰＵ７０側のアドレス信号と制御信
号が共通バス１へ出力される。なお、他のローカルシス
テム８．９についても動作は全く同様である。
（発明の効果〕
以上説明したように本発明は、マルチプロセッサシステ
ム中の主プロセッサにＲＯＭを設置して、すべてのプロ
セッサのプログラムをこのＲＯＭに格納し、イニシャル
ブート時にこのＲＯＭを有する主プロセッサから他のス
レーブプロセッサのＲＡＭにそれぞれのプログラムを書
込むことにより、 （１）システム全体のＲＯＭの個数を減らして、ＲＯＭ
容量の有効活用をはかることができる（２）ＲＯＭを１
基板内にまとめることで、ソフト変更時等のＲＯＭ交換
作業が基板単位で可能となり、容易に行われる。
ム中の主プロセッサにＲＯＭを設置して、すべてのプロ
セッサのプログラムをこのＲＯＭに格納し、イニシャル
ブート時にこのＲＯＭを有する主プロセッサから他のス
レーブプロセッサのＲＡＭにそれぞれのプログラムを書
込むことにより、 （１）システム全体のＲＯＭの個数を減らして、ＲＯＭ
容量の有効活用をはかることができる（２）ＲＯＭを１
基板内にまとめることで、ソフト変更時等のＲＯＭ交換
作業が基板単位で可能となり、容易に行われる。
（３）ＲＯＭは一般的にアクセスタイムが遅いが、ＲＡ
Ｍは一般的に速いので、プログラムをプロセッサのウェ
イトなしに走らせることが容易になる という効果がある。
Ｍは一般的に速いので、プログラムをプロセッサのウェ
イトなしに走らせることが容易になる という効果がある。
第１図は本発明のマルチプロセッサシステムの一実施例
の全体構成を示すブロック図、第２図は同実施例のロー
カルシステム７についてその内部構成の詳細を示すブロ
ック図、第３図はマルチプロセッサシステムの従来例の
構成図である。 １−・共通バス、 ５−グローバルメモリ、 ６−・メインシステム、 ７．８．９・−ローカルシステム、 ６０−・メインプロセッサ・ ７０．８０．９０−スレーブプロセッサ、６１．７１．
８１．９１−アービタ、 ６３−ＲＯＭ、 ｌ１１２、 フ２、８２、９２−ＲＡＭ。 １０２−・アドレスラッチ、 １０４−・アドレスデコーダ、 １０５−・制御信号ゲート、 １０６−ジータゲート、 １０７−アドレスゲート、 １１Ｑ−・リセット信号、 １１３−・イネーブル信号、 １１４−・イネーブル信号、 １１５ 、１１６一方向制御信号、 １１７−・読出し信号、 １１８−・・書込み信号 １１９−・・チップセレクト信号、 １２０．１２２− リクエスト信号、 １２”ｌ 、 １２３−−アクルッジ信号。
の全体構成を示すブロック図、第２図は同実施例のロー
カルシステム７についてその内部構成の詳細を示すブロ
ック図、第３図はマルチプロセッサシステムの従来例の
構成図である。 １−・共通バス、 ５−グローバルメモリ、 ６−・メインシステム、 ７．８．９・−ローカルシステム、 ６０−・メインプロセッサ・ ７０．８０．９０−スレーブプロセッサ、６１．７１．
８１．９１−アービタ、 ６３−ＲＯＭ、 ｌ１１２、 フ２、８２、９２−ＲＡＭ。 １０２−・アドレスラッチ、 １０４−・アドレスデコーダ、 １０５−・制御信号ゲート、 １０６−ジータゲート、 １０７−アドレスゲート、 １１Ｑ−・リセット信号、 １１３−・イネーブル信号、 １１４−・イネーブル信号、 １１５ 、１１６一方向制御信号、 １１７−・読出し信号、 １１８−・・書込み信号 １１９−・・チップセレクト信号、 １２０．１２２− リクエスト信号、 １２”ｌ 、 １２３−−アクルッジ信号。
Claims (1)
- 【特許請求の範囲】 １、１つの主プロセッサと、その他のスレーブプロセッ
サと、これらすべてのプロセッサが共有するグローバル
メモリよりなるマルチプロセッサシステムにおいて、 主プロセッサが有する、すべてのプロセッサのプログラ
ムが格納されたＲＯＭと、 システムスタート時に主プロセッサが、その保有してい
る各スレーブプロセッサのプログラムを、直接、それぞ
れのスレーブプロセッサの有するＲＡＭに書込み、ある
いは該ＲＡＭから読出す制御手段を有することを特徴と
するマルチプロセッサシステム。 ２、前記ＲＯＭはマチルプロセッサを構成する各基板中
の１つに収納されたＰＲＯＭである特許請求の範囲第１
項に記載のマルチプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14514587A JPS63310060A (ja) | 1987-06-12 | 1987-06-12 | マルチプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14514587A JPS63310060A (ja) | 1987-06-12 | 1987-06-12 | マルチプロセツサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63310060A true JPS63310060A (ja) | 1988-12-19 |
Family
ID=15378458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14514587A Pending JPS63310060A (ja) | 1987-06-12 | 1987-06-12 | マルチプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63310060A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH058660U (ja) * | 1991-07-15 | 1993-02-05 | 日本電気ホームエレクトロニクス株式会社 | Ｃｐｕの動作制御システム |
| JPH05242057A (ja) * | 1992-02-27 | 1993-09-21 | Sanyo Electric Co Ltd | マルチプロセッサシステムの起動方式 |
| JP2006202200A (ja) * | 2005-01-24 | 2006-08-03 | Nec Corp | 携帯端末及びマルチプロセッサシステム並びにそのプログラム |
| JP2007018071A (ja) * | 2005-07-05 | 2007-01-25 | Nec Corp | マルチプロセッサシステム、マルチプロセッサシステムの起動方法、ブートプログラムおよび携帯端末 |
| JP2015179411A (ja) * | 2014-03-19 | 2015-10-08 | 日本電気株式会社 | 複数ｃｐｕの起動回路、複数ｃｐｕの起動方法及び複数ｃｐｕの起動回路のプログラム |
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1987
- 1987-06-12 JP JP14514587A patent/JPS63310060A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH058660U (ja) * | 1991-07-15 | 1993-02-05 | 日本電気ホームエレクトロニクス株式会社 | Ｃｐｕの動作制御システム |
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