JPH0666821B2 - デ−タ通信コントロ−ラ - Google Patents

Description

【発明の詳細な説明】 以下に順序で本発明を説明する。

Ａ．産業上の利用分野 Ｂ．開示の概要 Ｃ．従来の技術 Ｄ．発明が解決しようとする問題点 Ｅ．問題点を解決するための手段 Ｆ．実施例 Ｆ１．全般説明（第１Ａ図、第１Ｂ図、第２図） Ｆ２．アダプタにおけるデータの流れ図（第３図） Ｆ３．裁定装置の動作（第４図） Ｆ４．３状態制御ロジツクの動作（第５Ａ図〜第５Ｄ
図） Ｆ５．割込み動作におけるデータの流れ（第６図） Ｇ．発明の効果 Ａ．産業上の利用分野 本発明は一般にデータ通信プロセツサ、特にメツセージ
の集線（concentration）および多重化（multiplexin
g）のための専用マルチプロセツサアレイに係る。

本出願は同時出願の米国特許出願第６６４８８２号（１
９８４年８月２７日出願）、同第６４４８８８号（同
前）（米国特許第４６２７０５４号明細書，特開昭６１
−０５５７４３号公報）に密接に関連する。

Ｂ．開示の概要 本発明によるメツセージ集線装置および通信マルチプレ
クサの機能を有するデータ通信用コントローラは、通信
アダプタから直接メモリアクセス（ＤＭＡ）装置を介し
てメインメモリへの直接アクセスが可能で、集線装置ま
たはマルチプレクサにおける通常のスキヤナすなわちポ
ーリング機能を必要としない。制御用マイクロプロセツ
サ（以下制御プロセツサという）は、メモリの割振り、
メツセージプロトコルの変換、および複数のポート・イ
ンタフエース・アダプタ・マイクロプロセツサ（以下ア
ダプタプロセツサという）への割込みサービスを管理す
る。制御プロセツサによるＤＭＡ動作の制御に代つてア
ダプタプロセツサがＤＭＡ動作を直接セツトアツプし制
御する。アダプタの１つは専用インタフエースを通じて
サービスアダプタとして作用し、遠隔地の診断者が、制
御プロセツサの内部レジスタ、サービス用専用ＲＯＭ、
および制御プロセツサの論理インタフエースにアクセス
し、命令を入力して機能動作を指示し、システムの構成
要素の各々を検査することを可能にする。

Ｃ．従来の技術 従来のプロセツサ制御によるデータ通信コントローラに
は多種類のものがある。例えば、ＩＢＭモデル３７０４
及び３７０５通信コントローラ、または更に新しいモデ
ル３７２５通信コントローラがある。これらのプロセツ
サ制御された装置は、通信アダプタと、プロセツサによ
り動作するメインメモリとの間の通信をスキヤナによ
り、インタフエースする。モデルによつては、入出力ポ
ートとメインメモリの間に直接メモリアクセス方式を用
いている。しかし、この直接メモリアクセス方式は制御
プロセツサにより制御され、スキヤナは入出力アダプタ
のサービスに使用される。この設計ではアダプタのポー
トからメインメモリをアクセスする速度に一定の限界が
あるので、動作中のポートの通信速度が増すにつれて制
御プロセツサのＤＭＡ処理の負荷は極めて扱いにくいも
のになる。

米国特許第４０９３８２３号で開示されたもう１つの例
は、スキヤナが組込まれ、ある形式の直接メモリアクセ
スを用いてバツフアからの情報を転送する。情報はスキ
ヤナによりバツフアにロードされ、制御プロセツサの制
御によりメインメモリに転送される。この設計も、前述
の場合と同様に、スキヤナの組込み、およびＤＭＡ動作
における制御プロセツサの影響により速度の限界があ
り、通信速度が増加しトラヒツク負荷が増大するにつれ
てシステムが極めて扱いにくくなりすべてのＩ／Ｏ要求
がサービスを受けるのにかなりの遅れを生じる。

Ｄ．発明が解決しようとする問題点 前述のような従来の技術の欠点にかんがみ、本発明の目
的は、ハードウエアの追加およびそれに付随する遅延な
らびに複雑さを伴なうスキヤナまたはポーリングルーチ
ンによらずに、メツセージ集線、プロトコル変換および
通信マルチプレツクス機能を有するすぐれたデータ通信
コントローラを提供することである。

更に本発明の目的は、バス要求または制御プロセツサへ
の割込み要求の競合を裁定する裁定装置を組込むことに
より、アダプタプロセツサからメインメモリへの直接メ
モリアクセスを制御プロセツサとの最小限の対話で容易
に行なうことができる通信コントローラを提供すること
である。

更に本発明の目的は、遠隔診断により誤動作を検出した
場合にサービスすることができる通信コントローラ、メ
ツセージ集線装置および通信マルチプレクサを提供する
ことである。

Ｅ．問題点を解決するための手段 本発明のデータ通信コントローラは専用ＲＯＭを有する
制御プロセツサ、共用しアドレス指定できるＲＡＭ、割
込みベクトル番号発生器および要求裁定装置、マイクロ
プロセツサを用いた複数のインタフエース通信アダプ
タ、相互接続するデータおよびアドレスバス、ならびに
システム制御および同期の制御線およびロジツクを含
む。個々のアダプタプロセツサは、ポートインタフエー
スでサービスを必要とするときＤＭＡ動作をセツトアツ
プし制御することにより、メインメモリ（以下ＲＡＭと
もいう）を直接アクセスすることができる。ＲＡＭをア
クセスされている制御プロセツサはＤＭＡ動作をセツト
アツプしたり制御したりしない。これは従来の設計と明
らかに異なる点である。しかし、制御プロセツサはアダ
プタプロセツサに割込み、対話することができる。裁定
装置は、それぞれのアダプタプロセツサが同時に出した
バス要求および割込み要求を調停するために設けられて
いる。データバスおよびアドレスバスは、それぞれのア
ダプタプロセツサとメインメモリとの相互接続を行な
い、インタフエース点での３状態ドライバ／レシーバ
（以下、ＴＳともいう）の割込みにより、入出力トラヒ
ツクの干渉を生ぜずに、故障または誤りユニツトの分離
およびシステムの誤りの診断を容易に行なうことができ
る。誤り診断は、ＰＳ（プログラムステータス）レジス
タ、ＢＥ／ＭＣ（バスエラー／マシン検査）レジスタを
含むハードウエアの主要部分で行なわれる。これらのレ
ジスタはインタフエースポートの１つに設置された専用
のサービスアダプタにより、専用のサービスデータおよ
びアドレスのバスにインタフエースされ、エラーの遠隔
診断およびサービスを容易にする。

Ｆ．実施例 Ｆ１．全般説明（第１Ａ図、第１Ｂ図、第２図） 次に本発明の好ましい実施例を図面を参照して説明す
る。同一の要素が、説明の箇所により、または図面によ
つて表現が異なることがあるが、同じ参照番号を用いる
限り同一のものである。

本発明の実施例は、当業者がプロセツサの割込み、特に
モトローラ６８０００のようなプロセツサの場合につい
てその概要を承知しているという前提で説明する。実施
例では特にこのようなプロセツサを用いるが、本発明は
特定のプロセツサに限定されるものではない。従つて、
詳細な流れ図やマシンコードリストは、本発明の理解に
は必要としないので、本明細書には記載しない。このよ
うなリストは、特定のプロセツサの動作で用いるのに限
定され、実行すべき機能および特定のプロセツサ用にセ
ツトされた命令を理解できる通常の技術を有する者であ
れば容易にプログラミングすることができる。

第２図は、本発明の好ましい実施例における高いレベル
の全体的なアーキテクチヤおよびデータの流れを示す。
図面下部のユーザインタフエースと表示された破線から
下の装置はすべて普通の通信設備であつて、モデム、通
信回線、ターミナル、集合制御装置およびホストＣＰＵ
を含む。これらの装置はすべて異なつた速度、プロトコ
ルおよびデータ形式で運用され、本発明の好ましい実施
例の通信アダプタの通信ポートにインタフエースされ
る。ホストＣＰＵへ又はホストＣＰＵからのメツセージ
は、図面上部に示された、種々の内部レジスタ空間を含
む破線枠内のメインメモリ（ＲＡＭ）１６にある待ち行
列に加えられる。メインメモリ１６内の特定の内部レジ
スタは別個に図示されている。メインメモリ１６の待ち
行列内のメツセージは、個々の通信アダプタ７により制
御されるＤＭＡを介して直接にロードされる。各アダプ
タは制御用プロセサと同じタイプのマイクロプロセツサ
を有する。各アダプタには、それが取付けられているユ
ーザ及び与えられた通信ポートのプロトコル、フオーマ
ツト及び所望のスピードに従つてメツセージをフオーマ
ツテイングあるいはデフオーマツテイングする役割が与
えられている。従つて、メインメモリ１６とのデータ交
換は、フレーム文字、同期文字等を含まない純粋なデー
タ交換であるので、複数のユーザ間の通信が容易にな
る。ユーザはすべて、ユーザごとに異なつたプロトコル
およびフオーマツトを用いてそのユーザに関する限りト
ランスペアレントな方法で通信を行なうことができる。
なぜなら、ユーザがインタフエースする個々のアダプタ
７は、必要に応じてプロトコルおよびフオーマツトの間
の変換を行なう複雑なタスクを処理し、通信を可能にす
るからである。

第２図で、構内のユーザターミナル１は、集合制御装置
６を介して通信アダプタ７の通信ポート９に接続可能な
装置の１つとして図示されている。アダプタ７は、ユー
ザからのメツセージ、または遠隔地のホストＣＰＵ４か
らユーザへのメツセージを処理する通信コントローラ・
メツセージ集線装置・マルチプレクサ内に設けられてい
る。電話回線が遠隔地への通信に必要となる場合、ユー
ザインタフエースのモデム５（外部）が図示のように使
用される。サービスアダプタ８は、通常の動作モードで
は通信アダプタであり、ＤＭＡ／ＭＭＩＯインタフエー
ス（インタフエース１０）にインタフエースされる。イ
ンタフエース１０は、他のアダプタ７も使用するシステ
ムデータバスおよびアドレスバスならびに制御線を含
む。専用サービスバスおよびアドレスバスを含む専用サ
ービスインタフエース（インタフエース１１）は、図示
のように、通信回線および遠隔地のモデム５を介してリ
モートのターミナル３に接続されたサービスモデム５を
介して受取つたコマンドによりサービスアダプタ８が使
用することができる。専用サービスインタフエース１１
はサービスアダプタ専用のＲＯＭ１７を含む。ＲＯＭ１
７は制御および診断ルーチンを含み、リモートのターミ
ナル３からアクセスし、マシン全体の素子を動作させて
エラーのソースを発見することができる。ＰＳ（プログ
ラム状態）レジスタ１８およびＢＥ／ＭＣ（バスエラー
／マシンチエツク）レジスタ１９は特に、制御プロセツ
サ１５がたとえ使用禁止または動作不能になることがあ
つても、専用サービスインタフエース１１により使用す
ることができる。

ユーザターミナル１からのデータの流れは、通常アダプ
タ７、ＤＭＡ／ＭＭＩＯインタフエース１０、３状態ド
ライバ／レシーバ（ＴＳ）１２、およびシステムバス１
３を介してメインメモリ（ＲＡＭ）１６に至る。他のレ
ジスタ１８〜２３もＲＡＭ１６の一部分であるが、別個
に図示されている。従つて、第２図で破線枠内のすべて
の部分は実際にはＲＡＭ１６の一部分である。

３状態ドライバ／レシーバ（ＴＳ）１４は制御プロセツ
サ１５のインタフエースを分離する。また、他のＴＳ
（第１Ｂ図３４）よりアダプタ７の通信アダプタインタ
フエースがＤＭＡ／ＭＭＩＯインタフエースから分離さ
れる。

第２図の基本的マシンは最大１６の通信回線に対応する
アダプタ７をサポートし、アダプタ７は１つまたは２つ
のポート９をサポートすることができる。なお、図示さ
れてはないが、基本的マシンは、多くの、マイクロプロ
セツサによるシステム設計で通常行なわれるように、制
御プロセツサの制御プログラムを記憶するためのデイス
ケツトアダプタおよび駆動装置も含む。このデイスケツ
トアダプタおよび駆動装置は、アダプタ７と同じタイプ
のインタフエース１０によりインタフエースされるが、
これは本発明の理解には不要であるので図示を省略す
る。

本発明の好ましい実施例では、制御プロセツサ１５はモ
トローラ社のＭＣ６８０００を用いることがある。ＭＣ
６８０００はクロツク周波数８ＭＨｚのプロセツサで、
１６ビツトの両方向性データバスと、上位データストロ
ーブおよび下位データストローブの両者を組込む２３ビ
ツトアドレスバスを提供するので、１６Ｍバイトを越え
るメモリアドレツシング範囲が与えられる。好ましい実
施例ではＭＣ６８０００は、８個の３２ビツトデータレ
ジスタ、７個の３２ビツトアドレスレジスタ、ユーザス
タツクポインタ、監視スタツクポインタ、３２ビツトプ
ログラムカウンタおよび１６ビツトステータスレジスタ
を提供する。データレジスタは、８ビツトバイト、１６
ビツトワードおよび３２ビツトの長さのワードのデータ
を操作するのに使用される。アドレスレジスタおよびシ
ステムスタツクポインタは、製品の文献に記載されてい
るように、ソフトウエアスタツクポインタおよびベース
アドレスレジスタとして使用することができる。更に、
レジスタは１６ビツトおよび３２ビツトのワードのアド
レス操作に使用することもできる。また、レジスタはす
べて、インデツクスレジスタとして使用することができ
る。

ＭＣ６８０００は、当業者にはよく分つているように割
込み駆動型プロセツサである。種々の割込レベルとそれ
らの相互作用については後で説明する。先ず、第１Ａ図
および第１Ｂ図で、全体的なデータの流れおよび制御ア
ーキテクチヤについて詳細に説明する。

第１Ａ図と第１Ｂ図は一点鎖線部分で上下に接続され
る。第１Ｂ図の中央から少し上方寄りの破線はＤＭＡ／
ＭＭＩＯインタフエースのすべての素子を区分してい
る。この破線の下側にアダプタ７およびＴＳ（３状態ド
ライバ／レシーバ）３４がありすべてのアダプタ７およ
びポート９はＴＳ３４により制御ユニツトと分離され
る。これらのアダプタ７の各々には識別用の番号が付与
されている。各アダプタ７は、１つまたは２つのポート
９をインタフエースすることができ、デイスケツトアダ
プタ（図示せず）またはサービスアダプタ８のような専
用機能を有するものもある。データの流れは、ポート９
から個々のアダプタ７に、更にアダプタ７からＴＳ３４
を経てＭＭＩＯインタフエースバ１０に達するが、ＴＳ
１２によりシステムのデータバスおよびアドレスバス１
３から分離される。個々のアダプタ７は、割込みサービ
スまたはメインメモリ１６のＤＭＡアクセスが必要にな
ると、バス要求（ＢＲ₁〜ＢＲ_N）または割込要求（Ｉ
Ｒ）信号を生成する。これらの要求信号は線５０または
共通割込み線（ＩＲ）を介して裁定装置／ＩＶＮ（割込
みベクトル番号）発生器２９に送られる。ＩＲ信号は裁
定装置／ＩＶＮ発生器２９およびＩＣＬ（割込み制御ロ
ジツク）６６に供給される。

ユーザからの入力データはアダプタ７でフレーム文字お
よびフオーマツト文字が取除かれ、トランジスタロジツ
クレベルに変換される。アダプタ７は、裁定装置でバス
アクセスが許可されると、個々のアダプタプロセツサに
よりセツトアツプされた位置で、ＤＭＡ動作によりデー
タバスからメインメモリ１６にデータを直接転送する。

アダプタ７でアダプタプロセツサへのサービスが必要な
場合、割込み要求が、裁定装置／ＩＶＮ発生器２９によ
り、競合する他の割込み要求の中で調整され、アーキテ
クチヤの物理的位置により決まる最高の優先順位のアダ
プタ７が選択されると、裁定装置／ＩＶＮ発生器２９
は、メインメモリ１６内の開始アドレスを与える割込み
ベクトル番号を生成し、制御プロセツサ１５は命令を取
出し、アダプタ７が指示する特定のタイプの割込みを実
行する。

種々のマシン制御、ＭＭＩＯ制御機能およびデコーダ、
割込み制御ロジツク、バスエラー／マシン検査ロジツク
ならびにエラー制御について、以下詳細に説明する。

制御ユニツト割込みレベル 図示のシステムでは、制御ユニツトに前述のＭＣ６８０
００のマイクロプロセツサを用いている。このマシンは
８つの割込みレベルと１つの全体的な割込みレベルを有
する。これらのレベルについて本発明に関連して説明す
る。

バスエラーレベル：これは全体的なエラーレベル割込み
で、エラーが検出され、制御プロセツサ１５がバスを制
御している場合に、制御ロジツク２７により活性化され
る。このエラーはＢＥ／ＭＣレジスタ２６がリセツトさ
れ、かつ外部バスのＴＳ１２が再び使用可能になるま
で、インタフエース１０を使用禁止する。制御ユニツト
の割込み制御ロジツク（ＩＣＬ）６６は、バスエラーが
生じた後に割込みがサービスされるのを阻止する。ＩＣ
Ｌ６６は、割込みが再度提示できないうちにリセツトさ
れねばならない割込み禁止ラツチを含む。

割込みレベル７：このレベルは本発明とは無関係なデイ
スクダンプおよび検査機能に割当てられる。

割込みレベル６：アダプタ７はこのレベルで制御割込み
を行ない、裁定装置／ＩＶＮ発生器２９により割込みベ
クトル番号が生成される。制御割込みは、アダプタ７に
より生成される３つの割込みクラスの１つで、他の２つ
は、動作割込みおよびアダプタ７のマシン検査である。
後者の２つの割込みクラスは、後述の割込みレベル１で
生じる。これらの割込みは、バス許可（ＢＧ）信号によ
り割込みが肯定応答（ＡＣＫ）されているアダプタ７に
よりリセツトされる。バス許可信号についてはＤＭＡイ
ンタフエースの項で説明する。

他のレベル６の割込みは、サービスモードでサービス機
能に専用されるサービスアダプタ８からの割込みであ
る。

割込みレベル５：これは、アドレスが識別されたことを
制御プロセツサ１５に知らせるアドレス検出割込みであ
る。この割込みはレベル５の割込みＡＣＫサイクルを復
号することによりリセツトされる。

割込みレベル４：これは、アダプタ７がバスマスタで、
エラーが制御ロジツク２７により検出されるとアクテイ
ブになるマシン検査レベルである。このレベルは、デコ
ーダ２８を介して制御プロセツサ１５により指示された
ＭＭＩＯコマンドでリセツトされる。

割込レベル３：これはエラー回復レベルの割込みで、割
込みレベル４がセツトされるとセツトされ、レベル３で
割込みＡＣＫサイクルの復号によりリセツトされる。こ
のレベルはまた、制御プロセツサ１５で用いられる制御
プログラムの動作レベルである。

割込レベル２は予備のレベルである。

割込みレベル１：このレベルは、アダプタ７からの動作
割込みおよびマシン検査割込みの場合に使用され、裁定
装置／ＩＶＮ発生器２９により割込みベクトル番号が生
成される。

割込みレベル０：これは、最も低いアプリケーシヨンタ
スク動作レベルの割込みである。このレベルのアプリケ
ーシヨンタスクは完了または停止点のいずれか早く起き
る方の時点まで続行する。

メモリデータフロー 記憶制御装置（図示せず）とメインメモリ１６の間のデ
ータ転送は、１６データビツトと２パリテイビツトを含
む１８ビツトのインタフエースを用いる。メインメモリ
１６の割込み動作の場合、データは、１バイトまたはワ
ードとして、制御プロセツサ１５または接続されている
アダプタ７の１つから書込むことができる。ＥＣＣ（エ
ラー訂正コード制御ロジツク）３０は、１６データビツ
トに関連して６ビツトのエラー訂正コードを生成する。
従つて、１バイトの書込みを必要とする書込命令は、読
取り・変更・書込サイクルを用い、６検査ビツトは１６
ビツトのワードのステータスを正確に反映する。１ワー
ドまたは半ワードの動作は、制御プロセツサ１５により
セツトされた上位または下位のデータストローブによつ
て選択される。アドレスチヤネルの最下位ビツトは、予
定のデータ転送のタイプと組合わせて上位のデータスト
ローブで使用する。若しこのビツトが０なら、上位のデ
ータストローブが生じる。若しこのビツトが１なら、下
位のデータストローブが生じる。アダプタ７からのＤＭ
Ａ書込みの場合の一定の書込動作は全ワード（２バイ
ト）動作を必要とする。ＤＭＡインタフエースにより、
ワード転送の要求を制御ロジツク２７に送ると上位およ
び下位のデータストローブがアクテイブになり、２つの
データストローブが生じる。

全ワード書込み動作で、６個のＥＣＣ検査ビツトがＥＣ
Ｃ制御ロジツク３０で生成され、１６データビツトとも
にメインメモリ１６に書込まれる。ワード書込み動作は
バイト書込動作を除き１メモリリサイクルしか必要とし
ないが、バイト書込動作の場合、アドレスが与えられた
バイトは、関連するバイトおよび６検査ビツトともにア
レイから読取られる。書込まれる予定のバイトは新しい
データを反映するように変更され、次いで１６データビ
ツトを用いて新しい６検査ビツトが生成される。それに
よつて生じる１６データビツトおよび新しい６検査ビツ
トはメインメモリ１６に再書込みされる。

システムロジツク システムロジツクは通常、変更しないまま設けられてい
るので、そのすべてが図面に詳細に示されてはいない。
システムロジツクは、クロツク生成ならびに種々の論理
機能のタイミング信号、使用可能になれば０．５秒ごと
にレベル１の割込みを生じるプログラムイネーブルタイ
マまたはカウンタ、カード選択、チツプ選択、ＲＯＭお
よびＲＡＭのアドレス復号ならびにリフレツシユ動作、
デコーダ２８に示すようなメモリマツプＩ／Ｏ機能を含
む。このブロツクは、操作員の制御パネル（図示せず）
のプログラム制御のアドレスの復号、システム制御ラツ
チおよびＴＳのセツトおよびリセツト、ならびに制御プ
ロゼツサ１５からアブプタ７への割込み要求の機能を含
む。

システムロジツクにおける新しい機能ユニツトは裁定装
置／ＩＶＮ発生器２９である。これは、アダプタ７から
の割込み要求の裁定、ＤＭＡ動作で制御プロセツサ１５
へのＤＭＡバス要求の裁定、バス許可ＡＣＫ信号の生成
による、ＤＭＡ動作の記憶サイクルの制御、およびＤＭ
Ａ動作中の３状態アドレスおよびデータバスの制御を処
理し、また、割込みベクトル番号生成および割込み要求
裁定も処理する。

バスエラー／マシン検査レジスタ ＢＥ／ＭＣレジスタ２６は、エラーが検出されるごとに
エラー表示を記憶する。エラーが検出され、制御プロセ
ツサ１５がバスマスタである場合、このレジスタでビツ
トがセツトされ、バスエラー信号は、１サイクルの間ア
クテイブになる。その結果、バスエラー例外処理ルーチ
ンが実行される。個々のアダプタ７がバスマスタのとき
エラーが制御プロセツサ１５で検出されると必ずＢＥ／
ＭＣレジスタ２６でビツトがセツトされ、エラーが検出
されたときにアダプタ７がバスマスタであつたことを表
示する。ビツトは、エラーの原因を表わすのにもセツト
され、制御プロセツサ１５へのレベル４の割込みがアク
テイブになる。この動作により、レベル３の割込みによ
るエラー回復ルーチンも実行される。また、アダプタ７
がバスマスタのときエラーが発生すると、バスマスタの
番号は、裁定装置／ＩＶＮ発生器２９にあるロジツクに
記憶され、後に、制御プロセツサ１５からのＭＭＩＯ命
令により読取ることができる。

エラー信号は、どのプロセツサがバスマスタであるかど
うかに関係なく、常にＤＭＡインタフエースのレベルに
活性化される。若しあるアダプタ７が現にバスマスタで
あれば、このエラー信号により、そのアダプタ７はＤＭ
Ａインタフエースへのすべての信号を使用禁止する。Ｂ
Ｅ／ＭＣレジスタ２６のビツトがセツトされると、すべ
てのアダプタ７のＤＭＡアクセスは阻止される。ＢＥ／
ＭＣレジスタ２６には１６のビツトがあり、その出力Ｅ
₁〜Ｅ_Nは、第１Ｂ図に示すように、制御ロジツク２７に
供給される。前記１６ビツトのそれぞれの意味は下記の
ように定義される： ビツト０：このビツトはパリテイエラーである。パリテ
イ検査は、ＥＣＣ制御ロジツク３０で書込まれたデー
タ、または制御プロセツサ１５の入力で読取られたデー
タについてＰＣ（パリテイチエツカ）３１および３２に
より実行される。ＰＧ（パリテイ発生器）３３は制御プ
ロセツサ１５の出力で動作し、所要のパリテイ出力を生
成する。

ビツト１：このビツトはメインメモリ（ＲＡＭ）１６か
らの二重ビツトエラーである。ＥＣＣ制御ロジツク３０
は単一ビツトエラーを修正することができるが、二重ビ
ツトエラー（ＤＢＥ）は、図示のように、ＢＥ／ＭＣレ
ジスタ２６に入力するＤＢＥ信号をアクテイブにする。
エラーが生じたときのバスマスタは、後に説明するよう
に、ビツト６により表示される。二重ビツトエラーはＲ
ＡＭ１６内で生じる可能性が最も大きい。

ビツト２：これはリフレツシユアンダーラン（ＲＵ）で
ある。このビツトはＲＡＭ１６により生成され、ＢＥ／
ＭＣレジスタ２６にＲＵ信号として供給される。この動
作は、リフレツシユ選択サイクルが、ＲＡＭ１６の動的
リフレツシユに必要な指定された時間内にアクテイブで
なかつた場合に生じる。

ビツト３：これはアクセスエラー／データＡＣＫタイム
アウトエラービツトである。このエラーは下記の７項目
のいずれかの原因により生じる： (a)ＲＡＭ１６の保護領域への書込みが試みられた。

(b)アダプタ７によるＲＡＭ１６内のＭＭＩＯ空間への
アクセスが試みられた。

(c)スーパバイザデータモードではないときに制御プロ
セツサ１５によりＭＭＩＯ空間がアクセスされた。

(d)ＲＡＭ空間に実現されていない領域の読取りまたは
書込みが試みられた。

(e)ＲＯＭ１７の書込みが試みられた。

(f)４マイクロ秒内に付属装置（記憶制御装置またはア
ダプタ）から制御プロセツサ１５にデータ転送肯定応答
（ＡＣＫ）が返されなかつた。

(g)バスマスタになつているアダプタ７が４マイクロ秒
内にストローブを非アクテイブにしなかつた。

これらの原因の中のどれによつてエラーが生じたかは、
次に説明するように、ＢＥ／ＭＣレジスタ２６にある他
のそれぞれのビツトがセツトされているかどうかによつ
て決まる。

ビツト４：これはタイマ割込みがリセツトされていない
ことを表わす。

ビツト５：これはＤＭＡタイムアウトである。このビツ
トは、バス許可（ＢＧ）信号を受取つたアダプタ７が２
マイクロ秒内にバス許可ＡＣＫ信号を返さない場合にセ
ツトされる。

また、２マイクロ秒以上前に肯定応答されたデータ転送
をアクテイブにする制御プロセツサ１５からのＭＭＩＯ
命令により選択されたアダプタ７はこのビツトをセツト
し、バスマスタのアダプタ７による転送サイクルの開始
の失敗もこのビツトをセツトする。これは２マイクロ秒
内にアドレスストローブをアクテイブしないアダプタ７
により指示され、このビツトがセツトされる。

ビツト６：これはバスマスタ標識でる。このビツトがセ
ツトされている場合、エラーが検出されたときのアダプ
タ７はバスマスタであつたことを意味する。

ビツト７：これはアクセスタイプの標識である。このビ
ツトがセツトされている場合、エラー発生時の動作は読
取り動作であることを指示し、このビツトがセツトされ
ていない場合は、この動作は、書込み動作であることを
指示する。

ビツト８：これはＲＡＭ書込み領域保護違反である。こ
れは、スーパバイザデータモード以外で、アダプタ７ま
たは制御プロセツサ１５がＲＡＭ１６の保護領域に書込
みを試みたことを表わす。

ビツト９〜１１：これらのビツトはＲＡＭカード選択ビ
ツトで、エラーが検出されたときにＲＡＭ１６のどの記
憶セクシヨンが選択されていたかを表わす。

ビツト１２：このビツトはＲＯＭカード選択ビツトで、
エラーが生じたときにＲＯＭカードが選択されていたこ
とを表わす。

ビツト１３：このビツトは、制御プロセツサ１５が停止
されたことを表わす停止ビツトである。

ビツト１４および１５：これらは未使用の予備ビツトで
ある。

メモリマツプドＩ／Ｏ（ＭＭＩＯ） デコーダ２８は、制御ラツチのセツトおよびリセツト、
制御情報のアダプタ７への書込み、および必要なときア
ダプタ７のＭＣレジスタの読取りに使用される。一般
に、ＭＭＩＯ動作は、アドレスバスのアドレス可能範囲
を有するが、記憶空間には割当てられていないアドレス
の復号によつて制御されたＩ／Ｏ動作を構成する。これ
らのアドレスは、復号されると、制御プロセツサ１５ま
たは接続されているアダプタ７の制御命令として使用さ
れる。ＭＭＩＯ動作は制御プロセツサ１５により開始さ
れ制御される。動作自体は、アドレス指定されたＭＭＩ
Ｏ空間へまたはデータを転送する１つのロード命令また
は書込み命令の実行からなる。ＭＭＩＯの動作の場合、
制御プロセツサ１５はバスマスタであり、動作はスーパ
バイザデータモードで実行されなければならない。ＭＭ
ＩＯにより実行されるのは： アダプタ７のリセツト（各アダプタ７はこのコマンドに
対する特定のＭＭＩＯアドレスを有する）アダプタ７の
イネーブル、アダプタ７のデイスエーブル、指定された
アダプタ７への割込み、指定されたアダプタ７でのマシ
ン検査レジスタの読取り、個々のアダプタ７へのサービ
ス割込みのセツト、または基本的な保証検査のないアダ
プタ７のリセツト、もしくはデイスケツトアダプタのプ
ログラムスイツチの読取りの動作である。

第１Ａ、Ｂ図に示す設計では１８個までのアダプタ７が
使用されることがあり、これらはその物理的位置により
優先順位が指定される。これらのアダプタ７は順次に番
号が付与され、＃１のアダプタ７には、制御ユニツトの
裁定装置２９で最低の優先順位のＤＭＡおよび割込みが
指定される。最高の優先順位は、デイスケツトアダプタ
機能に予約されている＃１８のアダプタ７に付与され
る。

ＭＭＩＯロジツクも、制御プロセツサ１５または記憶制
御装置とともに設置された種々のシステム制御機能を復
号するデコーダを有するが、４つの特定のＭＭＩＯ命令
は他の素子に割当てられる。これらの素子には、バスマ
スタレジスタ（図示せず）、ＤＣ（データ比較）レジス
タ２３、ＡＣ（アドレス比較）レジスタ２２およびＦＳ
（機能選択）レジスタ２４がある。

ＤＭＡ（直接記憶アクセス） 図示のアーキテクチヤにおいて、直接記憶アクセスは、
１バイトまたは複数バイトすなわちワードをメインメモ
リ１６へまたはメインメモリ１６から転送することがで
きるバスマスタ開始のＩ／Ｏ動作である。バスは、１８
ビツト（１６データビツトと２パリテイビツト）の両方
向性データを、メインメモリ１６および接続されている
アダプタ７またはメインメモリ１６の間および制御プロ
セツサ１５の間に供給する。そのため、バスマスタは、
バスに接続され、システムバスを制御することができる
ユニツトと規定される。バスマスタは、データ転送の方
向を決め、アドレスおよび制御情報を供給して転送を管
理し、書込み動作中、データを供給する。ＤＭＡバスに
接続されたいくつかのユニツトはバスマスタになること
ができるから、裁定装置２９による裁定は、任意の１つ
の時点でどのユニツトがバスマスタとして動作するかを
決める。

ＤＭＡ動作中に、ＲＡＭ１６の記憶空間へのアクセスは
実アドレスを用いる。アダプタ７によるＤＭＡ動作は、
使用するアドレスをアダプタ７によつてセツトアツプす
るデータ転送である。インタフエースは一般的なＤＭＡ
の場合を処理することが可能である。その場合、ＤＭＡ
コントローラは開始アドレスによりセツトアツプされる
が、この動作は本設計では実現されない。個々のアダプ
タ７は、開始アドレス位置および制御プロセツサ１５か
らのカウントを入手し、アドレス情報を記憶する。アド
レス情報はＤＭＡを介して、接続されているアダプタ７
に転送されるが、この転送はアダプタ７自身によつて開
始され、制御される。メインメモリ１６には各アダプタ
７に割当てられる指定された予備の空間はなく、アダプ
タ７に割当てられる記憶空間は時間によつて異なること
がある。

ＤＭＡインタフエース信号 ＤＭＡインタフエースは１６データビツトと２パリテイ
ビツトからなる１８ビツト幅の両方向性データバスを含
む。このデータバスは完全にアクテイブである。ＤＭＡ
読取り動作中。または制御プロセツサ１５からアダプタ
７へのＭＭＩＯ書込み動作中、データバスは制御プロセ
ツサ１５に接続された制御ユニツトロジツクにより駆動
される。

アドレスバスはマルチポイントの２３ビツトバスで、か
つ両方向性で完全にアクテイブである。ＤＭＡ動作が行
われていない場合、外部アドレスバスは制御プロセツサ
１５により駆動され、アドレスを監視することが可能で
ある。このバスは、制御プロセツサ１５から、アダプタ
プロセツサ４２へのＭＭＩＯ制御動作中、制御プロセツ
サ１５に接続されたロジツクにより駆動される。

書込み信号線：これはバスマスタにより駆動されるマル
チポイント信号線である。書込み信号は、すべてのＩ／
Ｏ動作でデータバスによる転送方向を、３状態分離制御
ロジツク（図示せず）に指示する。この動作は後に詳細
に説明する。ＤＭＡ動作中、この信号の活性化はバスマ
スタからＲＡＭ１６へのデータ転送を指示する。この信
号の非活性化はＲＡＭ１６からバスマスタへのデータ転
送を指示する。この動作は本明細書では読取り動作とい
う。

ＤＭＡインタフエースにおけるその他の制御線およびバ
スは下記のものを含む： レベル１割込み：これは、制御プロセツサ１５の保留の
レベル１割込みを生じるアダプタ７により駆動されるマ
ルチポイント信号である。アダプタ７は、データ割込み
またはアダプタ７のマシン検査割込みを生じると、この
信号線を活性化する。

レベル６割込み：これは、制御プロセツサ１５の保留レ
ベル６割込みを生じるアダプタ７により駆動されるマル
チポイント信号である。これは、制御割込みがサービス
を要求すると活性化される。

レベル１割込みＡＣＫ信号もサポートされ、この信号
は、アダプタ７からのレベル１割込みの割込みＡＣＫサ
イクルが実行されると制御プロセツサ１５により活性化
される。レベル６割込みのＡＣＫ信号は、レベル６の割
込みＡＣＫが実行されると制御プロセツサ１５により活
性化されるマルチポイント信号である。

バス要求／割込みＡＣＫバス：これは１８線のバスで、
各アダプタ位置に１本のバス線が割当てられる。このバ
スは、裁定装置／ＩＶＮ発生器２９によりマルチプレク
スされ、バス要求およびアダプタ割込み要求を処理する
手段として作用する。制御プロセツサ１５がレベル１割
込みの割込みＡＣＫサイクルを実行すると、制御ユニツ
トにあるシステムロジツクは、アダプタ７へのレベル１
割込みＡＣＫをアクテイブにする。レベル６の割込みＡ
ＣＫ信号が生じると、アダプタ７にレベル６割込みＡＣ
Ｋ信号が与えられる。レベル１割込みＡＣＫ線がアクテ
イブの場合、割込みを要求しているアダプタ７は、制御
プロセツサ１５にレベル１割込みが出されていた場合、
そのバス要求をアクテイブにする。裁定装置２９はこれ
を割込み要求とみなしている。同じ動作がレベル６割込
みＡＣＫの場合にも生じる。若しレベル１またはレベル
６の割込みＡＣＫ信号がどちらもアクテイブではないか
ら、アダプタ７は、ＤＭＡ要求を有する場合、バス要求
線もアクテイブにすることができる。

バス要求線動作：レベル１またはレベル６の割込みＡＣ
Ｋ信号がアクテイブでない場合、ＤＭＡ要求を生じるア
ダプタ７は、そのバス要求／割込要求線を活性化するこ
とができる。これは裁定装置２９によるＤＭＡ要求とみ
なされる。この線は、Ｉ／Ｏ動作のバスの制御を要する
接続されたアダプタ７のどれかにより駆動される。アダ
プタ７は、バス要求のためそのバス要求／割込み要求線
を活性化し、その状態を、バス要求が許可されるまで保
持しなければならない。バス要求は、レベル１またはレ
ベル６の割込みＡＣＫ線がアクテイブになるか、または
アダプタ７が使用禁止になる場合は除去される。アダプ
タ７はアクセスを許可されると、その転送動作の期間
中、バスマスタになる。

割込みＡＣＫ線： 制御プロセツサ１５がレベル１割込みに応答して割込み
ＡＣＫサイクルを実行しているとき、レベル１割込みＡ
ＣＫ線はアダプタ７に対して活性化される。レベル６割
込みおよびレベル６割込みＡＣＫ線の場合も同様であ
る。これらのＡＣＫ信号はどちらもアダプタ７を制御し
て、ＤＭＡバス要求をバス要求／割込み要求線から取除
く。若しレベル１割込みＡＣＫがアクテイブなら、制御
プロセツサ１５にレベル１割込みを示しているアダプタ
７は、そのバス要求／割込要求線を活性化する。レベル
６割込みＡＣＫがアクテイブの場合も、レベル６割込み
を示しているアダプタ７は同じように動作する。割込み
は裁定装置２９の裁定ロジツクにより符号化され、最高
の優先順位を有するアダプタ７からの要求が割込みベク
トル番号の形式で制御プロセツサ１５に示される。割込
みベクトル番号は、示された特定のタイプの割込みの、
メモリにあるサービスルーチンの開始アドレスを制御プ
ロセツサ１５に与える。

バス許可／割込み受入れバスは、前述のように、１８信
号線のバスで、各アダプタ位置に１線ずつ割当てられて
いる。このバスはバス許可を処理する裁定装置２９によ
つてマルチプレツクスされ、割込みするアダプタ７に、
その割込みが制御プロセツサ１５により受入れられてい
ることを知らせる。個々のアダプタ７は、若しレベル１
またはレベル６割込みＡＣＫの間アクテイブなバス許可
／割込み受入れ信号を認識すれば、制御プロセツサ１５
に示されている割込みのタイプに対応する符号化された
割込みタイプ線（３ビツト）を活性化する。裁定装置２
９におけるマルチプレツクス動作は下記のように行なわ
れる。

バス許可動作 バス許可信号は、裁定装置２９のバス裁定ロジツクによ
り生じ、バスの所有権をとる装置に与えられる。バスを
要求している装置は２つ以上あるかもしれないので、裁
定装置２９の裁定ロジツクはどの装置にバス制御を許可
するかを決める。物理的位置に基づいて優先順位を与え
る集中裁定方法が図示のように実現されている。＃１の
位置に設置されたアダプタ７（アダプタ＃１８に対応す
ることがある）は最高の優先順位を有し、裁定装置２９
の接続ポートの最後の位置に設置されたアダプタ７の優
先順位は最下位である。バス許可信号はいつたん活性化
されると、バス許可ＡＣＫ信号が活性化されるか、また
はバス許可が承認されないことが検出されるまでは非ア
クテイブにならない。アダプタ７はアクテイブなバス要
求信号が生じている間にバス許可信号の活性化を検出し
ない限り、バスマスタの権限でバスの信号を活性化する
ことは許されない。

割込み受入れ動作 レベル１またはレベル６の割込みＡＣＫ信号がアクテイ
ブの場合、制御プロセツサ１５は、割込みが肯定応答さ
れているアダプタ７へのバス許可／割込み受入れ信号を
活性化する。アダプタ７は、そのバス許可／割込み受入
れ線がアクテイブであり、レベル１またはレベル６の対
応する割込みが示されていることが分ると、符号化され
た割込みタイプの線を活性化し、制御ユニツトに示して
いる割込みのタイプを表示する。最も高い優先順位で要
求しているアダプタ７からの特定の割込みベクトルは、
裁定装置／ＩＶＮ発生器２９により生成される。

バス許可肯定応答 バス許可ＡＣＫ信号はＤＭＡ動作中にバスアクセスを得
るのに用いられるマルチポイント信号である。この信号
は、アクテイブなＤＭＡバス要求を生じ、かつバス許可
を受取るアダプタ７により活性化される。バス許可を受
取つた後、アダプタ７は、前のバスマスタからのアドレ
スストローブ、データ転送ＡＣＫおよびバス許可ＡＣＫ
信号がすべて非活性化されるまで待機して始めて、それ
自身のバス許可ＡＣＫ信号を活性化することができる。
バスアクセスはバス許可ＡＣＫ信号の非活性化とともに
終了する。

アドレスストローブ信号は、ＤＭＡ動作を実行するとき
バスマスタにより生じるマルチポイント信号である。上
位および下位データストローブもバスマスタにより生
じ、その一方または両方が、１バイトまたは１ワードが
必要であるか、かつバイトが下位または上位のどちらか
であるかを指示するのに使用される。

データ転送肯定応答 この信号は、Ｉ／Ｏ動作中に、アドレス指定されたアダ
プタ７、記憶制御装置またはシステムＭＭＩＯロジツク
により生じるマルチポイント信号である。この信号は、
ＤＭＡ動作中におけるアダプタ７とメインメモリ１６の
間の非同期動作、および制御プロセツサ１５のＭＭＩＯ
動作中における制御プロセツサ１５とアダプタ７の間の
非同期動作を可能にする。書込動作では、データ転送Ａ
ＣＫ信号は、従装置がインタフエース上の情報を獲得
し、サイクルが終了できることを指示する。読取り動作
では、データ転送ＡＣＫ信号は、従装置がデータをデー
タバスに乗せ、従つて制御プロセツサ１５がそれを読取
ることができることを指示する。ＤＭＡ動作中、従装置
はメインメモリ１６であり、データ転送ＡＣＫ信号は記
憶制御装置により供給される。制御プロセツサ１５から
アダプタ７へのＭＭＩＯ読取り／書込みサイクル中に、
アドレス指定されたアダプタ７は従装置であり、データ
転送ＡＣＫ信号を供給しなければならない。

エラー信号 これは、制御ロジツク２７の記憶制御ロジツクにより生
じるマルチポイント信号である。この信号は下記の中の
１つを指示することができる： (a)アダプタ７から受取つたデータのパリテイエラー。

(b)未設置記憶空間に対する読取りまたは書込み。

(c)ＲＯＭ書込みの試み、またはバス許可を受取つたが
２マイクロ秒内に応答しなかつたために生じるタイムア
ウト。

(d)アダプタ７がタイムアウト期限内にストローブを非
活性化しないために生じるタイムアウト。

(e)メインメモリ１６からの二重ビツトエラー。

(f)記憶保護違反によるエラー。

エラー信号はアクテイブなバスマスタのＩ／Ｏマイクロ
プロセツサにより入力として検出され、その場合、制御
プロセツサ１５へのインタフエースでアクテイブになつ
ている信号はどれも使用禁止にしなければならない。

システムリセツト これは次のリセツトのどれかが生じると制御プロセツサ
１５により活性化される負のアクテイブ信号である。

(a)電源オンのリセツト。

(b)ＭＭＩＯ命令により実行されたリセツト。

(c)サービスアダプタからのリセツト。

(d)デイスクダンプリセツト。

(e)プロセツサリセツト命令の実行。

サービス割込み サービス割込みは割込みレベル６で制御プロセツサ１５
に割込むことができる。アダプタ７はサービス割込み信
号を活性化することができ、制御プロセツサ１５は、サ
ービス割込みＡＣＫ信号を再活性化することによりサー
ビス割込みをリセツトする。サービスアダプタ８は、Ａ
ＣＫ信号を受取るとその割込みをリセツトしなければな
らない。サービス線はサービスアダプタ８から制御プロ
セツサ１５にしか接続しない。

アダプタ選択線３５は、アダプタ７にＭＭＩＯ動作を行
なう制御プロセツサ１５により活性化される負のアクテ
イブ信号線である。アダプタ７は、信号がアクテイブの
ときアドレスバスにある下位８ビツトを復号し、どのア
ダプタ７が選択されどの機能が実行されるべきかを決定
する。

サービスアダプタリセツト信号は負の信号で、サービス
アダプタ８により活性化される。この信号により、制御
プロセツサ１５はシステムリセツト信号を活性化し、サ
ービスアダプタ８を除きマシン全体をリセツトする。サ
ービス割込みＡＣＫ信号は、前述のように、制御プロセ
ツサ１５からサービスアダプタ８への２点間信号であ
る。

サービスインタフエース 第２図で、サービスアダプタ８は、前述のように、それ
自身のインタフエース１１を有する。インタフエース１
１は種々のレジスタをアクセスし、ソフトウエアのデバ
ツグおよびシステムハードウエアエラーの診断を支援す
る。ソフトウエアのデバツク機能を支援するため、制御
プロセツサ１５は、特に第２図に示されたそれぞれのレ
ジスタを実現する。これらのレジスタは、インタフエー
ス１１を介してアクセス可能である。また、これらのレ
ジスタは、診断のためアドレス比較（ＡＣ）レジスタ２
２にあらかじめロードされたアドレスを検出し、フアン
クシヨン選択（ＦＳ）レジスタ２４で指定された条件を
満たした場合、レベル５の割込み信号を生じる割込み制
御ロジツク（ＩＣＬ）６６を線２５を介して制御プロセ
ツサ１５にインタフエースする。同様のことがデータ比
較（ＤＣ）レジスタ２３とＦＳレジスタ２４の場合にも
当てはまり、これらのレジスタはデコーダ２８とＩＣＬ
６６をインタフエースする制御サービス機能を含む。Ｆ
Ｓレジスタ２４、ＡＣレジスタ２２およびＤＣレジスタ
２３は、第１Ａ図に示すように、制御ロジツク６７に含
まれている。

第２図の２バイトのＰＳレジスタ１８は、制御プロセツ
サ１５により書込み、サービスアダプタ８により読取る
ことができるが、制御プロセツサ１５により読取り、サ
ービスアダプタ８により書込むことは不可能である。Ｂ
Ｅ／ＭＣレジスタ１９は、マシン検査部に二重ポート出
力を有するので制御プロセツサ１５またはサービスアダ
プタ８により読取ることができる。ＢＥ／ＭＣレジスタ
１８はパリテイビツトを含まないので、これらのレジス
タをサービスアダプタ８が読取る場合、パリテイ検査は
禁止される。

第２図のＲＯＭ１７は、専用の２バイトデータバス、１
５ビツトアドレスバスおよび制御バスを介してサービス
アダプタ８にインタフエースされる。この専用インタフ
エースは、サービスプロセツサ（ターミナル３）が制御
プロセツサ１５、レジスタ１８および１９を読取る命令
をそれぞれ実行するのに使用される。

プロセツサ間割込み 制御プロセツサ１５とアダプタ７のアダプタプロセツサ
４２の間で相互のプロセツサ間割込みが可能である。制
御プロセツサ１５はＭＭＩＯ（メモリマツプＩ／Ｏ）命
令によりアダプタプロセツサ４２に割込むことができ
る。ＭＭＩＯ命令の１つは、選択されたアダプタ７に、
現に割当てられている通信バツフアのＤＭＡ読取り動作
をメインメモリ１６で行なうことを知らせるのに用いら
れる。他のＭＭＩＯ命令は、より高い優先順位レベル
で、選択されたアダプタ７に割込み、サービス機能を提
供するのに用いられる。制御プロセツサ１５から個々の
アダプタ７への割込みインタフエースは、ＤＭＡアドレ
スバスの下位８ビツト、および回線選択と呼ばれるマル
チポイント選択線からなる。この回線がアクテイブの場
合、各アダプタ７は、ＤＭＡアドレスバスの５ビツト
と、アダプタ７が取付けられているボード位置の配線か
ら供給される一定の５ビツトのロケーシヨンアドレスと
を比較する。比較されたアドレスが一致すると、そのア
ダプタ７は、ＤＭＡアドレスバスの他の３ビツトを復号
し、選択されたＭＭＩＯ機能を決定する。

アダプタ・制御ユニツト間の割込み 前述のように、レベル１またはレベル６の割込みレベル
の制御プロセツサ１５へのアダプタ割込みは可能であ
る。サービスアダプタ８は、アダプタ７と同じ割込み能
力を有し、かつサービスアダプタ８から制御プロセツサ
１５へ割込みレベル６で割込む能力を有する。サービス
アダプタ８から制御プロセツサ１５への割込みはすべて
前述のように処理される。

Ｆ２．アダプタにおけるデータの流れ（第３図） 受信動作の場合 次に、第１Ａ図、第１Ｂ図および第２図に関連する受信
動作の場合のアダプタ７のデータの全体的な流れを第３
図により説明する。

第３図で、ポート９に接続されたモデム５からのデータ
はＤ／Ｒ（ドライバ／レシーバ）３８に送られる。Ｄ／
Ｒ３８はＥＩＡ／ＲＳ２３２型のその他の規格のものを
用いることがある。Ｄ／Ｒ３８はモデム５の受信電圧レ
ベルを、残りの素子のトランジスタロジツク電圧レベル
に変換するのに用いられる。Ｓ／Ｄ（直列化器／並列化
器）３９は、例えばザイログ社のモデル８４４０の形式
で実現される。これは直列化および非並列化の機能だけ
ではなく、通信手順の要求によるフオーマツト化および
非フオーマツト化の機能を提供する。これは、フレーム
文字、同期文字、の挿入または削除、ブロツク検査文字
の生成等を含む。Ｓ／Ｄ３９は直列データを受取り、８
ビツトバイトを累積する。次いでＳ／Ｄ３９は、ＩＲＰ
Ｔ（割込み）線４０とＩＣＬ（割込み制御ロジツク）６
８を介してアダプタプロセツサ４２に割込み、干渉する
恐れのある割込みを排除する。

アダプタプロセツサ４２は、制御プロセツサ１５と同じ
ようにモートローラ社製のモデル６８０００のマイクロ
プロセツサを用いることがある。次いで、入力データバ
イトはＭＭＩＯ読取り動作によりＳ／Ｄ３９から読取ら
れる。Ｓ／Ｄ３９は、次のデータバイトを受取ると、再
びアダプタプロセツサ４２に割込み、アダプタプロセツ
サ４２による読取り処理が続けられる。

アダプタプロセツサ４２は、ワードすなわち２バイトの
データをその内部のデータレジスタに累積する。１ワー
ドの累積が完了すると、アダプタプロセツサ４２は、２
バイトを１ワードとして制御プロセツサ１５のメインメ
モリ１６への転送が可能になる。

メインメモリ１６からあらかじめ読取られた層制御ワー
ド（ＤＣＷ）は、アダプタ７がそのアダプタプロセツサ
４２で使用するアドレス情報を含み、ＤＭＡデータ転送
動作中にＲＡＭ１６をアドレス指定する。ＲＡＭ１６に
おけるデータバツフアのレイアウトは、ＤＭＡ動作中に
アダプタ７が直接ＲＡＭ１６をアドレス指定できるよう
に写像される。このＲＡＭ部はシステムアドレスのビツ
ト２３がＲＡＭ１６のアクセス中に活性化されないよう
にアドレス空間に配置される。次に、アダプタ７がＤＭ
Ａ書込み動作を実行する場合、アダプタ７は、アクテイ
ブのビツト２３により書込み動作を実行する。アクテイ
ブのビツト２３による動作はＤＭＡ要求ラツチをセツト
する。これは制御プロセツサ１５に対するＤＭＡバス要
求を活性化する。このラツチと割込み線はインタフエー
ス制御ロジツク４７（第３図）の一部分である。

制御ユニツトの裁定装置２９は、アダプタ７が最も優先
順位の高い要求元になると、特定のアダプタ７へのバス
許可信号を活性化する。アダプタ７がバス要求信号を表
示しバス許可信号を受取るまでの期間中、アダプタ７は
書込みサイクルに保持され、そのアドレスバス、データ
バスおよび制御信号はすべてアクテイブである。最終的
にバス許可を受取つた後、インタフエース制御ロジツク
４７は、バス許可ＡＣＫ信号を活性化し、続いて下記の
動作を順次に行なう： アドレスバスは第１Ｂ図および第２図のＤＭＡアドレス
バス（インタフエース１０）に接続されるが、ビツト２
３は非アクテイブの状態に移行し、ＲＡＭ１６で正しい
写像を行なう。アダプタ７の制御信号はＤＭＡ制御信号
インタフエースに送られ、データバス信号は第１Ｂ図お
よび第２図のＤＭＡデータバス（インタフエース１０）
に送られる。制御プロセツサ１５は、ＲＡＭ１６の書込
み動作を実行し、データがＲＡＭ１６に書込まれると、
アダプタ７に対するデータ転送ＡＣＫ信号を活性化す
る。アダプテ７がデータ転送ＡＣＫ信号を受取ると、そ
のインタフエース制御ロジツク４７はＤＭＡインタフエ
ースへの信号を順次非活性化し、アダプタプロセツサ４
２は書込み動作サイクルを完了する。

前述のシーケンスは、メツセージの終結または送信ブロ
ツクの終結をアダプタプロセツサ４２が受取つて識別す
るまで、通信回線から２バイト受取るごとに反復され
る。メツセージまたは送信ブロツクの終結が識別される
と、アダプタプロセツサ４２は、ブロツク終結が現われ
たことを制御プロセツサ１５に知らせる。この時点で、
制御プロセツサ１５は、ＲＡＭ１６に書込まれたデータ
ブロツクに対するデータ処理の実行を引継ぎ、所要のヘ
ツダまたはトレーラコードを生成するとともに、データ
ブロツクを、原始メツセージの所定の受取先にアドレス
指定された回線に出力する適切なアダプタに送る。アダ
プタ７は選択された出力インタフエースで、適切なフレ
ーム文字および制御文字を有する２バイトのデータブロ
ツクを一度にフオーマツト化し、接続されている通信回
線のプロトコルおよびインタフエースの回線要求に適合
させる。

送信動作の場合 ＤＭＡ送信動作中、アダプタプロセツサ４２は、一度に
２バイトをそのレジスタに取込み、Ｓ／Ｄ３９に送る。
（２バイト送るごとに）Ｓ／Ｄ３９がその送信バツフア
を空にすると、線４０上のＩＣＬ６８への割込み信号が
活性化され、アダプタプロセツサ４２への割込み信号が
生じる。アダプタプロセツサ４２はＤＭＡ読取り動作を
追加実行し、ＲＡＭ１６から更に２バイト取出す。受信
動作中と同じように、ＲＡＭ１６からあらかじめ読取ら
れた装置制御ワード（ＤＣＷ）は、アダプタ７が用いる
アドレス情報を含み、データ転送動作中ＲＡＭ１６をア
ドレス指定する。アダプタ７は、ＤＭＡ読取り動作を、
アクテイブのビツト２３により実行し、インタフエース
制御ロジツク４７にあるＤＭＡ要求ラツチに信号を送
る。この動作により、受信動作中と同じように、制御ユ
ニツトの裁定装置２９へのＤＭＡバス要求信号が活性化
される。裁定装置２９は、アダプタ７がアクテイブな要
求を有する最も優先順位の高い装置になると、バス許可
信号を活性化する。最終的にアダプタ７がバス許可信号
を受取ると、インタフエース制御ロジツク４７は裁定装
置２９へのバス許可ＡＣＫＪ信号を再び活性化し、裁定
装置２９は更に制御プロセツサ１５へのバス許可ＡＣＫ
信号を活性化し、順次下記のように動作する： アドレスバスは、ＤＭＡアドレスバスに接続され、情報
を受取る。ビツト２３は、ＲＡＭ１６への写像を正しく
行なうため非アクテイブにされる。制御信号はＤＭＡ制
御信号インタフエースで制御プロセツサ１５のタイミン
グに整合される。読取り動作であるから、インタフエー
ス制御ロジツク４７はインタフエースからデータを受取
るように調整される（第１Ａ図、第１Ｂ図または第２図
のＴＳ１２、１４または３４を適切な状態にセツトする
ことを含む）。制御プロセツサ１５の記憶制御装置はＲ
ＡＭ１６からの読取り動作を実行し、データがＤＭＡイ
ンタフエースでアクテイブの場合、アダプタ７へのデー
タ転送ＡＣＫ信号を活性化する。アダプタ７がデータ転
送ＡＣＫ信号を受取ると、インタフエース制御ロジツク
４７は、アダプタプロセツサ４２が読取り動作サイクル
を完了するごとに、ＤＭＡインタフエースで信号を非活
性化する。

ＲＡＭ１６からＤＭＡ読取り中に読取られる２バイトは
アダプタプロセツサ４２の内部のデータレジスタに書込
まれる。アダプタプロセツサ４２はＭＭＩＯ書込み動作
を実行し、１バイトのデータをＳ／Ｄ３９に転送する。
Ｓ／Ｄ３９は、バイトをＤ／Ｒ３８を介して転送する
と、再びアダプタプロセツサ４２に割込み、その送信バ
ツフアが空であることを知らせる。この動作は、２バイ
トのデータが通信回線でポート９を介して転送されるご
とに反復され、ＤＭＡ転送カウントが０になるか、また
はブロツク終結が現われるまで続行される。前述のよう
に、Ｓ／Ｄ３９は、それが接続されている通信回線のプ
ロトコルおよびフオーマツトの要求を満たすのに必要な
ブロツク検査文字、フレーム文字および制御文字を生成
するロジツクを含む。

Ｆ３．裁定装置の動作（第４図） 次に第１Ａ図および第２図の裁定装置２９の動作例を詳
細に説明する。

第４図は裁定装置２９の詳細を示す。裁定装置２９は、
同時に複数のアダプタ７から出された割込み要求、また
はＤＭＡ動作のためのバス要求を裁定する機能を有す
る。各アダプタ７は、第１Ａ図および第１Ｂ図に示すよ
うに、裁定装置２９に接続されたバス要求信号線および
バス許可信号線を有する。これらの信号は、ＤＭＡ動
作、割込み要求動作および割込みベクトル番号発生のた
めにマルチプレツクスされる。裁定装置２９は、最大１
８の異なるアダプタ７の裁定をすることができる。＃１
８のアダプタ７の優先順位が最も高く、＃１のアダプタ
７の優先順位が最も低く設定されているものと仮定す
る。

第４図で、各アダプタ７のバス要求信号は線５０から要
求ラツチ５５に供給され、バス許可信号はデコーダ５４
から線５１に出力される。前述のように、これらの信号
は、ＤＭＡ動作、割込要求動作、および裁定装置２９に
おける割込みベクトル番号生成のためにマルチプレツク
スされる。最初にＤＭＡ動作例について説明する。

＃１０および＃３のアダプタ７がＤＭＡ読取りまたは書
込み動作のため線５０上のそれぞれのバス要求信号を同
時に活性化するものと仮定する。要求ラツチ５５は線５
０の１８の可能なバス要求信号の状態をラツチする。こ
れは制御ロジツク６５が図示のようにラツチ要求信号を
活性化したときに行われる。バス要求信号は、エンコー
ダ５６およびデコーダ５４の入力がその要求の裁定中に
変化しないようにラツチされ、裁定動作を同期させる。

少なくとも１つの要求が要求ラツチ５５にラツチされて
いる場合、制御ロジツク６５はバス要求続行信号（ＢＲ
ＰＲＯＣ）を活性化して制御プロセツサ１５に送る。制
御プロセツサ１５はバス許可手順信号を活性化し、裁定
装置２９の制御ロジツク６５に送り返す。

要求ラツチ５５の出力はデコーダ５４の入力に供給さ
れ、デコーダ５４は、要求ラツチ５５で優先順位が最も
高いアクテイブな要求に基づいて線５１の１つに許可信
号を生成する。＃１０のアダプタ７は、＃３のアダプタ
７よりも高い優先順位を有するので、制御ロジツク６５
が図示のように許可イネーブル信号を活性化すると、バ
ス許可信号が活性化され、線５１を介して＃１０のアダ
プタ７に送られる。

要求ラツチ５５の出力はエンコーダ５６の入力にも供給
される。エンコーダ５６は、１８ビツトの中から優先順
位が最も高い要求元を選択して５ビツトのアダプタ識別
コードを作成する。このコードにより識別されたアダプ
タ７は、デコーダ５４でバス許可信号を与えられる。こ
のコードは、制御ロジツク６５が図示のようにラツチバ
スマスタ信号を活性化すると、ＬＢＭ（最終バスマス
タ）レジスタ５７にも書込まれる。従つて、エラー制御
のレコードが保持され、どれが最終バスマスタであつた
かを探したい場合、制御プロセツサ１５によりアクセス
することができる。

サービスを要求していた＃１０のアダプタ７は、線５１
の１つからバス許可信号を受取ると、バス許可ＡＣＫ信
号（ＢＧＡＣＫ）を活性化し、線５２で制御ロジツク６
５に送り返す。これで、要求されていたＤＭＡ動作が開
始される。

制御ロジツク６５は、制御プロセツサ１５に対するバス
許可ＡＣＫ信号（ＢＧＡＣＫ）を活性化し、アダプタ７
からのバス許可ＡＣＫ信号がアクテイブである限り、ア
クテイブの状態を保持する。この動作はエラー状態が起
きない限り当てはまる。アダプタ７がバス許可ＡＣＫ信
号を活性化すると、裁定装置２９は、制御ロジツク６５
で許可イネーブル信号を非活性化するとともにラツチ要
求信号を活性化し、次のＤＭＡサイクルのため線５０で
再びバス要求のサンプリングを行なう。

若しこのサイクル中にエラー状態が起きれば、制御プロ
セツサ１５は診断のためＭＭＩＯ動作を実行し、ＬＢＭ
レジスタ５７の内容を読取ることができる。このレジス
タのビツトは、ＭＭＩＯ読取り動作が生じると、ＭＵＸ
（マルチプレクサ）５８により線５９を介してシステム
データバスに送られる。この信号は、第１Ａ図のデコー
ダ２８から線６０に供給される。

裁定装置の割込み動作 制御プロセツサ１５の割込みベクトル読取りは通常、線
６１に信号を送る制御ロジツク６５により行なわれ、Ｍ
ＵＸ５８で割込みベクトルの生成を可能にする。ＭＵＸ
５８は、エンコーダ５６からのアダプタ識別コードに基
づいて割込みベクトルアドレス番号を生成する。アダプ
タ識別コードは内部のバス６３を介してＭＵＸ５８に送
られ、アダプタ７からバス６４を介して送られた割込み
（ＩＲＰＴ）タイプとともに用いられて、割込みベクト
ル番号を生成する。この番号は、データバスを表わす線
５９に現われる。この動作の詳細について次に説明す
る。

若し制御プロセツサ１５が、アダプタ７からのレベル１
またはレベル６の割込みに応答して、レベル１またはレ
ベル６の割込みＡＣＫサイクルを実行すれば、裁定装置
２９およびアダプタ７は割込みモードの動作に移行す
る。この動作モードでは、バス要求信号は割込み要求を
知らせるのに使用され、バス許可信号は割込み許可を知
らせるのに作用される。＃１０および＃３のアダプタ７
がレベル１の割込み要求を活性化しているものと仮定す
れば、（これらの要求は少なくとも１つのアダプタ７が
レベル１の割込み要求を持つていることを指示するため
ＯＲされ、）要求ラツチ５５は線５０で、１８の可能な
バス要求信号の状態をラツチする。この動作は制御ロジ
ツク６５が図示のようにラツチ要求信号を活性化すると
生じる。ラツチされたバス要求信号は裁定動作を同期さ
せるので、エンコーダ５６およびデコーダ５４の入力は
裁定動作中、一定の状態に維持される。

要求ラツチ５５の出力はデコーダ５４の入力に供給さ
れ、要求ラツチ５５にラツチされた優先順位が最も高い
アクテイブな要求に基づいて許可信号が生成される。１
８の可能なアダプタ７の中の１つのバス要求が線５０に
あることは、割込み要求を表わすものとみなされるが、
これはレベル１またはレベル６の割込みＡＣＫ線がアク
テイブであるからである。

要求ラツチ５５の出力はデコーダ５４に供給され、最高
の優先順位のアクテイブな要求に基づいた割込み許可信
号が生成される。この場合、＃３のアダプタよりも高い
優先順位の＃１０のアダプタの要求に許可が与えられ
る。この許可信号は、図示のように制御ロジツク６５か
らの許可イネーブル信号により活性化され、線５１の１
つの出力が要求の優先順位が最も高いアダプタ７にフイ
ードバツクされる。

要求ラツチ５５の出力はエンコーダ５６にも供給され、
アダプタ識別コードを生成する。このコードは、ＤＭＡ
動作中に行なつたようにＬＢＭレジスタ５７に書込まれ
る代りに、データバスの下位の５ビツト部に直接送られ
る。これは裁定装置２９により選択された特定の要求元
に一致することを表わす。

このコードは、バス許可イネーブル（この特定の機能で
は割込み許可イネーブルとして作用する）を与えられた
アダプタ７を識別する。許可されたアダプタ７の割込み
タイプコードのビツトも、バス６４からＭＵＸ５８なら
びに線５９を介して、第１Ａ図および第１Ｂ図のシステ
ムバス１３のデータ部に接続されているシステムデータ
バスに送られ、割込みが肯定応答されているアダプタ７
の番号に対応し、かつ３つの符号化された割込みタイプ
ビツトによる割込みの理由を示す８ビツトの割込みベク
トル番号が供給される。データ転送ＡＣＫ発生器すなわ
ちＩＣＬ６８は、データ転送ＡＣＫ信号（ＤＴＡＣＫ）
を生成する。この信号により、プロセツサ１５は割込み
ベクトル番号を読取り、割込みＡＣＫサイクルを終了す
る。

レベル１の割込みＡＣＫ信号が非アクテイブになると裁
定装置２９およびアダプタ７はＤＭＡ動作モードに戻
る。

レベル６の割込み動作も、レベル１の場合と同様で、制
御プロセツサ１５により生成されたレベル６の割込みＡ
ＣＫ信号に制御される。

Ｆ４．３状態制御ロジツクの動作（第５Ａ図〜第５Ｄ
図） 次に、バス１３およびインタフエース１０の適切な方向
性制御を行なうＴＳ１２、１４および３４の動作につい
て説明する。

制御プロセツサ１５の出力に接続されているＴＳ１４を
第５Ａ図に示す。図示のように、ＴＳ１４の対は読取り
または書込みサイクルにおいてデータおよびアドレスの
方向を制御するほか、非バス許可ＡＣＫ（ＮＯＴ ＢＧ
ＡＣＫ）の状態でも使用可能である。これらのＴＳ１４
は、必要に応じ、制御プロセツサ１５の入出力を分離
し、または流れの方向を制御する。第５Ａ図に示すよう
に、データの方向を制御するＴＳ１４は両方向性である
から、ＴＳ１４から制御プロセツサ１５の入力にデータ
を送つたり、制御プロセツサ１５の出力からＴＳ１４に
データを送つたりすることができる。しかしながら、ア
ドレスバスのＴＳ１４は読取りまたは書込みのどちらか
一方にしかデータを送り出すことができない。それに対
し、データバスのＴＳ１４は、読取りサイクルで１つの
方向にデータを送り、書込みサイクルで反対の方向にデ
ータを送ることができる。

第５Ｂ図はデータバスの両方向性のＴＳ１２を示す。Ｔ
Ｓ１２は制御ロジツク２７により使用可能または使用禁
止されるが、バスはＤＭＡ転送および割込み通知の両方
に使用されるので、エラー回復動作中以外は、通常使用
可能である。ＴＳ１２の方向は、第５Ｂ図に示すよう
に、種々の条件によつて決まる。バス許可肯定応答（Ｂ
ＧＡＣＫ）および読取りサイクルの条件が満たされる場
合、ＡＮＤゲート７０はＯＲゲート７２を介してＴＳ１
２の方向を、データがアダプタ７に進むように設定す
る。バス許可肯定応答否定（▲▼）および非
書込状態の条件が満たされる場合も、ＡＮＤゲート７１
はＯＲゲート７２を介してＴＳ１２の方向を、同様にデ
ータがアダプタ７に進むように設定する。若し書込み状
態が存在すれば、ＴＳ１２の方向は、データが制御プロ
セツサ１５に進むように、前記と反対の方向に設定され
る。また若し割込みが要求されれば、ＢＧＡＣＫ信号は
ＡＮＤゲート７０に存在せず、この場合もＴＳ１２の方
向は、データが制御プロセツサ１５に進むように設定さ
れる。

第５Ｃ図はアダプタ７とインタフエースされるＴＳ３４
を示す。アドレスバスのＴＳ３４は、第１Ｂ図に示すよ
うにエラー線３６からの特定のデイスエーブル信号がア
ダプタ７に印加されない限り、常にオンの状態のイネー
ブル線を有する、アドレスバスのＴＳ３４に、イネーブ
ル信号ならびにＢＧＡＣＫ信号が存在すると、ＴＳ３４
およびアドレスパスの方向は制御プロセツサ１５からア
ダプタ７に進むように設定される。

データバスのＴＳ３４の場合、ＢＧＡＣＫ信号および書
込みの条件が揃えば、ＡＮＤゲート７３はＯＲゲート７
４を介して、アダプタ７からの方向を設定する。さら
に、ＡＮＤゲート７５でＭＭＩＯ選択信号および読取り
状態の条件が満たされると、ＯＲゲート７４を介して、
同様にアダプタ７からの方向が設定される。若しＢＧＡ
ＣＫ信号および書込み標識がアクテイブなら、アダプタ
７はデータをＲＡＭ１６に転送している。若しＭＭＩＯ
選択信号がダクテイブで、書込み標識が非アクテイブ
（すなわち読取り）なら、制御プロセツサ１５はアダプ
タ７から読取りを行なつている。例えば、制御プロセツ
サ１５はアダプタ７のＭＣレジスタ（図示せず）を読取
ることができる。

第５Ｄ図はアドレスバスのＴＳ１２の最後のロジツク部
分を示す。ＯＲゲート７６の種々の入力条件はラツチ７
７の設定を制御し、アドレスおよびデータバスに接続さ
れたＴＳ１２の設定を取消す。ＯＲゲート７６に入力さ
れるこれらの条件は、ＰＯＲ（電源オンリセツト）、Ｓ
Ａ（サービスアダプタ）リセツト、ＭＭＩＯリセット、
ＤＤ（デイスクダンプ）リセット、外部バスＭＭＩＯ禁
止、ＢＥ（バスエラー）またはＬ４ＭＣ（レベル４マシ
ン検査）を含む。これらの条件の中のどれかがラツチ７
７をセツトし、セツトされたラツチ７７は、アドレスお
よびデータバスのＴＳ１２をオフにする（禁止する）。

Ｆ５．割込み動作におけるデータの流れ（第６図、第７
図） 第６図は割込み動作における制御プロセツサ１５からア
ダプタプロセツサ４２へのデータの流れを示す。第６図
で、制御プロセツサ１５はアドレスバスおよびアドレス
ストローブ信号（−ＡＳ）をデコーダ２８に送る。上位
アドレスビツトＡ９〜Ａ２３はデコーダ２８により復号
され、アダプタ選択信号は線３５を介してアダプタ７に
送られる。それとともに、下位アドレスビツトＡ１〜Ａ
８はアドレスバスドライバ９０を介してインタフエース
バス１０に送られる。これらの信号は、個々のアダプタ
７に設けられたインタフエース制御ロジツク４７が受取
る。アダプタ７には割込み制御ロジツク４１およびアダ
プタプロセツサ４２も含まれている。

第７図は、アダプタ７から制御プロセツサ１５への割込
み機能（裁定装置２９の優先順位エンコーダを含む）を
示す。

次に、データの流れに関連する初期設定ならびにコマン
ドについて説明する。

初期設定 アダプタ７の各々は、メインメモリ１６に一時的に割当
てられた通信領域を有する。これらの領域はアダプタご
とのＤＳＷ（装置ステータスワード）レジスタ２０およ
びＤＣＷ（装置制御ワード）レジスタ２１を含む。ＲＡ
Ｍ１６における特定のアダプタのＤＣＷとＤＳＷの位置
は、そのアダプタの物理位置により決められるが、制御
プロセツサ１５により割振られた空間はＲＡＭ１６内で
変更されることがある。マシンがリセツトされると、制
御プログラムは、接続されている各アダプタ７のＤＳＷ
およびＤＣＷを初期化する。ＤＣＷは制御プロセツサ１
５が実行するマイクロコードにより構築される。アダプ
タプロセツサ４２はＤＣＷを読取り、それ自身を初期化
する。ＤＣＷは、コマンドの種類により、コマンドバイ
トおよび入出力バツフアアドレスならびにその他のフイ
ールドを含む。動作中、ＤＳＷはアダプタプロセツサ４
２においてアダプタプロセツサマイクロコードにより構
築される。ＤＳＷは、アダプタプロセツサ４２のステー
タス、受取つたデータの量、現に実行中のシーケンス、
および最後のデータ転送に用いたバツフアのアドレスを
記録するフイールドを含む。

アダプタプロセツサ４２が制御プロセツサ１５からの割
込みを検出すると、アダプタ７は、ＲＡＭ１６に割当て
られた通信領域からのＤＣＷをＤＭＡ動作により取出
し、コマンドバイトに質問して制御プロセツサ１５が何
を要求しているかを知る。数多くのコマンドの１つにＩ
ＰＬコマンドがある。このコマンドにより、アダプタ７
はＤＭＡ動作によりＲＡＭ１６から動作コードをロード
する。ＲＡＭ１６の開始アドレスは。読取つたばかりの
ＤＣＷに含まれている。コマンドの動作が完了すると、
アダプタプロセツサ４２はＤＭＡ転送動作により終了ス
テータスを関連するＤＳＷに書込む。アダプタプロセツ
サ４２はアダプタ７から制御プロセツサ１５への割込み
により、タスクが完了したことを制御プロセツサ１５に
知らせる。

データの流れは制御プロセツサ１５のマイクロコードに
より制御される。制御プロセツサ１５はＤＣＷをセツト
アツプしてからアダプタ７に割込む。アダプタ７はＤＭ
Ａ動作によりＤＣＷを読取り、アダプタマイクロコード
は、ＤＭＡ書込み動作によりＲＡＭ１６でＤＳＷをセツ
トアツプし、次いで制御プロセツサ１５に割込み、制御
プロセツサ１５に動作が完了していることを知らせる。
制御プロセツサ１５はＲＡＭ１６のＤＳＷを読取り結果
を知ることができる。このように、ＲＡＭ１６は、各ア
ダプタ７に割当てられたＲＡＭ１６の通信領域により制
御プロセツサ１５とアダプタ７の間の通信用“メイルボ
ツクス”として動作することが分る。

データバツフア データバツフアはＤＣＷの中のバイトによりアドレス指
定され、ＲＡＭ１６内に置かれる。これらのバツフアは
アダプタ７によつて開始されたＤＭＡ転送を用いてアダ
プタ７によりアクセスされる。バツフアの大きさは一定
であるが、可変ブロツク数を割当てることができる。一
定の大きさ、例えば２８８データバイトの大きさよりも
長いメツセージを処理しようとすると、２８８バイトよ
りも大きいブロツクの各々は、それらのブロツクを要求
しているアダプタプロセツサ４２に供給される。

ＤＣＷコマンド アダプタプロセツサ４２は、制御プロセツサ１５からの
割込みを検出すると、ＲＡＭ１６に割当てられた通信領
域からのＤＣＷをＤＭＡ読取り動作により転送し、コマ
ンドバイトを質問しなければならない。コマンドの例と
して書込みまたは読取りコマンドがある。書込み動作の
場合、最初のアドレスがＤＣＷに現われるバツフアはＲ
ＡＭ１６から読取られて通信回線に転送され、転送され
るバイト数はＤＣＷのデータカウント部で指定される。
読取り動作は、ＤＣＷで識別された開始アドレスへの書
込みにより開始され、データカウントまたはブロツクの
終了の検出のうち、早く生じた方の時点まで続く。書込
みコマンドは、データをＲＡＭ１６から読取場合の送信
動作を指示する。読取りコマンドは、データをＲＡＭ１
６に書込む場合の受信動作を指示する。

この通信体系では、各々のアダプタプロセツサ４２は、
サービスのため制御プロセツサ１５に割込むように構成
させているが、ＲＡＭ１６へまたはＲＭＡからのＤＭＡ
転送を自主的に行ない、各アダプタインタフエースに接
続された特定のユーザターミナルへまたはからのメツセ
ージの待ち行列を構築または解消することができる。各
アダプタ７は、ユーザのプロトコルに適応し、インタフ
エースにおける要求を知らせるタスクを割当てられてい
るが、フオーマツトおよびプロトコルに制約されない純
粋なデータ形式でしかＲＡＭ１６と通信しないので、大
量のデータ集中が可能である。制御ユニツトの制御プロ
セツサ１５は、ＲＡＭ１６でメツセージが完成するまで
待機し、アダプタプロセツサ４２からメツセージ完成の
通知を受けてからそのメツセージを検査する。検査され
たメツセージは出力のアダプタプロセツサ４２に送ら
れ、種々の通信プロトコルに適合するのに必要なデータ
操作が実行される。このように操作されたデータは高速
出力線上でマルチプレツクスされる。マルチプレツクス
は、それぞれのユーザからの完全なメツセージが完全な
メツセージとして直列に送信されるが、送信順序は必ず
しも、それらのメツセージが開始された順序ではなく、
ほぼそれらのメツセージが完成された順序である。

Ｇ．発明の効果 以上の説明から判るように、極めて柔軟性に富むスキヤ
ナなしのメツセージ集線装置および通信マルチプレクサ
は、マルチプロセツサがバスを共用する構成から得られ
る。裁定装置２９の使用、ならびに制御プロセツサ１５
に代るアダプタプロセツサ４２によるＤＭＡ制御は、従
来の技術と全く異なる新しい方式である。この新しい方
式は、制御プロセツサ１５から大量の処理作業の負荷を
取除き、アダプタプロセツサ４２が個々のユーザのプロ
トコルおよびフオーマツトに関連したインタフエースタ
スクを処理することが可能である。制御プロセツサ１５
をオーバヘツドタスクから解放することにより、制御プ
ロセツサ１５は全般的な制御およびメモリアクセス、エ
ラー制御ならび割込みサービスを非常に効率的に実行す
ることができる。内部のＤＭＡ／ＭＭＩＯデータバスの
速度は、すべてのアダプタ７が最高速度で動作しても、
スループツト全体として使用可能なデータ帯域幅の２〜
３％しか使用しないように設定される。従つて、このよ
うなマシンは、多種類の通信機器およびターミナル装置
を、恐らくは遠隔地のホストＣＰＵとの通信のために接
続する複雑な通信環境にそのまま使用可能である。従来
の通常のマルチプレクサおよび通信コントローラはユー
ザポートのインタフエースの高速スキヤナに適応してい
る。これらのスキヤナは、スループツトが制限され、更
に制御プロセツサが全般制御だけでなく、本発明ではイ
ンタフエースのアダプタプロセツサに割当てることがで
きるマルチプレクシング、デマルチプレクシング、フオ
ーマツト化およびデフオーマツト化、ならびに段取りの
仕事のすべてを含むタスクに直面しているという事実に
より制約される。現在のビジネス環境では、多数の異な
つたフオーマツトおよびプロトコルを複数のユーザが使
用できることが重要であり、制御プロセツサの管理のた
め異なつたプロトコルまたはフオーマツトのデータを一
律に純粋なデータストリームに変換し、別の異なつたプ
ロトコルまたはフオーマツトの少なくとも１つのアダプ
タに転送する能力を持つことは極めて有利である。

【図面の簡単な説明】

第１Ａ図および第１Ｂ図は本発明の実施例のスキヤナな
しのメツセージ集中装置および通信マルチプレクサにお
ける詳細なデータの流れおよび制御アーキテクチヤを示
す図、第２図は全般的な高いレベルのアーキテクチヤお
よびデータの流れを示す図、第３図はアダプタにおける
データの流れを示す図、第４図は裁定装置におけるデー
タの流れを示す図、第５Ａ図〜第５Ｄ図は３状態ドライ
バレシーバの使用可能および、使用禁止を制御する論理
回路を示す図、第６図は制御プロセツサからアダプタプ
ロセツサへの割込み動作の場合のデータの流れを示す
図、第７図はアダプタから制御プロセツサへの割込みの
場合のデータの流れを示す図である。 １……ユーザターミナル、２……通信回線、３……ター
ミナル、４……ホストＣＰＵ、５……モデム、６……集
合制御装置、７……アダプタ、８……サービスアダプ
タ、９……ポート、１０、１１……インタフエース、１
２……ＴＳ、１３……システムバス、１４……ＴＳ、１
５……メインＭＰ、１６……メインＲＡＭ、１７……Ｒ
ＯＭ、１８……ＰＳレジスタ、１９……ＢＥ／ＭＣレジ
スタ、２０……ＤＳＷレジスタ、２１……ＤＣＷレジス
タ、２２……ＡＣレジスタ、２３……ＤＣレジスタ、２
４……ＦＳレジスタ、２６……ＢＥ／ＭＣレジスタ、２
７……制御ロジツク、２８……デコーダ、２９……裁定
装置／ＩＶＮ発生器、３０……ＥＣＣ制御ロジツク、３
１、３２……ＰＣ、３３……ＰＧ、３４……ＴＳ、３８
……Ｄ／Ｒ、３９……Ｓ／Ｄ、４１……割込み制御ロジ
ツク、４２……アダプタプロセツサ、４７……インタフ
エース制御ロジツク、５４……デコーダ、５５……要求
ラツチ、５６……エンコーダ、５７……ＬＢＭレジス
タ、５８……ＭＵＸ、６５……制御ロジツク、６６……
ＩＣＬ、６７……制御ロジツク、６８……ＩＣＬ、９０
……アドレスバスドライバ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 リチヤード・コルバート・マツトラツク、 ジユニア アメリカ合衆国ノース・カロライナ州ラレ ー、ブツシユヴエルド・レーン10005番地 (72)発明者 ジヨン・カーミン・ペスカトア アメリカ合衆国ノース・カロライナ州ダー ム、リメリツク・レーン1028番地 (72)発明者 ロバート・リン・スミス、ジユニア アメリカ合衆国マサチユセツツ州ノース・ イーストン、キングスレー・ロード５番地 (56)参考文献 特開 昭58−133068（ＪＰ，Ａ) 特開 昭58−48551（ＪＰ，Ａ) 特開 昭54−939（ＪＰ，Ａ) 特開 昭55−121525（ＪＰ，Ａ) 特開 昭55−121553（ＪＰ，Ａ) 特表 昭57−501700（ＪＰ，Ａ) 米国特許3836889（ＵＳ，Ａ) 国際公開84／3016（ＷＯ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】多数の相対的に低速のユーザ通信ポートか
   ら少数の相対的に高速の通信ポートへ、または前記高速
   の通信ポートから前記低速の通信ポートへメツセージを
   集線するデータ通信コントローラにおいて、 複数の通信ポートと、 各々が、前記通信ポートに接続可能な複数の通信ポート
   インタフエース・アダプタと、 前記複数の通信ポートの各々を前記アダプタに接続する
   ための手段と、 マイクロプロセツサとメインメモリと直接メモリアクセ
   ス入出力インタフエースとを有し、前記アダプタと前記
   メインメモリ間の通信を処理する制御装置と、 前記アダプタと前記制御装置と前記メインメモリのそれ
   ぞれに相互に接続され、これら相互間で通信をするため
   のアドレスバス及びデータバスと、 前記制御装置、前記アダプタおよび前記データバスに接
   続され、個別に同時に提示された前記バスへのアクセス
   要求を調停し、順次許可し、かつ同時に提示された前記
   制御装置への割込み要求を調停し、順次許可する裁定装
   置とを備え、 前記アダプタの各々は、マイクロプロセツサを有し、ポ
   ートへまたはポートからの通信を前記ポートのフオーマ
   ツト及びプロトコルで処理し、かつ前記メインメモリへ
   の直接メモリアクセスを開始し、かつ制御し、 前記メインメモリは、前記直接メモリアクセス入出力イ
   ンタフエースを使用して前記アダプタにより開始され、
   制御される直接メモリアクセスによつて前記バスを通し
   てアクセス可能であることを特徴とするデータ通信コン
   トローラ。