JPH0782479B2 - エラ−検出、分離および回復装置 - Google Patents

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。

A.産業上の利用分野 B.開示の概要 C.従来の技術 D.発明が解決しようとする問題点 E.問題点を解決するための手段 F.実施例 F1.全般説明（第1A図、第1B図、第２図） F2.アダプタにおけるデータの流れ図（第３図） F3.裁定装置の動作（第４図） F4.3状態制御ロジツクの動作（第5A図〜第5D図） F5.割込み動作におけるデータの流れ（第６図） G.発明の効果 A.産業上の利用分野 本発明はマルチプロセツサアレイと、エラーの分離、分
析およびエラー状態からの回復、および相互接続するデ
ータバスならびにアドレスバスのアクセスの制御を行な
う装置とに係る。

本出願は同時出願の米国特許出願第644882号（1984年８
月27日）、同第644889号（同前）に密接に関連する。

B.開示の概要 本発明のマルチプロセツサアレイでは、制御マイクロプ
ロセツサは共通に接続されたアドレスおよびデータバス
を複数の周辺マイクロプロセツサにインタフエースす
る。メモリマツプドI/Oインタフエースは、２つのプロ
セツサの間で信号の受取りと交換を相互に行ない、かつ
３つ以上のプロセツサの間でデータの受取りと交換を相
互に行なうため、バスへまたはバスからのアクセスを制
御する。個々のプロセツサは、各プロセツサと相互接続
しているデータバスおよびアドレスバスの間に接続され
た複数の３状態スイツチにより選択的に分離可能であ
る。エラー検出および制御ロジツクは、個々のプロセツ
サへ制御線を介して接続され、そのエラー表示に応答
し、制御線を介して、すべての前記マイクロプロセツサ
へのマルチポイントエラー信号をアクテイブにする。こ
の信号は、そのとき前記バスを制御しているプロセツサ
により、その動作を中止する信号と解釈され、かつ前記
制御マイクロプロセツサで、前記エラーの原因を分析す
るため割込みをする信号と解釈される。制御マイクロプ
ロセツサは、メモリマツプドI/O命令を個々の３状態選
択分離装置および、またはI/Oマイクロプロセツサのど
れかに送り、プロセツサを前記バスからそれぞれ分離す
るか、またはエラー分析ルーチンで前記プロセツサを制
御することができる。本発明の装置は更に、前記制御マ
イクロプロセツサに関連したマシン検査レジスタおよび
バスマスタレジスタを含む。これらのレジスタは、前記
制御マイクロプロセツサにより書込み、かつ前記I/Oマ
イクロプロセツサの１つによつてだけ読取ることができ
る。

C.従来の技術 従来のいくつかの診断ルーチンおよびアーキテクチヤに
はマルチプロセツサアレイ用のものもあるが、これらは
一般に、制御プロセツサにより実行されるルーチンに依
存しており、インタフエースする他のプロセツサの各々
にある信号線およびステータスレジスタを分析してエラ
ーのソースを見つける。この動作は有効ではあるが、制
御プロセツサの時間をかなり使用し、インタフエースす
るプロセツサの１つがハングアツプ（停止）する、すな
わち制御プロセツサからのコマンドに応答しない流動状
態になると、回復する手段が得られない。

D.発明が解決しようとする問題点 前述のような従来の技術の欠点にかんがみ、本発明の目
的は、マルチプロセツサ・アレイに、マルチプロセツサ
エラーの検出、分離および回復装置を設けることであ
る。

E.問題点を解決するための手段 本発明のマルチプロセツサアレイのエラー検出・分離お
よび回復装置では、制御マイクロプロセツサは共通に接
続されたアドレスおよびデータバスを複数の周辺マイク
ロプロセツサにインタフエースする。メモリマツプドI/
Oインタフエースは、２つのプロセツサ間での相互の信
号の受取りと交換を行ない、かつ３つ以上のプロセツサ
間での相互のデータの受取りと交換を行なうため、バス
へまたはバスからのアクセスを制御する。個々のプロセ
ツサは、各プロセツサと相互接続しているデータバスお
よびアドレスバスの間に接続された複数の３状態スイツ
チ（ドライバ／レシーバTS）により選択的に分離可能で
ある。エラー検出および制御ロジツクは、個々のプロセ
ツサへ制御線を介してすべてのマイクロプロセツサへの
マルチポイントエラー信号をアクテイブにする。この信
号は、そのとき前記バスを制御しているプロセツサによ
り、その動作を中止する信号と解釈され、かつ制御マイ
クロプロセツサで、前記エラーの原因を分析するため割
込みをする信号と解釈される。制御マイクロプロセツサ
は、メモリマツプドI/O命令を、個々の３状態選択分離
装置TSおよび、またはI/Oマイクロプロセツサのどれか
に送り、プロセツサを前記バスからそれぞれ分離する
か、またはエラー分析ルーチンで前記プロセツサを制御
することができる。本発明の装置は更に、制御マイクロ
プロセツサに関連したマシン検査レジスタおよびバスマ
スタレジスタを含む。これらのレジスタは、制御マイク
ロプロセツサにより書込み、かつI/Oマイクロプロセツ
サの１つによつてだけ読取ることができる。

F.実施例 F1.全般説明（第1A図、第1B図、第２図） 次に本発明の良好な実施例を図面を参照して説明する。
同一の要素が、説明の箇所により、または図面によつて
表現が異なることがであるが、同じ参照番号を用いる限
り同一のものである。

本発明の実施例は、当業者がプロセツサの割込み、特に
モトローラ68000のようなプロセツサの場合についてそ
の概要を承知しているという前提で説明する。実施例で
は特にこのようなプロセツサを用いるが、本発明は特定
のプロセツサに限定されるものではない。従つて、詳細
な流れ図やマシンコードリストは、本発明の理解には必
要としないので、本明細書には記載しない。このような
リストは、特定のプロセツサの動作で用いるのに限定さ
れ、実行すべき機能および特定のプロセツサ用にセツト
された命令を理解できる通常の技術を有する者であれば
容易にプログラミングすることができる。

第２図は、本発明の良好な実施例における高いレベルの
全体的なアーキテクチヤおよびデータの流れを示す。図
面下部のユーザインタフエースと表示された破線から下
の装置はすべて普通の通信設備であつて、モデム、通信
回線、ターミナル、集合制御装置およびホストCPUを含
む。これらの装置はすべて異なつた速度、プロトコルお
よびデータ形式で運用され、本発明の良好な実施例の通
信アダプタの通信ポートにインタフエースされる。ホス
トCPUへ又はホストCPUからのメツセージは、図面上部に
示された、種々の内部レジスタ空間を含む破線枠内のメ
インメモリ（RAM）16にある待ち行列に加えられる。メ
インメモリ16内の特定の内部レジスタは別個に図示され
ている。メインメモリ16の待ち行列内のメッセージは、
個々の通信アダプタ７により制御されるDMAを介して直
接にロードされる。各アダプタは制御プロセサと同じタ
イプのマイクロプロセツサを有する。各アダプタには、
それが取付けられているユーザ及び与えられた通信ポー
トのプロトコル、フオーマツト及び所望のスピードに従
つてメツセージをフオーマツテイングあるいはデフオー
マツテイングする役割が与えられている。従つて、メイ
ンメモリ16とのデータ交換は、フレーム文字、同期文字
等を含まない純粋なデータ交換であるので、複数のユー
ザ間の通信が容易になる。ユーザのすべて、ユーザごと
に異なつたプロトコルおよびフオーマツトを用いてその
ユーザに関する限りトランスペアレントな方法で通信を
行なうことができる。なぜなら、ユーザがインタフエー
スする個々のアダプタ７は、必要に応じてプロトコルお
よびフオーマツトの間の変換を行なう複雑なタスクを処
理し、通信を可能にするからである。

第２図で、構内のユーザターミナル１は、集合制御装置
６を介して通信アダプタ７の通信ポート９に接続可能な
装置の１つとして図示されている。

アダプタ７は、ユーザからのメツセージ、または遠隔地
のホストCPU4からユーザへのメツセージを処理する通信
コントローラ・メツセージ集線装置・マルチプレクサ内
に設けられている。電話回線が遠隔地への通信に必要と
なる場合、ユーザインタフエースのモデム５（外部）が
図示のように使用される。サービスアダプタ８は、通常
の動作モードでは通信アダプタであり、DMA/MMIOインタ
フエース（インタフエース10）にインタフエースされ
る。インタフエース10は、他のアダプタ７も使用するシ
ステムデータバスおよびアドレスバスならびに制御線を
含む。専用サービスバスおよびアドレスバスを含む専用
サービスインタフエース（インタフエース11）は、図示
のように、通信回線および遠隔地のモデム５を介してリ
モートのターミナル３に接続されたサービスモデル５を
介して受取つたコマンドによりサービスアダプタ８が使
用することができる。専用サービスインタフエース11は
サービスアダプタ専用のROM17を含む。ROM17は制御およ
び診断ルーチンを含み、リモートのターミナル３からア
クセスし、マシン全体の素子を動作させてエラーのソー
スを発見することができる。PS（プログラム状態）レジ
スタ18およびBE/MC（バスエラー／マシンチエツク）レ
ジスタ19は特に、制御プロセツサ15がたとえ使用禁止ま
たは動作不能になることがあつても、専用サービスイン
タフエース11により使用することができる。

ユーザターミナル１からのデータの流れは、通常アダプ
タ７、DMA/MMIOインタフエース10、３状態ドライバ／レ
シーバ（TS）12、およびシステムバス13を介してメイン
メモリ（RAM）16に至る。他のレジスタ18〜23もRAM16の
一部分であるが、別個に図示されている。従つて、第２
図で破線枠内のすべての部分は実際にはRAM16の一部分
である。

３状態ドライバ／レシーバ（TS）14は制御プロセツサ15
のインタフエースを分離する。また、他のTS（第1B図3
4）よりアダプタ７の通信アダプタインタフエースがDMA
/MMIOインタフエースから分離される。

第２図の基本的マシンは最大16の通信回線に対応するア
ダプタ７をサポートし、アダプタ７は１つまたは２つの
ポート９をサポートすることができる。なお、図示され
てはいないが、基本的マシンでは、多くの、マイクロプ
ロセツサによるシステム設計で通常行なわれるように、
制御プロセツサの制御プログラムを記憶するためのデイ
スケツトアダプタおよび駆動装置も含む。このデイスケ
ツトアダプタおよび駆動装置は、アダプタ７と同じタイ
プのインタフエース10よりインタフエースされるが、こ
れは本発明の理解には不要であるので沿示を省略する。

本発明の良好な実施例では、制御プロセツサ15はモート
ローラ社のMC68000を用いることがある。MC68000はクロ
ツク周波数8MHzのプロセツサで、16ビツトの両方向性デ
ータバスと、上位データストローブおよび下位データス
トローブの両者を組込む23ビツトアドレスバスを提供す
るので、16Mバイトを越えるメモリアドレシング範囲が
与えられる。良好な実施例でMC68000は、８個の32ビツ
トデータレジスタ、７個の32ビツトアドレスレジスタ、
ユーザスタツクポインタ、監視スタツクポインタ、32ビ
ツトプログラムカウンタおよび16ビツトステータスレジ
スタを提供する。データレジスタは、８ビツトバイト、
16ビツトワードおよび32ビツトの長いワードのデータを
操作するのに使用される。アドレスレジスタおよびシス
テムスタツクポインタは、製品の文献に記載されている
ように、ソフトウエアスタツクポインタおよびベースア
ドレスレジスタとして使用することができる。更に、レ
ジスタは16ビツトおよび32ビツトのワードのアドレス操
作に使用することもできる。また、レジスタはすべて、
インデツクスレジスタとして使用することができる。

MC68000は、当業者にはよく分つているように割込み駆
動型プロセツサである。種々の割込レベルとそれらの相
互作用については後で説明する。先ず、第1A図および第
1B図で、全体的なデータの流れおよび制御アーキテクチ
ヤについて詳細に説明する。

第1A図と第1B図は一点鎖線部分で上下に接続される。第
1B図の中央から少し上方寄りの破線はDMA/MMIOインタフ
エースのすべての素子を区別している。この破線の下側
にアダプタ７およびTS（３状態ドライバ／レシーバ）34
がありすべてのアダプタ７およびポート９はTS34により
制御ユニツトと分離される。これらのアダプタ７の各々
には識別分の番号が付与されている。各アダプタ７は、
１つまたは２つのポート９をインタフエースすることが
でき、デイスケツトアダプタ（図示せず）またはサービ
スアダプタ８のような専用機能を有するものもある。デ
ータの流れは、ポート９から個々のアダプタ７に、更に
アダプタ７からTS34を経てMMIOインタフエースバス10に
達するが、TS12によりシステムのデータバスおよびアド
レスバス13から分離される。個々のアダプタ７は、割込
みサービスまたはメインメモリ16のDMAアクセスが必要
になると、バス要求（BR₁〜BR_N）または割込要求（IR）
信号を生成する。これらの要求信号は線50または共通割
込線（IR）を介して裁定装置/IVN（割込みベクトル番
号）発生器29に送られる。IR信号は裁定装置/IVN発生器
29およびICL（割込み制御ロジツク）66に供給される。

ユーザからの入力データはアダプタ７でフレーム文字お
よびフオーマツト文字が取除かれ、トランジスタロジツ
クレベルに変換される。アダプタ７は、裁定装置でバス
アクセスが許可されると、個々のアダプタプロセツサに
よりセツトアツプされた位置で、DMA動作によりデータ
バスからメインメモリ16にデータを直接転送する。

アダプタ７でアダプタプロセツサへのサービスが必要な
場合、割込み要求が、裁定装置/IVN発生器29により、競
合する他の割込み要求の中で調整され、アーキテクチヤ
の物理的位置により決まる最高の優先順位のアダプタ７
が選択されると、裁定装置/IVN発生器29は、メインメモ
リ16内の開始アドレスを与える割込みベクトル番号を生
成し、制御プロセツサ15は命令を取出し、アダプタ７が
指示する特定のタイプの割込みを実行する。

種々のマシン制御、MMIO制御機能およびデコーダ、割込
み制御ロジツク、バスエラー／マシン検査ロジツクなら
びにエラー制御について、以下個別に説明する。

制御ユニツト割込みレベル 図示のシステムでは、制御ユニツトに前述のMC68000の
マイクロプロセツサを用いている。このマシンは８つの
割込みレベルと１つの全体的な割込みレベルを有する。
これらのレベルについて本発明に関連して説明する。

バスエラーレベル：これは全体的なエラーレベル割込み
で、エラーが検出され、制御プロセツサ15がバスを制御
している場合に、制御ロジツク27により活性化される。
このエラーはBE/MCレジスタ26がリセツトされ、かつ外
部バスのTS12が再び使用可能になるまで、インタフエー
ス10を使用禁止する。制御ユニツトの割込み制御ロジツ
ク（ICL）66は、バスエラーが生じた後に割込みがサー
ビスされるのを阻止する。ICL66は割込みを禁止するラ
ツチを含む。割込みは、このラツチがリセツトされると
再び可能になる。

割込みレベル7:このレベルは本発明とは無関係なデイス
クダンプおよび検査機能に割当てられる。

割込みレベル6:アダプタ７はこのレベルで制御割込みを
行ない、裁定装置/IVN発生器29により割込みベクトル番
号が生成される。制御割込みは、アダプタ７により生成
される３つの割込みクラスの１つで、他の２つは、動作
割込みおよびアダプタ７のマシン検査である。後者の２
つの割込みクラスは、後述の割込みレベル１で生じる。
これらの割込みは、バス許可（BG）信号により割込みが
肯定応答（ACK）されているアダプタ７によりリセツト
される。バス許可信号についてはDMAインタフエースの
項で説明する。

他のレベル６の割込みは、サービスモードでサービス機
能に専用されるサービスアダプタ８からの割込みであ
る。

割込みレベル5:これは、アドレスが識別されたことを制
御プロセツサ15に知られるアドレス検出割込みである。
この割込みはレベル５の割込みACKサイクルを復号する
ことによりリセツトされる。

割込みレベル4:これは、アダプタ７がバスマスタで、エ
ラーが制御ロジツク27により検出されるとアクテイブに
なるマシン検査レベルである。このレベルは、デコーダ
28を介して制御プロセツサ15により指示されたMMIOコマ
ンドでリセツトされる。

割込レベル3:これはエラー回復レベルの割込みで、割込
みレベル４がセツトされるとセツトされ、レベル３で割
込みACKサイクルの復号によりリセツトされる。このレ
ベルはまた、制御プロセツサ15で用いられる制御プログ
ラムの動作レベルである。

割込みレベル２は予備のレベルである。

割込みレベル1:このレベルは、アダプタ７からの動作割
込みおよびマシン検査割込みの場合に使用され、裁定装
置/IVN発生器29により割込みベクトル番号が生成され
る。

割込みレベル0:これは、最も低いアプリケーシヨンタス
ク動作レベルの割込みである。このレベルのアプリケー
シヨンタスクは完了または停止点のいずれか早く起きる
方の時点まで続行する。

メモリデータフロー 記憶制御装置とメインメモリ16の間のデータ転送は、16
データビツトと２パリテイビツトを含む18ビツトのイン
タフエースを用いる。メインメモリ16の割込み動作の場
合、データは、１バイトまたはワードとして、制御プロ
セツサ15または接続されているアダプタ７の１つから書
込むことができる。ECC（エラー修正コード制御ロジツ
ク）30は、16データビツトに関連して６ビツトのエラー
修正コードを生成する。従つて、１バイトの書込みを必
要とする書込命令は、読取り・変更・書込サイクルを用
い、６検査ビツトは16ビツトのワードのステータスを正
確に反映する。１ワードまたは半ワードの動作は、制御
プロセツサ15によりセツトされた上位または下位のデー
タストローブによつて選択される。アドレスチヤネルの
最下位ビツトは、予定のデータ転送のタイプと組合わせ
て上位のデータストローブで使用する。若しこのビツト
が０なら、上位のデータストローブが生じる。若しこの
ビツトが１なら、下位のデータストローブが生じる。ア
ダプタ７からのDMA書込みの場合の一定の書込動作は全
ワード（２バイト）動作を必要とする。DMAインタフエ
ースにより、ワード転送の要求を制御ロジツク27に送る
と上位および下位のデータストローブがアクテイブにな
り、２つのデータストローブが生じる。

全ワード書込み動作で、６個のECC検査ビツトがECC制御
ロジツク30で生成され、16データビツトともにメインメ
モリ16に書込まれる。ワード書込み動作はバイト書込動
作を除き１メモリサイクルしか必要としないが、バイト
書込動作の場合、アドレスが与えられたバイトは、関連
するバイトおよび６検査ビツトともにアレイから読取ら
れる。書込まれる予定のバイトは新しいデータを反映す
るように変更され、次いで16データビツトを用いて新し
い６検査ビツトが生成される。それによつて生じる16デ
ータビツトおよび新しい６検査ビツトはメインメモリ16
に再書込みされる。

システムロジツク システムロジツクは通常、変更しないまま設けられてい
るので、そのすべてが図面に詳細に示されてはいない。
システムロジツクは、クロツク生成ならびに種々の論理
機能のタイミング信号、使用可能になれば0.5秒ごとに
レベル１の割込みを生じるプログラムイネーブルタイマ
またはカウンタ、カード選択、チツプ選択、ROMおよびR
AMのアドレス復号ならびにリフレツシユ動作、デコーダ
28に示すようなメモリマツプI/O機能を含む。このブロ
ツクは、操作員の制御パネル（図示せず）のプログラム
制御のアドレスの復号、システム制御ラツチおよびTSの
セツトおよびリセツト、ならびに制御プロゼツサ15から
アブプタ７への割込み要求の機能を含む。

システムロジツクにおける新しい機能ユニツトは裁定装
置/IVN発生器29である。これは、アダプタ７からの割込
み要求の裁定、DMA動作で制御プロセツサ15へのDMAバス
要求の裁定、バス許可ACK信号の生成による、DMA動作の
記憶サイクルの制御、およびDMA動作中の３状態アドレ
スおよびデータバスの制御を処理し、また、割込みベク
トル番号生成および割込み要求裁定も処理する。

バスエラー／マシン検査レジスタ BE/MCレジスタ26は、エラーが検出されるごとにエラー
表示を記憶する。エラーが検出され、制御プロセツサ15
がバスマスタである場合、このレジスタでビツトがセツ
トされ、バスエラー信号は、１サイクルの間アクテイブ
になる。その結果、バスエラー例外処理ルーチンが実行
される。個々のアダプタ７がバスマスタのときエラーが
制御プロセツサ15で検出されると必ずBE/MCレジスタ26
でビツトがセツトされ、エラーが検出されたときにアダ
プタ７がバスマスタであつたことを表示する。ビツト
は、エラーの原因を表わすのにもセツトされ、制御プロ
セツサ15へのレベル４の割込みがアクテイブになる。こ
の動作により、レベル３の割込みによるエラー回復ルー
チンも実行される。また、アダプタ７がバスマスタのと
きエラーが発生すると、バスマスタの番号は、裁定装置
/IVN発生器29にあるロジツクに記憶され、後に、制御プ
ロセツサ15からのMMIO命令により読取ることができる。

エラー信号は、どのプロセツサがバスマスタであるかど
うかに関係なく、常にDMAインタフエースのレベルに活
性化される。若しあるアダプタ７が現にバスマスタであ
れば、このエラー信号により、そのアダプタ７はDMAイ
ンタフエースへのすべての信号を使用禁止する。BE/MC
レジスタ26のビツトがセツトされると、すべてのアダプ
タ７のDMAアクセスは阻止される。BE/MCレジスタ26には
16のビツトがあり、その出力E₁〜E_Nは、第1B図に示すよ
うに、制御ロジツク27に供給される。前記16ビツトのそ
れぞれの意味は下記のように定義される： ビツト0:このビツトはパリテイエラーである。パリテイ
検査は、ECC制御ロジツク30で書込まれたデータ、また
は制御プロセツサ15の入力で読取られたデータについて
PC（ポリテイチエツカ）31および32により実行される。
PG（パリテイ発生器）33は制御プロセツサ15の出力で動
作し、所要のパリテイ出力を生成する。

ビツト1:このビツトはメインメモリ（RAM）16からの二
重ビツトエラーである。ECC制御ロジツク30は単一ビツ
トエラーを修正することができるが、二重ビツトエラー
（DBE）は、図示のように、BE/MCレジスタ26に入力する
DBE信号をアクテイブにする。エラーが生じたときのバ
スマスタは、後に説明するように、ビツト６により表示
される。二重ビツトエラーはRAM16内で生じる可能性が
最も大きい。

ビツト2:これはリフレツシユアンダーライン（RU）であ
る。このビツトはRAM16により生成され、BE/MCレジスタ
26にRU信号として供給される。この動作は、リフレツシ
ユ選択サイクルが、RAM16の動的リフレツシユに必要な
指定された時間内にアクテイブでなかつた場合に生じ
る。

ビツト3:これはアクセスエラー／データACKタイムアウ
トエラービツトである。このエラーは下記の７項目のい
ずれかの原因により生じる： （ａ）RAM16の保護領域への書込みが試みられた。

（ｂ）アダプタ７によるRAM16内のMMIO空間へのアクセ
スが試みられた。

（ｃ）スーパバイザデータモードではないときに制御プ
ロセツサ15によりMMIO空間がアクセスされた。

（ｄ）RAM空間に実現されていない領域の読取りまたは
書込みが試みられた。

（ｅ）ROM17の書込みが試みられた。

（ｆ）４マイクロ秒内に付属装置（記憶制御装置または
アダプタ）から制御プロセツサ15にデータ転送肯定応答
（ACK）が返されなかつた。

（ｇ）バスマスタになつているアダプタ７が４マイクロ
秒内にストローブを非アクテイブにしなかつた。

これらの原因の中のどれによつてエラーが生じたかは、
次に説明するように、BE/MCレジスタ26にある他のそれ
ぞれのビツトがセツトされているかどうかによつて決ま
る。

ビツト4:これはタイマ割込みがリセツトされていないこ
とを表わす。

ビツト5:これはDMAタイムアウトである。このビツト
は、バス許可（BG）信号を受取つたアダプタ７が２マイ
クロ秒内にバス許可ACK信号を返さない場合にセツトさ
れる。

また、２マイクロ秒以上前に肯定応答されたデータ転送
をアクテイブにする制御プロセツサ15からのMMIO命令に
より選択されたアダプタ７はこのビツトをセツトし、バ
スマスタのアダプタ７による転送サイクルの開始の失敗
もこのビツトをセツトする。これは２マイクロ秒内にア
ドレスストローブをアクテイブにしないアダプタ７によ
り指示され、このビツトがセツトされる。

ビツト6:これはバスマスタ標識である。このビツトがセ
ツトされている場合、エラーが検出されたときのアダプ
タ７はバスマスタであつたことを意味する。

ビツト7:これはアクセスタイプの標識である。このビツ
トがセツトされている場合、エラー発生時の動作は読取
り動作であつてことを表わし、このビツトがセツトされ
ていない場合は、書込み動作でエラーが発生したことを
表わす。

ビツト8:これはRAM書込み領域は保護規定違反である。
これは、スーパバイザデータモード以外で、アダプタ７
または制御プロセツサ15がRAM16の保護領域に書込みを
試みたことを表わす。

ビツト９〜11:これらのビツトはRAMカード選択ビツト
で、エラーが検出されたときにRAM16のどの記憶セクシ
ヨンが選択されていたかを表わす。

ビツト12:このビツトはROMカード選択ビツトで、エラー
が生じたときにROMカードが選択されていたことを表わ
す。

ビツト13:このビツトは、制御プロセツサ15が停止され
たことを表わす停止ビツトである。

ビツト14および15:これらは未使用の予備ビツトであ
る。

メモリマツプドI/O（MMIO） デコーダ28は、制御ラツチのセツトおよびリセツト、制
御情報のアダプタ７への書込み、および必要なときアダ
プタ７のMCレジスタの読取りに使用される。一般に、MM
IO動作は、アドレスバスのアドレス可能範囲を有する
が、記憶空間には割当てられていないアドレスの復号に
よつて制御されたI/O動作を構成する。これらのアドレ
スは、復号されると、制御プロセツサ15または接続され
ているアダプタ７の制御命令として使用される。MMIO動
作は制御プロセツサ15により開始され制御される。動作
自体は、アドレス指定されたMMIO空間へまたはデータを
転送する１つのロード命令または書込み命令の実行から
なる。MMIO動作の場合、制御プロセツサ15はバスマスタ
であり、動作はスーパバイザデータモードで実行されな
ければならない。MMIOにより実行されるのは： アダプタ７のリセツト（各アダプタ７はこのコマンドに
対する特定のMMIOアドレスを有する）アダプタ７のイネ
ーブル、アダプタ７のデイスエーブル、指定されたアダ
プタ７への割込み、指定されたアダプタ７でのマシン検
査レジスタの読取り、個々のアダプタ７へのサービス割
込みのセツト、または基本的な保証検査のないアダプタ
７のリセツト、もしくはデイスケツトアダプタのプログ
ラムスイツチの読取りの動作である。

第1A、Ｂ図に示す設計では18個までのアダプタ７が使用
されることがあり、これらはその物理的位置により優先
順位が指定される。これらのアダプタ７は順次に番号が
付与され、＃１のアダプタ７には、裁定装置29の制御ユ
ニツトで最低の優先順位のDMAおよび割込みが指定され
る。最高の優先順位は、デイスケツトアダプタ機能に予
約されている＃18のアダプタ７に付与される。

MMIOロジツクも、制御プロセツサ15または記憶制御装置
とともに設置された種々のシステム制御機能を復号する
デコーダを有するが、４つの特定のMMIO命令は他の素子
に割当てられる。これらの素子には、バスマスタレジス
タ（図示せず）、DC（データ比較）レジスタ23、AC（ア
ドレス比較）レジスタ22およびFS（機能選択）レジスタ
24がある。

DMA（直接記憶アクセス） 図示のアーキテキチヤにおいて、直接記憶アクセスは、
１バイトまたは複数バイトすなわちワードをメインメモ
リ16へまたはメインメモリ16から転送することができる
バスマスタ開始のI/O動作である。バスは、18ビツト（1
6データビツトと２パリテイビツト）の両方向性データ
を、メインメモリ18および接続されているアダプタ７ま
たはメインメモリ16の間および制御プロセツサ15の間に
供給する。そのため、バスマスタは、バスに接続され、
システムバスを制御することができるユニツトと定義さ
れる。バスマスタは、データ転送の方向を決め、アドレ
スおよび制御情報を供給して転送を管理し、書込み動作
中、データを供給する。DMAに接続されたいくつかのユ
ニツトはバスマスタになることができるから、裁定装置
29による裁定は、任意の１つの時点でどのユニツトがバ
スマスタとして動作するかを決める。

DMA動作中に、RAM16の記憶空間へのアクセスは実アドレ
スを用いる。アダプタ７によるDMA動作は、使用するア
ドレスをアダプタ７によつてセツトアツプするデータ転
送である。インタフエースは一般的なDMAの場合を処理
することが可能である。その場合、DMAコントローラは
開始アドレスによりセツトアツプされるが、この動作は
本設計では実現されない。個々のアダプタ７は、開始ア
ドレス位置および制御プロセツサ15からのカウントを入
手し、アドレス情報を記憶する。アドレス情報はDMAを
介して、接続されているアダプタ７に転送されるが、こ
の転送はアダプタ７自身によつて開始され、制御され
る。メインメモリ16には各アダプタ７に割当てられる指
定された予備の空間はなく、アダプタ７に割当てられる
記憶空間は時間によつて異なることがある。

DMAインタフエース信号 DMAインタフエースは16データビツトと２パリテイビツ
トからなる18ビツト幅の両方向性データバスを含む。こ
のデータバスは完全にアクテイブである。DMA読取り動
作中、または制御プロセツサ15からアダプタ７へのMMIO
書込み動作中、データバスは制御プロセツサ15に接続さ
れた制御ユニツトロジツクにより駆動される。

アドレスバスはマルチポイントの23ビツトバスで、かつ
両方向性で完全にアクテイブである。DMA動作が行なわ
れていない場合、外部アドレスバスは制御プロセツサ15
により駆動され、アドレスを監視することが可能であ
る。このバスは、制御プロセツサ15から、アダプタプロ
セツサ42へのMMIO制御動作中、制御プロセツサ15に接続
されたロジツクにより駆動される。

書込み信号線：これはバスマスタにより駆動されるマル
チポイント信号線である。書込み信号は、すべてのI/O
動作でデータバスによる転送方向を、３状態分離制御ロ
ジツク（図示せず）に指示する。この動作は後に詳細に
説明する。DMA動作中、この信号の活性化はバスマスタ
からRAM16へのデータ転送を指示する。この信号の非活
性化はRAM16からバスマスタへのデータ転送を指示す
る。この動作は本明細書では読取り動作という。

DMAインタフエースにおけるその他の制御線およびバス
は下記のものを含む： レベル１割込み：これは、制御プロセツサ15の未定のレ
ベル１割込みを生じるアダプタ７により駆動されるマル
チポイント信号である。アダプタ７は、データ割込みま
たはアダプタ７のマシン検査割込みを生じると、この信
号線を活性化する。

レベル６割込み：これは、制御プロセツサ15の未定のレ
ベル６割込みを生じるアダプタ７により駆動されるマル
チポイント信号である。これは、制御割込みがサービス
を要求すると活性化される。

レベル１割込みACK信号もサポートされ、この信号は、
アダプタ７からのレベル１割込みの割込みACKサイクル
が実行されると制御プロセツサ15により活性化される。
レベル６割込みのACK信号は、レベル６の割込みACKが実
行されると制御プロセツサ15により活性化されるマルチ
ポイント信号である。

バス要求／割込みACKバス：これは18線のバスで、各ア
ダプタ位置に１本のバス線が割当てられる。このバス
は、裁定装置/IVN発生器29によりマルチプレツクスさ
れ、バス要求およびアダプタ割込み要求を処理する手段
として作用する。制御プロセツサ15がレベル１割込みの
割込みACKサイクルを実行すると、制御ユニツトにある
システムロジツクは、アダプタ７へのレベル１割込みAC
Kをアクテイブにする。レベル６の割込みACK信号が生じ
ると、アダプタ７にレベル６割込みACK信号が与えられ
る。レベル１割込みACK線がアクテイブの場合、割込み
を要求しているアダプタ７は、制御プロセツサ15にレベ
ル１割込みが出されていた場合、そのバス要求をアクテ
イブにする。裁定装置29はこれを割込み要求とみなして
いる。同じ動作がレベル６割込みACKの場合にも生じ
る。若しレベル１またはレベル６の割込みACK信号がど
ちらもアクテイブではないから、アダプタ７は、DMA要
求を有する場合、バス要求線をアクテイブにすることが
できる。

バス要求線動作：レベル１またはレベル６の割込みACK
信号がアクテイブでない場合、DMA要求を生じるアダプ
タ７は、そのバス要求／割込要求線を活性化することが
できる。これは裁定装置29によるDMA要求とみなされ
る。この線は、I/O動作のバスの制御を要する接続され
たアダプタ７のどれかにより駆動される。アダプタ７
は、バス要求のためそのバス要求／割込み要求線を活性
化し、その状態を、バス要求が許可されるまで保持しな
ければならない。バス要求は、レベル１またはレベル６
の割込みACK線がアクテイブになるか、またはアダプタ
７が使用禁止になる場合は除去される。アダプタ７はア
クセスを許可されると、その転送動作の期間中、バスマ
スタになる。

割込みACK線： 制御プロセツサ15がレベル１割込みに応答して割込みAC
Kサイクルを実行しているとき、レベル１割込みACK線は
アダプタ７に対して活性化される。レベル６割込みおよ
びレベル６割込みACK線の場合も同様である。これらのA
CK信号はどちらもアダプタ７を制御して、DMAバス要求
をバス要求／割込み要求線から取除く。若しレベル１割
込みACKがアクテイブなら、制御プロセツサ15にレベル
１割込みを示しているアダプタ７は、そのバス要求／割
込要求線を活性化する。レベル６割込みACKがアクテイ
ブの場合も、レベル６割込みを示しているアダプタ７は
同じように動作する。割込みは裁定装置29の裁定ロジツ
クにより符号化され、最高の優先順位を有するアダプタ
７からの要求が割込みベクトル番号の形式で制御プロセ
ツサ15に示される。割込みベクトル番号は、示された特
定のタイプの割込みの、メモリにあるサービスルーチン
の開始アドレスを制御プロセツサ15に与える。

バス許可／割込み受入れバスは、前述のように、18信号
線のバスで、各アダプタ位置に１線ずつ割当てられてい
る。このバスはバス許可を処理する裁定装置29によつて
マルチプレツクスされ、割込みするアダプタ７に、その
割込みが制御プロセツサ15により受入れられていること
を知らせる。個々のアダプタ７は、若しレベル１または
レベル６割込みACKの間アクテイブなバス許可／割込み
受入れ信号を認識すれば、制御プロセツサ15に示されて
いる割込みのタイプに対応する符号化された割込みタイ
プ線（３ビツト）を活性化する。裁定装置129における
マルチプレツクス動作は下記のように行なわれる。

バス許可動作 バス許可信号は、裁定装置29のバス裁定ロジツクにより
生じ、バスをアクセスする予定の装置に与えられる。バ
スを要求している装置は２つ以上あるかもしれないの
で、裁定装置29の裁定ロジツクはどの装置にバス制御を
許可するかを決める。物理的位置に基づいて優先順位を
与える集中裁定方法が図示のように実現されている。＃
１の位置に設置されたアダプタ７（アダプタ＃18に対応
することがある）は最高の優先順位を有し、裁定装置29
の接続ポートの最後の位置に設置されたアダプタ７の優
先順位は最下位である。バス許可信号はいつたん活性化
されると、バス許可ACK信号が活性化されるか、または
バス許可が承認されないことが検出されるまでは非アク
テイブにならない。アダプタ７はアクテイブなバス要求
信号が生じている間にバス許可信号の活性化を検出しな
い限り、バスマスタの権限でバスの信号を活性化するこ
とは許されない。

割込み受入れ動作 レベル１またはレベル６の割込みACK信号がアクテイブ
の場合、制御プロセツサ15は、割込みが肯定応答されて
いるアダプタ７へのバス許可／割込み受入れ信号を活性
化する。アダプタ７は、そのバス許可／割込み受入れ線
がアクテイブであり、レベル１またはレベル６の対応す
る割込みが示されていることが分ると、符号化された割
込みタイプの線を活性化し、制御ユニツトに示している
割込みのタイプを表示する。最も高い優先順位で要求し
ているアダプタ７からの特定の割込みベクトルは、裁定
装置/IVN発生器29により生成される。

バス許可肯定応答 バス許可ACK信号はDMA動作中にバスアクセスを得るのに
用いられるマルチポイント信号である。この信号は、ア
クテイブなDMAバス要求を生じ、かつバス許可を受取る
アダプタ７により活性化される。バス許可を受取つた
後、アダプタ７は、前のバスマスタからのアドレススト
ローブ、データ転送ACKおよびバス許可ACK信号がすべて
非活性化されるまで待機して始めて、それ自身のバス許
可ACK信号を活性化することができる。バスアクセスは
バス許可ACK信号の非活性化とともに終了する。

アドレスストローブ信号は、DMA動作を実行するときバ
スマスタにより生じるマルチポイント信号である。上位
および下位データストローブもバスマスタにより生じ、
その一方または両方が、１バイトまたは１ワードが必要
であるか、かつバイトが下位または上位どちらであるか
を指示するのに使用される。

データ転送肯定応答 この信号は、I/O動作中に、アドレス指定されたアダプ
タ７、記憶制御装置またはシステムMMIOロジツクにより
生じるマルチポイント信号である。この信号は、DMA動
作中におけるアダプタ７とメインメモリ16の間の非同期
動作、および制御プロセツサ15のMMIO動作中における制
御プロセツサ15とアダプタ７の間の非同期動作を可能に
する。書込動作では、データ転送ACK信号は、従装置が
インタフエース上の情報を入手し、サイクルが終了でき
ることを表わす。読取り動作では、データ転送ACK信号
は、従装置がデータをデータバスに乗せ、従つて制御プ
ロセツサ15がそれを読取ることができることを表わす。
DMA動作では、従装置はメインメモリ16であり、データ
転送ACK信号は記憶制御装置により供給される。制御プ
ロセツサ15からアダプタ７へのMMIO読取り／書込みサイ
クル中に、アドレス指定されアダプタ７は従装置であ
り、データ転送ACK信号を供給しなければならない。

エラー信号 これは、制御ロジツク27の記憶制御ロジツクにより生じ
るマルチポイント信号である。この信号は下記の中の１
つを表わすことができる： （ａ）アダプタ７から受取つたデータのパリテイの誤
り。

（ｂ）未設置記憶空間に対する読取りまたは書込み。

（ｃ）ROM書込みの試み、またはバス許可を受取つたが
２マイクロ秒内に応答しなかつたために生じるタイムア
ウト。

（ｄ）アダプタ７がタイムアウト期間内にストローブを
非活性化しないために生じるタイムアウト。

（ｅ）メインメモリ16からの二重ビツトエラー。

（ｆ）記憶保護規則違反によるエラー。

エラー信号はアクテイブなバスマスタのI/Oマイクロプ
ロセツサにより入力として検出され、その場合、制御プ
ロセツサ15へのインタフエースでアクテイブになつてい
る信号はどれも使用禁止にしなければならない。

システムリセツト これは次のリセツトのどれかが生じると制御プロセツサ
15により活性化される負のアクテイブ信号である。

（ａ）電源オンのリセツト。

（ｂ）MMIO命令により実行されたリセツト。

（ｃ）サービスアダプタからのリセツト。

（ｄ）デイスクダンプリセツト。

（ｅ）プロセツサリセツト命令の実行。

サービス割込み サービス割込みは割込みレベル６で制御プロセツサ15に
割込むことができる。アダプタ７はサービス割込み信号
を活性化することができ、制御プロセツサ15は、サービ
ス割込みACK信号を再活性化することによりサービス割
込みをリセツトする。サービスアダプタ８は、ACK信号
を受取るとその割込みをリセツトしなければならない。
サービス線はサービスアダプタ８から制御プロセツサ15
にしか接続しない。

アダプタ選択線35は、アダプタ７にMMIO動作を行なう制
御プロセツサ15により活性化される負のアクテイブ信号
線である。アダプタ７は、信号がアクテイブのときアド
レスバスにある下位８ビツトを復号し、どのアダプタ７
が選択されどの機能が実行されるべきかを決定する。

サービスアダプタリセツト信号は負の信号で、サービス
アダプタ８により活性化される。この信号により、制御
プロセツサ15はシステムリセツト信号を活性化し、サー
ビスアダプタ８を除きマシン全体をリセツトする。サー
ビス割込みACK信号は、前述のように、制御プロセツサ1
5からサービスアダプタ８への２点間信号である。

サービスインタフエース 第２図で、サービスアダプタ８は、前述のように、それ
自身のインタフエース11を有する。インタフエース11は
種々のレジスタをアクセスし、ソフトウエアのデバツク
およびシステムハードウエアエラーの診断を支援する。
ソフトウエアのデバツク機能を支援するため、制御プロ
セツサ15は、特に第２図に示されたそれぞれのレジスタ
を実現する。これらのレジスタは、インタフエース11を
介してアクセス可能である。また、これらのレジスタ
は、診断のためアドレス比較（AC）レジスタ22にあらか
じめロードされたアドレスを検出し、フアンクシヨン選
択（FS）レジスタ24で指定された条件を満たした場合、
レベル５の割込み信号を生じる割込み制御ロジツク（IC
L）66を線25を介して制御プロセツサ15にインタフエー
スする。同様のことがデータ比較（DC）レジスタ23とFS
レジスタ24の場合にも当てはまり、これらのレジスタは
デコーダ28とICL66をインタフエースする制御サービス
機能を含む。FSレジスタ24、ACレジスタ22およびDCレジ
スタ23は、第1A図に示すように、制御ロジツク67に含ま
れている。

第２図の２バイトのPSレジスタ18は、制御プロセツサ15
により書込み、サービスアダプタ８により読取ることが
できるが、制御プロセツサ15により読取り、サービスア
ダプタ８により書込むことは不可能である。BE/MCレジ
スタ19は、マシン検査部に二重ポート出力を有するので
制御プロセツサ15またはサービスアダプタ８により読取
ることでができる。BE/MCレジスタ18はパリテイビツト
を含まないので、これらのレジスタをサービスアダプタ
８が読取る場合、パリテイ検査は禁止される。

第２図のROM17は、専用の２バイトデータバス、15ビツ
トアドレスバスおよび制御バスを介してサービスアダプ
タ８にインタフエースされる。この専用インタフエース
は、サービスプロセツサ（ターミナル３）が制御プロセ
ツサ15、レジスタ18および19を読取る命令をそれぞれ実
行するのに使用される。

プロセツサ間割込み 制御プロセツサ15とアダプタ７のアダプタプロセツサ42
の間で相互のプロセツサ間割込みが可能である。制御プ
ロセツサ15はMMIO（メモリマツプドI/O）命令によりア
ダプタプロセツサ42に割込むことができる。MMIO命令の
１つは、選択されたアダプタ７に、現に割当てられてい
る通信バツフアのDMA読取り動作をメインメモリ16で行
なうことを知らせるのに用いられる。他のMMIO命令は、
より高い優先順位レベルで、選択されたアダプタ７に割
込み、サービス機能を提供するのに用いられる。制御プ
ロセツサ15から個々のアダプタ７への割込みインタフエ
ースは、DMAアドレスバスの下位８ビツト、および回転
選択と呼ばれるマルチポイント選択線からなる。この回
線がアクテイブの場合、各アダプタ７は、DMAアドレス
バスの５ビツトと、アダプタ７が取付けらているボード
位置の配線から供給される一定の５ビツトのロケーシヨ
ンアドレスとを比較する。比較されたアドレスが一致す
ると、そのアダプタ７は、DMAアドレスバスの他の３ビ
ツトを復号し、選択されたMMIO機能を決定する。

アダプタ・制御ユニット間の割込み 前述のように、レベル１またはレベル６の割込みレベル
の制御プロセツサ15へのアダプタ割込みは可能である。
サービスアダプタ８は、アダプタと同じ割込み能力を有
し、かつサービスアダプタ８から制御プロセツサ15へ割
込みレベル６で割込む能力を有する。サービスアダプタ
８から制御プロセツサ15への割込みはすべて前述のよう
に処理される。

F2.アダプタにおけるデータの流れ（第３図） 受信動作の場合 次に、第1A図、第1B図および第２図に関連する受信動作
の場合のアダプタ７のデータの全体的な流れを第３図に
より説明する。

第３図で、ポート９に接続されたモデム５からのデータ
はD/R（ドライバ／レシーバ）38に送られる。D/R38はEI
A/RS232型のその他の規格のものを用いることがある。D
/R38はモデム５の受信電圧レベルを、残りの素子のトラ
ンジスタロジツク電圧レベルに変換するのに用いられ
る。S/D（直列化器／非直列化器）39は、例えばザイロ
グ社のモデル8440の形式で実現される。これは直列化お
よび非直列化の機能だけではなく、通信手順の要求によ
るフオーマツト化および非フオーマツト化の機能を提供
する。これは、フレーム文字、同期文字、の挿入または
削除、ブロツク検査文字の生成等を含む。S/D39は直列
データを受取り、８ビツトバイトを累積する。次いでS/
D39は、IRPT（割込み）線40とICL（割込み制御ロジツ
ク）68を介してアダプタプロセツサ42に割込み、干渉す
る恐れのある割込みを排除する。

アダプタプロセツサ42は、制御プロセツサ15と同じよう
にモートローラ社製のモデル68000のマイクロプロセツ
サを用いることがある。次いで、入力データバイトはMM
IO読取り動作によりS/D39から読取られる。S/D39は、次
のデータバイトを受取ると、再びアダプタプロセツサ42
に割込み、アダプタプロセツサ42による読取り処理が続
けられる。

アダプタプロセツサ42は、ワードすなわち２バイトのデ
ータをその内部のデータレジスタに累積する。１ワード
の累積が完了すると、アダプタプロセツサ42は、２バイ
トを１ワードとして制御プロセツサ15のメインメモリ16
への転送が可能になる。

メインメモリ16からあらかじめ読取られた装置制御ワー
ド（DCW）は、アダプタ７がそのアダプタプロセツサ42
で使用するアドレス情報を含み、DMAデータ転送動作中
にRAM16をアドレス指定する。RAM16におけるデータバツ
フアのレイアウトは、DMA動作中にアダプタ７が直接RAM
16をアドレス指定できるように写像される。RAM16の部
分はシステムアドレスのビツト23がRAM16のアクセス中
に活性化されないようにアドレス空間に配置される。次
に、アダプタ７がDMA書込み動作を実行する場合、アダ
プタ７は、アクテイブのビツト23により書込み動作を実
行する。アクテイブのビツト23による動作はDMA要求ラ
ツチをセツトする。これは制御プロセツサ15に対するDM
Aバス要求を活性化する。このラツチと割込み線はイン
タフエース制御ロジツク47（第３図）の一部分である。

制御プロセツサ15の裁定装置29は、アダプタ７が最も優
先順位の高い要求元になると、特定のアダプタ７へのバ
ス許可信号を活性化する。アダプタ７がバス要求信号を
表示しバス許可信号を受取るまでの期間中、アダプタ７
は書込みサイクルに保持され、そのアドレスバス、デー
タバスおよび制御信号はすべてアクテイブである。最終
的にバス許可を受取つた後、インタフエース制御ロジツ
ク47は、バス許可ACK信号を活性化し、続いて下記の動
作を順次に行なう： アドレスバスは第1B図および第２図のDMAアドレスバス
（インタフエース10）に接続されるが、ビツト23は非ア
クテイブの状態に移行し、RAM16で正しい写像を行な
う。アダプタ７の制御信号はDMA制御信号インタフエー
スに送られ、データバス信号は第1B図および第２図のDM
Aデータバス（インタフエース10）に送られる。制御プ
ロセツサ15は、RAM16の書込み動作を実行し、データがR
MA16に書込まれると、アダプタ７に対するデータ転送AC
K信号を活性化する。アダプテ７がデータ転送ACK信号を
受取ると、そのインタフエース制御ロジツク47はDMAイ
ンタフエースへの信号を順次非活性化し、アダプタプロ
セツサ42は書込み動作サイクルを完了する。

前述のシーケンスは、メツセージの終結または送信ブロ
ツクの終結をアダプタプロセツサ42が受取つて識別する
まで、通信回線から２バイト受取るごとに反復される。
メツセージまたは送信ブロツクの終結が識別されると、
アダプタプロセツサ42は、ブロツク終結が現われたこと
を制御プロセツサ15に知らせる。この時点で、制御プロ
セツサ15は、RAM16に書込まれたデータブロツクに対す
るデータ処理の実行を引継ぎ、所要のヘツダまたはトレ
ーラコードを生成するとともに、データブロツクを、原
始メツセージの所定の受取先にアドレス指定された回線
に出力する適切なアダプタに送る。アダプタ７は選択さ
れた出力インタフエースで、適切なフレーム文字および
制御文字を有する２バイトのデータブロツクを一度にフ
オーマツト化し、接続されている通信回線のプロトコル
およびインタフエースの回線要求に適合させる。

送信動作の場合 DMA送信動作中、アダプタプロセツサ42は、一度に２バ
イトをそのレジスタに取込み、S/D39に送る。（２バイ
ト送るごとに）S/D39その送信バツフアを空にすると、
線40上のICL68への割込み信号が活性化され、アダプタ
プロセツサ42への割込み信号が生じる。アダプタプロセ
ツサ42はDMA読取り動作を追加実行し、RAM16から更に２
バイト取出す。受信動作中と同じように、RAM16からあ
らかじめ読取られた装置制御ワード（DCW）は、アダプ
タ７が用いるアドレス情報を含み、データ転送動作中RA
M16をアドレス指定する。アダプタ７は、DMA読取り動作
を、アクテイブのビツト23により実行し、インタフエー
ス制御ロジツク47にあるDMA要求ラツチに信号を送る。
この動作により、受信動作中と同じように、制御プロセ
ツサ15の裁定装置29へのDMAバス要求信号が活性化され
る。裁定装置29は、アダプタ７がアクテイブな要求を有
する最も優先順位の高い装置になると、バス許可信号を
活性化する。最終的にアダプタ７がバス許可信号を受取
ると、インタフエース制御ロジツク47は裁定装置29への
バス許可ACK信号を再び活性化し、裁定装置29は更に制
御プロセツサ15へのバス許可ACK信号を活性化し、順次
下記のように動作する： アドレスバスは、DMAアドレスバスに接続され、情報を
受取る。ビツト23は、RAM16への写像を正しく行なうた
め非アクテイブにされる。制御信号はDMA制御信号イン
タフエースで制御プロセツサ15のタイミングに整合され
る。読取り動作であるから、インタフエース制御ロジツ
ク47はインタフエースからデータを受取るように調整さ
れる（第1A図、第1B図または第２図のTS12、14または34
を適切な状態にセツトすることを含む）。制御プロセツ
サ15の記憶制御装置はRAM16からの読取り動作を実行
し、データがDMAインタフエースでアクテイブの場合、
アダプタ７へのデータ転送ACK信号を活性化する。アダ
プタ７がデータ転送ACK信号を受取ると、インタフエー
ス制御ロジツク47は、アダプタプロセツサ42が読取り動
作サイクルを完了するごとに、DMAインタフエースで信
号を非活性化する。

RAM16からDMA読取り中に読取られる２バイトはアダプタ
プロセツサ42の内部のデータレジスタに書込まれる。ア
ダプタプロセツサ42はMMIO書込み動作を実行し、１バイ
トのデータをS/D39に転送する。S/D39は、バイトをD/R3
8を介して転送すると、再びアダプタプロセツサ42に割
込み、その送信バツフアが空であることを知らせる。こ
の動作は、２バイトのデータが通信回線でポート９を介
して転送されるごとに反復され、DMA転送カウントが０
になるか、またはブロツク終結が現われるまで続行され
る。前述のように、S/D39は、それが接続されている通
信回線のプロトコルおよびフオーマツトの要求を満たす
のに必要なブロツク検査文字、フレーム文字および制御
文字を生成するロジツクを含む。

F3.裁定装置の動作（第４図） 次に第1A図および第２図の裁定装置29の動作例を詳細に
説明する。

第４図は裁定装置29の詳細を示す。裁定装置29は、同時
に複数のアダプタ７から出された割込み要求、またはDM
A動作のためのバス要求を裁定する機能を有する。各ア
ダプタ７は、第1A図および第1B図に示すように、裁定装
置29に接続されたバス要求信号線およびバス許可信号線
を有する。これらの信号は、DMA動作、割込み要求動作
および割込みベクトル番号発生のためにマルチプレツク
スされる。裁定装置29は、最大18の異なるアダプタ７の
裁定をすることができる。＃18のアダプタ７の優先順位
が最も高く、＃１のアダプタ７の優先順位が最も低く設
定されているものと仮定する。

第４図で、各アダプタ７のバス要求信号は線50から要求
ラツチ55に供給され、バス許可信号はデコーダ54から線
51に出力される。前述のように、これらの信号は、DMA
動作、割込要求動作、および裁定装置29における割込み
ベクトル番号生成のためにマルチプレツクスされる。最
初にDMA動作例について説明する。

＃10および＃３のアダプタ７がDMA読取りまたは書込み
動作のため線50上のそれぞれのバス要求信号を同時に活
性化するものと仮定する。要求ラツチ55は線50の18の可
能なバス要求信号の状態をラツチする。これは制御ロジ
ツク65が図示のようにラツチ要求信号を活性化したとき
に行なわれる。バス要求信号は、エンコーダ56およびデ
コーダ54の入力がその要求の裁定中に変化しないように
ラツチされ、裁定動作を同期させる。

少なくとも１つの要求が要求ラツチ55にラツチされてい
る場合、制御ロジツク65はバス要求続行信号（BRPROC）
を活性化して制御プロセツサ15に送る。制御プロセツサ
15はバス許可手順信号を活性化し、裁定装置29の制御ロ
ジツク65に送り返す。

要求ラツチ55の出力はデコーダ54の入力に供給され、デ
コーダ54は、要求ラツチ55で優先順位が最も高いアクテ
イブな要求に基づいて線51の１つに許可信号を生成す
る。＃10のアダプタ７は、＃３のアダプタ７よりも高い
優先順位を有するので、制御ロジツク65が図示のように
許可イネーブル信号を活性化すると、バス許可信号が活
性化され、線51を介して＃10のアダプタ７に送られる。

要求ラツチ55の出力はエンコーダ56の入力にも供給され
る。エンコーダ56は、18ビツトの中から優先順位が最も
高い要求元を選択して５ビツトのアダプタ識別コードを
作成する。このコードにより識別されたアダプタ７は、
デコーダ54でバス許可信号を与えられる。このコード
は、制御ロジツク65が図示のようにラツチバスマスタ信
号を活性化すると、LBM（最終バスマスタ）レジスタ57
にも書込まれる。従つて、エラー制御のレコードが保持
され、どれが最終バスマスタであつたかを探したい場
合、制御プロセツサ15によりアクセスすることができ
る。

サービスを要求していた＃10のアダプタ７は、線51の１
つからバス許可信号を受取ると、バス許可ACK信号（BGA
CK）を活性化し、線52で制御ロジツク65に送り返す。こ
れで、要求されていたDMA動作が開始される。

制御ロジツク65は、制御プロセツサ15に対するバス許可
ACK信号（BGACK）を活性化し、アダプタ７からのバス許
可ACK信号がアクテイブである限り、アクテイブの状態
を保持する。この動作はエラー状態が起きない限り当て
はまる。アダプタ７がバス許可ACK信号を活性化する
と、裁定装置29は、制御ロジツク65で許可イネーブル信
号を非活性化するとともにラツチ要求信号を活性化し、
次のDMAサイクルのため線50で再びバス要求のサンプリ
ングを行なう。

若しこのサイクル中にエラー状態が起きれば、制御プロ
セツサ15は診断のためMMIO動作を実行し、LBMレジスタ5
7の内容を読取ることができる。このレジスタのビツト
は、MMIO読取り動作が生じると、MUX（マルチプレク
サ）58により線59を介してシステムデータバスに送られ
る。この信号は、第1A図のデコーダ28から線60に供給さ
れる。

裁定装置の割込み動作 制御プロセツサ15の割込みベクトル読取りは通常、線61
に信号を送る制御ロジツク65により行なわれ、MUX58で
割込みベクトルの生成を可能にする。MUX58は、エンコ
ーダ56からのアダプタ識別コードに基づいて割込みベク
トルアドレス番号を生成する。アダプタ識別コードは内
部のバス63を介してMUX58に送られ、アダプタ７からバ
ス64を介して送られた割込み（IRPT）タイプとともに用
いられて、割込みベクトル番号を生成する。この番号
は、データバスを表わす線59に現われる。この動作の詳
細について次に説明する。

若し制御プロセツサ15が、アダプタ７からのレベル１ま
たはレベル６の割込みに応答して、レベル１またはレベ
ル６の割込みACKサイクルを実行すれば、裁定装置29お
よびアダプタ７は割込みモードの動作に移行する。この
動作モードでは、バス要求信号は割込み要求を知らせる
のに使用され、バス許可信号は割込み許可を知らせるの
に使用される。＃10および＃３のアダプタ７がレベル１
の割込み要求を活性化しているものと仮定すれば、（こ
れらの要求は少なくとも１つのアダプタ７がレベル１の
割込み要求の持つていることを表わすためORされ、）要
求ラツチ55は線50で、18の可能なバス要求信号の状態を
ラツチする。この動作は制御ロジツク65が図示のように
ラツチ要求信号を活性化すると生じる。ラツチされたバ
ス要求信号は裁定動作を同期させるので、エンコーダ56
およびデコーダ54の入力は裁定動作中、一定の状態に維
持される。

要求ラツチ55の出力はデコーダ54の入力に供給され、要
求ラツチ55にラツチされた優先順位が最も高いアクテイ
ブな要求に基づいて許可信号が生成される。18の可能な
アダプタ７の中の１つのバス要求が線50にあることは、
割込み要求を表わすものとみなされるが、これはレベル
１またはレベル６の割込みACK線がアクテイブであるか
らである。

要求ラツチ55の出力はデコーダ54に供給され、最高の優
先順位のアクテイブな要求に基づいた割込み許可信号が
生成される。この場合、＃３のアダプタよりも高い優先
順位の＃10のアダプタの要求に許可が与えられる。この
許可信号は、図示のように制御ロジツク65からの許可イ
ネーブル信号により活性化され、線51の１つの出力が要
求の優先順位が最も高いアダプタ７にフイードバツクさ
れる。

要求ラツチ55の出力はエンコーダ56にも供給され、アダ
プタ識別コードを生成する。このコードは、DMA動作中
に行なつたようにLBMレジスタ57に書込まれる代りに、
データバスの下位の５ビツト部分に直接送られる。これ
は裁定装置29により選択された特定の要求元に一致する
ことを表わす。

このコードは、バス許可イネーブル（この特定の機能で
は割込み許可イネーブルとして作用する）を与えられた
アダプタ７を識別する。許可されたアダプタ７の割込み
タイプコードのビツトも、バス64からMUX58ならびに線5
9を介して、第1A図および第1B図のシステムバス13のデ
ータ部分に接続されているシステムデータバスに送ら
れ、割込みが肯定応答されているアダプタ７の番号に対
応し、かつ３つの符号化された割込みタイプビツトによ
る割込みの理由を示す８ビツトの割込みベクトル番号が
供給される。データ転送ACK発生器すなわちICL68は、デ
ータ転送ACK信号（DTACK）を生成する。この信号によ
り、プロセツサ15は割込みベクトル番号を読取り、割込
みACKサイクルを終了する。

レベル１の割込みACK信号が非アクテイブになると裁定
装置29およびアダプタ７はDMA動作モードに戻る。

レベル６の割込み動作も、レベル１の場合と同様で、制
御プロセツサ15により生成されたレベル６の割込みACK
信号に制御される。

F4.3状態制御ロジツクの動作（第5A図〜第5D図） 次に、バス13およびインタフエース10の適切な方向性制
御を行なうTS12、14および34の動作について説明する。

制御プロセツサ15の出力に接続されているTS14を第5A図
に示す。図示のように、TS14の対は読取りまたは書込み
サイクルにおいてデータおよびアドレスの方向を制御す
るほか、非バス許可ACK（NOT BGACK）の状態でも使用
可能である。これらのTS14は、必要に応じ、制御プロセ
ツサ15の入出力を分離し、または流れの方向を制御す
る。第5A図に示すように、データの方向を制御するTS14
は両方向性であるから、TS14から制御プロセツサ15の入
力にデータを送つたり、制御プロセツサ15の出力からTS
14にデータを送つたりすることができる。しかしなが
ら、アドレスバスのTS14は読取りまたは書込みのどちり
か一方にしかデータを送り出すことができない。それに
対し、データバスのTS14は、読取りサイクルで１つの方
向にデータを送り、書込みサイクルで反対の方向にデー
タを送ることができる。

第5B図はデータバスの両方向性のTS12を示す。TS12は制
御ロジツク27により使用可能または使用禁止されるが、
バスはDMA転送および割込み通知の両方に使用されるの
で、エラー回復動作中以外は、通常使用可能である。TS
12の方向は、第5B図に示すように、種々の条件によつて
決まる。バス許可肯定応答（BGACK）および読取りサイ
クルの条件が満たされる場合、ANDゲート70はORゲート7
2を介してTS12の方向を、データがアダプタ７に進むよ
うに設定する。バス許可肯応答否定（▲▼）
および非書込状態の条件が満たされる場合も、ANDゲー
ト71はORゲート72を介してTS12の方向を、同様にデータ
がアダプタ７に進むように設定する。若し書込み状態が
存在すれば、TS12の方向は、データが制御プロセツサ15
に進むように、前記と反対の方向に設定される。また若
し割込みが要求されれば、BGACK信号はANDゲート70に存
在せず、この場合もTS12の方向は、データが制御プロセ
ツサ15に進むように設定される。

第5C図はアダプタ７とインタフエースされるTS34を示
す。アドレスバスのTS34は、第1B図に示すようにエラー
線36からの特定のデイスエーブル信号がアダプタ７に印
加されない限り、常にオン状態のイネーブル線を有す
る。アドレスバスのTS34に、イネーブル信号ならびにBG
ACK信号が存在すると、TS34およびアドレスバスの方向
は制御プロセツサ15からアダプタ７に進むように設定さ
れる。

データバスのTS34の場合、BGACK信号および書込みの条
件が揃えば、ANDゲート73はORゲート74を介して、アダ
プタ７からの方向を設定する。代替的に、ANDゲート75
でMMIO選択信号および読取り状態の条件が満たされる
と、ORゲート74を介して、同様にアダプタ７からの方向
が設定される。若しBGACK信号および書込み標識がアク
テイブなら、アダプタ７はデータをRAM16に転送してい
る。若しMMIO選択信号がアクテイブで、書込み標識が非
アクテイブ（すなわち読取り）なら、制御プロセツサ15
はアダプタ７から読取りを行なつている。例えば、制御
プロセツサ15はアダプタ７のMCレジスタ（図示せず）を
読取ることができる。

第5D図はアドレスバスのTS12の最後のロジツク部分を示
す。ORゲート76の種々の入力条件はラツチ77の設定を制
御し、アドレスおよびデータバスに接続されたTS12の設
定を取消す。ORゲート76に入力されるこれらの条件は、
POR（電源オンリセツト）、SA（サービスアダプタ）リ
セツト、MMIOリセツト、DD（デイスクダンプ）リセツ
ト、外部バスMMIO禁止、BE（バスエラー）またはL4MC
（レベル４マシン検査）を含む。これらの条件の中のど
れかがラツチ77をセツトし、セツトされたラツチ77は、
アドレスおよびデータバスのRS12をオフにする（禁止す
る）。

F5.割込み動作におけるデータの流れ（第６図、第７
図） 第６図は割込み動作における制御プロセツサ１からアダ
プタプロセツサ42へのデータの流れを示す。第６図で、
制御プロセツサ15はアドレスバスおよびアドレスストロ
ーブ信号（−AS）をデコーダ28に送る。上位アドレスビ
ツトA9〜A23はデコーダ28により復号され、アダプタ選
択信号は線35を介してアダプタ７に送られる。それとと
もに、下位アドレスビツトA1〜A8はアドレスバスドライ
バ90を介してインタフエースバス10に送られる。これら
の信号は、個々のアダプタ７に設けられたインタフエー
ス制御ロジツク47が受取る。アダプタ７には割込み制御
ロジツク41およびアダプタプロセツサ42も含まれてい
る。

第７図は、アダプタ７から制御プロセツサ15への割込み
機能（裁定装置29の優先順位エンコーダを含む）を示
す。

次に、データの流れに関連する初期設定ならびにコマン
ドについて説明する。

初期設定 アダプタ７の各々は、メインメモリ16に一時的に割当て
られた通信領域を有する。これらの領域はアダプタごと
のDSW（装置ステータスワード）レジスタ20およびDCW
（装置制御ワード）レジスタ21を含む。RAM16における
特定のアダプタのDCWとDSWの位置は、そのアダプタの物
理位置により決められるが、制御プロセツサ15により割
振られた空間はRAM16内で変更されることがある。マシ
ンがリセツトされると、制御プログラムは、接続されて
いる各アダプタ７のDSWおよびDCWを初期化する。DCWは
制御プロセツサ15が実行するマイクロコードにより構築
される。アダプタプロセツサ42はDCWを読取り、それ自
身を初期化する。DCWは、コマンドの種類により、コマ
ンドバイトおよび入出力バツフアアドレスならびにその
他のフイールドを含む。動作中、DSWはアダプタプロセ
ツサ42においてアダプタプロセツサマイクロコードによ
り構築される。DSWは、アダプタプロセツサ42のステー
タス、受取つたデータの量、現に実行中のシーケンス、
および最後のデータ転送に用いたバツフアのアドレスを
記録するフイールドを含む。

アダプタプロセツサ42が制御プロセツサ15からの割込み
を検出すると、アブプタ７は、RAM16に割当てられた通
信領域からのDCWをDMA動作により取出し、コマンドバイ
トに質問して制御プロセツサ15が何を要求しているかを
知る。数多くのコマンドの１つにIPLコマンドがある。
このコマンドにより、アダプタ７はDMA動作によりRAM16
から動作コードをロードする。RAM16の開始アドレス
は、読取つたばかりのDCWに含まれている。コマンドの
動作が完了すると、アダプタプロセツサ42はDMA転送動
作により終了ステータスを関連するDSWに書込む。アダ
プタプロセツサ42はアダプタ７から制御プロセツサ15へ
の割込みにより、タスクが完了したことを制御プロセツ
サ15に知らせる。

データの流れは制御プロセツサ15のマイクロコードによ
り制御される。制御プロセツサ15はDCWをセツトアツプ
してからアダプタ７に割込む。アダプタ７はDMA動作に
よりDCWを読取り、アダプタマイクロコードは、DMA書込
み動作によりRAM16でDSWをセツトアツプし、次いで制御
プロセツサ15に割込み、制御プロセツサ15に動作が完了
していることを知らせる。制御プロセツサ15はRAM16のD
SWを読取り結果を知ることができる。このように、RAM1
6は、各アダプタ７に割振られたRAM16の通信領域により
制御プロセツサ15とアダプタ７の間の通信用“メイルボ
ツクス”として動作することが分る。

データバツフア データバツフアはDCWの中のバイトによりアドレス指定
され、RAM16内に置かれる。これらのバツフアはアダプ
タ７によつて開始されたDMA転送を用いてアダプタ７に
よりアクセスされる。バツフアの大きさは一定である
が、可変ブロツク数を割当てることができる。一定の大
きさ、例えば288データバイトの大きさよりも長いメツ
セージを処理しようとすると、288バイトよりも大きい
ブロツクの各々は、それらのブロツクを要求しているア
ダプタプロセツサ42に供給される。

DCWコマンド アダプタプロセツサ42は、制御プロセツサ15からの割込
みを検出すると、RAM16に割当てられた通信領域からのD
CWをDMA読取り動作により転送し、コマンドバイトを質
問しなければならない。コマンドの例として書込みまた
は読取りコマンドがある。読取り動作の場合、最初のア
ドレスがDCWに現われるバツフアはRAM16から読取られて
通信回線に転送され、転送されるバイト数はDCWのデー
タカウント部で指定される。読取り動作は、DCWで識別
された開始アドレスへの書込みにより開始され、データ
カウントまたはブロツクの終了の検出のうち、早く生じ
た方の時点まで続く、書込みコマンドは、データをRAM1
6から読取場合の送信動作を指示する。読取りコマンド
は、データをRAM16に書込む場合の受信動作を指示す
る。

この通信体系では、各々のアダプタプロセツサ42は、サ
ービスのため制御プロセツサ15に割込むように構成させ
ているが、RAM16へまたはRMAからのDMA転送を自主的に
行ない、各アダプタインタフエースに接続された特定の
ユーザターミナルへまたはからのメツセージを待ち行列
を構築または解消することができる。各アダプタ７は、
ユーザのプロトコルに適応し、インタフエースにおける
要求を知らせるタスクを割当てられているが、フオーマ
ツトおよびプロトコルに制約されない純粋なデータ形式
でしかRAM16と通信しないので、大量のデータ集中が可
能である。制御ユニツトの制御プロセツサ15は、RAM16
でメツセージが完成するまで待機し、アダプタプロセツ
サ42からメツセージ完成の通知を受けてからそのメツセ
ージを検査する。検査されたメツセージは出力のアダプ
タプロセツサ42に送られ、種々の通信プロトコルに適合
するのに必要なデータ操作が実行される。このように操
作されたデータは高速出力線上でマルチプレツクスされ
る。マルチプレツクスは、それぞれのユーザからの完全
なメツセージが完全なメツセージとして直列に送信され
るが、送信順序は必ずしも、それらのメツセージが開始
された順序ではなく、ほぼそれらのメツセージが完成さ
れた順序である。

G.発明の効果 以上説明してきたように、本発明のエラー検出・分離お
よび回復装置によれば、制御プロセツサのタスクを軽減
し、したがつては制御プロセツサのスループツトを高め
ることができる。また、インタフエイスするプロセツサ
の１つがハングアツプして制御プロセツサからのコマン
ドに応答しない流動状態になつても回復することができ
る。

【図面の簡単な説明】

第1A図および第1B図は本発明の実施例のスキヤナなしの
メツセージ集中装置および通信マルチプレクサにおける
詳細なデータの流れおよび制御アーキテクチヤを示す
図、第２図は全般的な高いレベルのアーキテクチヤおよ
びデータの流れを示す図、第３図はアダプタにおけるデ
ータの流れを示す図、第４図は裁定装置におけるデータ
の流れを示す図、第5A図〜第5D図は３状態ドライバレシ
ーバの使用可能および、使用禁止を制御する論理回路を
示す図、第６図は制御プロセツサからアダプタプロセツ
サへの割込み動作の場合のデータの流れを示す図、第７
図はアダプタから制御プロセツサへの割込みの場合のデ
ータの流れを示す図である。 １……ユーザターミナル、２……通信回線、３……ター
ミナル、４……ホストCPU、５……モデム、６……集合
制御装置、７……アダプタ、８……サービスアダプタ、
９……ポート、10、11……インタフエース、12……TS、
13……システムバス、14……TS、15……メインMP、16…
…メインRAM、17……ROM、18……PSレジスタ、19……BE
/MCレジスタ、20……DSWレジスタ、21……DCWレジス
タ、22……ACレジスタ、23……DCレジスタ、24……FSレ
ジスタ、26……BE/MCレジスタ、27……制御ロジツク、2
8……デコーダ、29……裁定装置/IVN発生器、30……ECC
制御ロジツク、31、32……PC、33……PG、34……TS、38
……D/R、39……S/D、41……割込み制御ロジツク、42…
…アダプタプロセツサ、47……インタフエース制御ロジ
ツク、54……デコーダ、55……要求ラツチ、56……エン
コーダ、57……LBMレジスタ、58……MUX、65……制御ロ
ジツク、66……ICL、67……制御ロジツク、68……ICL、
90……アドレスバスドライバ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】マルチプロセッサアレイのエラー検出、分
   離および回復装置であって、 制御用プロセッサ（15）と、 メインメモリ（16）と、 割込み信号により呼び出される回復ルーチンが記憶され
   たメモリ（17）と、 前記制御用プロセッサおよび前記メモリを相互接続する
   データ及びアドレスバス（18、23）と、 前記制御用プロセッサまたは前記メモリと通信をする複
   数のI/Oプロセッサ（７）と、 信号及びデータの受取り及び交換をするために前記バス
   および前記I/Oプロセッサに接続されたメモリマップドI
   /O制御インターフェイス（10）と、 前記制御用プロセッサと前記バスの間、前記I/Oプロセ
   ッサと前記インターフェイスの間、および前記バスと前
   記インターフェイスの間に各々設けられた個々に制御可
   能な複数の選択分離装置（12、14、34）と、 制御信号線（36）を介して前記I/Oプロセッサに接続さ
   れ、前記I/Oプロセッサのどれかが前記バスを制御して
   いる間にエラーが検出されると全ての前記I/Oプロセッ
   サへのマルチポイントエラー信号を活性化する手段（2
   7）とを有し、 前記エラー信号は、前記バスを前記エラー発生時に制御
   している前記I/Oプロセッサを非活性化し、かつ前記回
   復ルーチンに従って前記エラーの原因を分析するために
   前記制御用プロセッサへの割込み信号を呼び出すように
   働くこと、を特徴とするエラー検出、分離および回復装
   置。