JPH05173986A - プログラマブルコントローラ - Google Patents
プログラマブルコントローラInfo
- Publication number
- JPH05173986A JPH05173986A JP3340450A JP34045091A JPH05173986A JP H05173986 A JPH05173986 A JP H05173986A JP 3340450 A JP3340450 A JP 3340450A JP 34045091 A JP34045091 A JP 34045091A JP H05173986 A JPH05173986 A JP H05173986A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- unit
- bus
- units
- access
- Prior art date
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- Pending
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- Multi Processors (AREA)
- Bus Control (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】
【目的】夫々のＣＰＵユニットが独立して各入出力ユニ
ットをアクセスすることが可能なプログラマブルコント
ローラを提供するにある。 【構成】ＣＰＵユニット１1、１2はＩ／Ｏバス２をアク
セスするための必要なセレクト信号をローカルＩ／Ｏバ
ス５1、５2に出力する。バス調停部８は、ＣＰＵユニッ
ト１1、１2のセレクト信号の先着順位を判定することに
より、ローカルＩ／Ｏバス５1又は５2を選択し、競合時
には後着のＣＰＵユニットに対してウェイトをかけ、、
また同着時には予め定めた優先順位に基づいて上位のＣ
ＰＵユニットに対応するローカルＩ／Ｏバス５1 又は５
2 を選択する。Ｉ／Ｏ分割・共有選択部６はＩ／Ｏユニ
ット１１0 …に対するチップセレクト信号、クリア信号
をＣＰＵユニット１1 、１2 で分割したり、共有する制
御を行なう。
ットをアクセスすることが可能なプログラマブルコント
ローラを提供するにある。 【構成】ＣＰＵユニット１1、１2はＩ／Ｏバス２をアク
セスするための必要なセレクト信号をローカルＩ／Ｏバ
ス５1、５2に出力する。バス調停部８は、ＣＰＵユニッ
ト１1、１2のセレクト信号の先着順位を判定することに
より、ローカルＩ／Ｏバス５1又は５2を選択し、競合時
には後着のＣＰＵユニットに対してウェイトをかけ、、
また同着時には予め定めた優先順位に基づいて上位のＣ
ＰＵユニットに対応するローカルＩ／Ｏバス５1 又は５
2 を選択する。Ｉ／Ｏ分割・共有選択部６はＩ／Ｏユニ
ット１１0 …に対するチップセレクト信号、クリア信号
をＣＰＵユニット１1 、１2 で分割したり、共有する制
御を行なう。
Description
【０００１】
【産業上の利用分野】本発明は、プログラマブルコント
ローラに関する。
ローラに関する。
【０００２】
【従来の技術】従来のマルチＣＰＵシステムを用いたプ
ログラマブルコントローラではＩ／Ｏユニットをアクセ
スして出力する場合には、マスタＣＰＵユニットが各ス
レーブＣＰＵユニットより共有メモリ等を介して出力デ
ータを集め、その集めた出力データを一括して出力し、
またデータをＩ／Ｏユニットから入力する場合にも一括
して行い、共有メモリ等を介して各スレーブＣＰＵユニ
ットに入力データを分配する方法が用いられていた。
ログラマブルコントローラではＩ／Ｏユニットをアクセ
スして出力する場合には、マスタＣＰＵユニットが各ス
レーブＣＰＵユニットより共有メモリ等を介して出力デ
ータを集め、その集めた出力データを一括して出力し、
またデータをＩ／Ｏユニットから入力する場合にも一括
して行い、共有メモリ等を介して各スレーブＣＰＵユニ
ットに入力データを分配する方法が用いられていた。
【０００３】
【発明が解決しようとする課題】このような場合、スレ
ーブＣＰＵユニットは独立して、Ｉ／Ｏ制御を行なうこ
とが不可能なので、テスト・デバッグを行なう際にはマ
スタＣＰＵユニット、スレーブＣＰＵユニットの両方を
マザーボードに装着した状態で行なわなければならなか
った。
ーブＣＰＵユニットは独立して、Ｉ／Ｏ制御を行なうこ
とが不可能なので、テスト・デバッグを行なう際にはマ
スタＣＰＵユニット、スレーブＣＰＵユニットの両方を
マザーボードに装着した状態で行なわなければならなか
った。
【０００４】本発明は、上述の点に鑑みて為されたもの
で、その目的とするところはマスタＣＰＵユニット、ス
レーブＣＰＵユニットの区別をなくし、夫々のＣＰＵユ
ニットが独立して各Ｉ／Ｏユニットをアクセスすること
が可能で、ＣＰＵユニット毎にテスト・デバッグが行な
えるプログラマブルコントローラを提供するにある。
で、その目的とするところはマスタＣＰＵユニット、ス
レーブＣＰＵユニットの区別をなくし、夫々のＣＰＵユ
ニットが独立して各Ｉ／Ｏユニットをアクセスすること
が可能で、ＣＰＵユニット毎にテスト・デバッグが行な
えるプログラマブルコントローラを提供するにある。
【０００５】
【課題を解決するための手段】上述の目的を達成するた
めに、本発明は、電源ユニットと、複数のＣＰＵユニッ
トと、Ｉ／Ｏユニットと、これらユニットを装着するた
めのマザーボードとで構成され、複数のＣＰＵユニット
からのＩ／Ｏバスをアクセスすることを示す信号の先着
順位を判定することによりＩ／Ｏバスと接続するＣＰＵ
ユニットからのローカルＩ／Ｏバスを選択する手段と上
記信号が競合したときに信号が後着したＣＰＵユニット
にウェイトをかける手段とを備え、非競合の場合にはＩ
／Ｏバスをアクセスする上記信号を出したＣＰＵユニッ
トによってＩ／Ｏバスをアクセスさせ、競合時にはＣＰ
ＵユニットのＩ／Ｏバスに対するアクセスが終了後に後
着のＣＰＵユニットのＩ／Ｏバスへのアクセスを設定
し、複数のＣＰＵユニットから同時にＩ／Ｏバスをアク
セスすることを示す信号があると、予め定めた優先順位
で上位にあるＣＰＵユニットによってＩ／Ｏバスに対す
るアクセスを行なわせ、残りのＣＰＵユニットを待機状
態とするバス調停手段を有するとともに、各Ｉ／Ｏユニ
ットに対するチップセレクト信号、出力のクリア信号を
各ＣＰＵユニットのメモリに設定された分割、共有デー
タに基づいて分割したり共有する制御を行なう手段を有
したものである。
めに、本発明は、電源ユニットと、複数のＣＰＵユニッ
トと、Ｉ／Ｏユニットと、これらユニットを装着するた
めのマザーボードとで構成され、複数のＣＰＵユニット
からのＩ／Ｏバスをアクセスすることを示す信号の先着
順位を判定することによりＩ／Ｏバスと接続するＣＰＵ
ユニットからのローカルＩ／Ｏバスを選択する手段と上
記信号が競合したときに信号が後着したＣＰＵユニット
にウェイトをかける手段とを備え、非競合の場合にはＩ
／Ｏバスをアクセスする上記信号を出したＣＰＵユニッ
トによってＩ／Ｏバスをアクセスさせ、競合時にはＣＰ
ＵユニットのＩ／Ｏバスに対するアクセスが終了後に後
着のＣＰＵユニットのＩ／Ｏバスへのアクセスを設定
し、複数のＣＰＵユニットから同時にＩ／Ｏバスをアク
セスすることを示す信号があると、予め定めた優先順位
で上位にあるＣＰＵユニットによってＩ／Ｏバスに対す
るアクセスを行なわせ、残りのＣＰＵユニットを待機状
態とするバス調停手段を有するとともに、各Ｉ／Ｏユニ
ットに対するチップセレクト信号、出力のクリア信号を
各ＣＰＵユニットのメモリに設定された分割、共有デー
タに基づいて分割したり共有する制御を行なう手段を有
したものである。
【０００６】
【作用】而して本発明によれば、バス調停手段を有する
とともに、各Ｉ／Ｏユニットに対するチップセレクト信
号、出力のクリア信号をＣＰＵユニットのメモリに設定
された分割、共有データに基づいて制御する手段を有し
ているので、ＣＰＵユニットが競合するなくことなくＩ
／Ｏバスをアクセスすることができ、そのため各Ｉ／Ｏ
ユニットに対する制御が各ＣＰＵユニット毎に独立して
行なえ、結果ＣＰＵユニット毎に分離してテスト・デバ
ッグは可能となり、テスト後に各ＣＰＵユニットを結合
して総合テストを行なえば、テストや保守等が効率良く
行なえることになる。
とともに、各Ｉ／Ｏユニットに対するチップセレクト信
号、出力のクリア信号をＣＰＵユニットのメモリに設定
された分割、共有データに基づいて制御する手段を有し
ているので、ＣＰＵユニットが競合するなくことなくＩ
／Ｏバスをアクセスすることができ、そのため各Ｉ／Ｏ
ユニットに対する制御が各ＣＰＵユニット毎に独立して
行なえ、結果ＣＰＵユニット毎に分離してテスト・デバ
ッグは可能となり、テスト後に各ＣＰＵユニットを結合
して総合テストを行なえば、テストや保守等が効率良く
行なえることになる。
【０００７】
【実施例】以下本発明を実施例により説明する。図１は
本発明プログラマブルコントローラに使用する二つのＣ
ＰＵユニット１ 1 、１2 を用いたマルチＣＰＵユニット
の実施例構成を示しており、各ＣＰＵユニット１1、１2
内部にはマイクロプロセッサＭＰＵを中心としてＩ／Ｏ
バス２のアクセスのために必要なアクセスタイムを得る
ために固有のＣＰＵウェイト回路３を有し、またＩ／Ｏ
バス２をアクセスするための必要な信号はＣＰＵユニッ
ト１1、１2からバッファ４を介してローカルＩ／Ｏバス
５1、５2で出力される。
本発明プログラマブルコントローラに使用する二つのＣ
ＰＵユニット１ 1 、１2 を用いたマルチＣＰＵユニット
の実施例構成を示しており、各ＣＰＵユニット１1、１2
内部にはマイクロプロセッサＭＰＵを中心としてＩ／Ｏ
バス２のアクセスのために必要なアクセスタイムを得る
ために固有のＣＰＵウェイト回路３を有し、またＩ／Ｏ
バス２をアクセスするための必要な信号はＣＰＵユニッ
ト１1、１2からバッファ４を介してローカルＩ／Ｏバス
５1、５2で出力される。
【０００８】これらの構成では相手のＣＰＵユニットに
はアクセスしないためローカルＩ／Ｏバス５1、５2が一
方向となっており、また互いの演算データを交信するた
めの共有メモリ７は、ＣＰＵユニット１1、１2外に設け
ている。勿論この共有メモリ７内にはＩ／Ｏアクセス情
報は含まれない。また同じタイプのＣＰＵユニット
１1 、１2 を使用してマルチＣＰＵシステムを構築する
ことにより、共有メモリ７を一つで済ませている。
はアクセスしないためローカルＩ／Ｏバス５1、５2が一
方向となっており、また互いの演算データを交信するた
めの共有メモリ７は、ＣＰＵユニット１1、１2外に設け
ている。勿論この共有メモリ７内にはＩ／Ｏアクセス情
報は含まれない。また同じタイプのＣＰＵユニット
１1 、１2 を使用してマルチＣＰＵシステムを構築する
ことにより、共有メモリ７を一つで済ませている。
【０００９】バス調停部８は、バス選択部９、ウェイト
コントローラ１０とから成り、これらのハードウェアを
ＣＰＵユニット１1、１2外部に設けている。そしてバス
調停部８は各ＣＰＵユニット１1、１2からローカルＩ／
Ｏバス５1、５2を通じてＩ／Ｏバス２をアクセスするこ
とを示すセレクト信号が出力されるとこのセレクト信号
の先着順位を判定してローカルＩ／Ｏバス５1又は５2を
バス選択部９により選択し、競合時には後着のＣＰＵユ
ニットに対してウェイトコントローラ１０からのウェイ
ト信号によりウェイトをかけ、また同着の場合には予め
定めた優先順位に従って、優先順位の低いＣＰＵユニッ
トに対してウェイトをかける。またバス調停部８はサン
プリングクロックCLK を入力し、このサンプリングクロ
ックCLKで先着順位判定、ウェイトコントローラ１０の
ウェイト幅設定、アクセス権を得たＣＰＵユニット１1
又は１2のＩ／Ｏバス２のアクセスのためのバスサイク
ル幅を得る。
コントローラ１０とから成り、これらのハードウェアを
ＣＰＵユニット１1、１2外部に設けている。そしてバス
調停部８は各ＣＰＵユニット１1、１2からローカルＩ／
Ｏバス５1、５2を通じてＩ／Ｏバス２をアクセスするこ
とを示すセレクト信号が出力されるとこのセレクト信号
の先着順位を判定してローカルＩ／Ｏバス５1又は５2を
バス選択部９により選択し、競合時には後着のＣＰＵユ
ニットに対してウェイトコントローラ１０からのウェイ
ト信号によりウェイトをかけ、また同着の場合には予め
定めた優先順位に従って、優先順位の低いＣＰＵユニッ
トに対してウェイトをかける。またバス調停部８はサン
プリングクロックCLK を入力し、このサンプリングクロ
ックCLKで先着順位判定、ウェイトコントローラ１０の
ウェイト幅設定、アクセス権を得たＣＰＵユニット１1
又は１2のＩ／Ｏバス２のアクセスのためのバスサイク
ル幅を得る。
【００１０】Ｉ／Ｏ分割・共有選択部６はＩ／Ｏユニッ
ト１１0 …に対するチップセレクト信号、クリア信号を
ＣＰＵユニット１1 、１2 で分割したり、共有する制御
を行なうものであり、その制御内容は各ＣＰＵユニット
１1 、１2 内のメモリ（図４に示す）に外部プログラム
装置（図示せず）にて設定された分割、共有データに基
づく。
ト１１0 …に対するチップセレクト信号、クリア信号を
ＣＰＵユニット１1 、１2 で分割したり、共有する制御
を行なうものであり、その制御内容は各ＣＰＵユニット
１1 、１2 内のメモリ（図４に示す）に外部プログラム
装置（図示せず）にて設定された分割、共有データに基
づく。
【００１１】図２（ａ）（ｂ）は本実施例の全体構成を
示しており、本実施例では上記のＣＰＵユニット１1 、
１2 、Ｉ／Ｏユニット１１0 …及び電源ユニット１２の
形状、寸法をモジュール化して、マザーボード１３上に
電源ユニット１２、ＣＰＵユニット１1 、１2 、Ｉ／Ｏ
ユニット１１0 …の順で着脱自在に装着し、プログラマ
ブルコントローラを構成している。
示しており、本実施例では上記のＣＰＵユニット１1 、
１2 、Ｉ／Ｏユニット１１0 …及び電源ユニット１２の
形状、寸法をモジュール化して、マザーボード１３上に
電源ユニット１２、ＣＰＵユニット１1 、１2 、Ｉ／Ｏ
ユニット１１0 …の順で着脱自在に装着し、プログラマ
ブルコントローラを構成している。
【００１２】図３（ａ）〜（ｄ）は上記Ｉ／Ｏ分割・共
有選択部６に設けられているレジスタの内容を示してお
り、同図（ａ）は、ＣＰＵユニット１1 、１2 のステイ
タスレジスタを示している。Ｄ1 のビットはマルチＣＰ
Ｕユニット１1 、１2 の位置区別を行いためのビット
で、例えばその内容が０であれば、ＣＰＵユニット１2
を、１であればＣＰＵユニット１1 を示す。またＤ3 の
ビットは他のＣＰＵユニットの有無を検出するためのビ
ットで、例えばその内容が１であれば有り、０であれば
無しを示す。このレジスタは読み出し専用のレジスタで
ある。
有選択部６に設けられているレジスタの内容を示してお
り、同図（ａ）は、ＣＰＵユニット１1 、１2 のステイ
タスレジスタを示している。Ｄ1 のビットはマルチＣＰ
Ｕユニット１1 、１2 の位置区別を行いためのビット
で、例えばその内容が０であれば、ＣＰＵユニット１2
を、１であればＣＰＵユニット１1 を示す。またＤ3 の
ビットは他のＣＰＵユニットの有無を検出するためのビ
ットで、例えばその内容が１であれば有り、０であれば
無しを示す。このレジスタは読み出し専用のレジスタで
ある。
【００１３】同図（ｂ）は、クリア、チップセレクト分
割指定のための書込み専用のレジスタを示し、Ｄ0 …は
夫々Ｉ／Ｏユニット１１0 …に対応しており、そのビッ
トに１を書き込めば当該Ｉ／Ｏユニットに対してＣＰＵ
ユニット１1 がアクセスすることを示し、０を書き込め
ば当該Ｉ／Ｏユニットに対してＣＰＵユニット１2 がア
クセスすることを示す。
割指定のための書込み専用のレジスタを示し、Ｄ0 …は
夫々Ｉ／Ｏユニット１１0 …に対応しており、そのビッ
トに１を書き込めば当該Ｉ／Ｏユニットに対してＣＰＵ
ユニット１1 がアクセスすることを示し、０を書き込め
ば当該Ｉ／Ｏユニットに対してＣＰＵユニット１2 がア
クセスすることを示す。
【００１４】同図（ｃ）はクリア、チップセレクト共有
指定のための書込み専用のレジスタを示し、Ｄ0 …は夫
々Ｉ／Ｏユニット１１0 …に対応しており、そのビット
の内容に１を書き込めば当該Ｉ／Ｏユニットに対して共
有することを示し、０を書き込めば分割することを示
し。同図（ｄ）はＣＰＵユニットの実装報知のための書
込み専用のレジスタを示し、Ｄ0 のビットに１を書き込
むと、他のＣＰＵユニットの有無検出を行なうことを示
す。
指定のための書込み専用のレジスタを示し、Ｄ0 …は夫
々Ｉ／Ｏユニット１１0 …に対応しており、そのビット
の内容に１を書き込めば当該Ｉ／Ｏユニットに対して共
有することを示し、０を書き込めば分割することを示
し。同図（ｄ）はＣＰＵユニットの実装報知のための書
込み専用のレジスタを示し、Ｄ0 のビットに１を書き込
むと、他のＣＰＵユニットの有無検出を行なうことを示
す。
【００１５】図４はＩ／Ｏ分割・共有選択部６に設定す
るための分割、共有指定データを格納するためのＣＰＵ
ユニット１1 、１2 に設けられたメモリを示しており、
このメモリは８ビットの分割指定データＤA及び８ビッ
トの共有指定データＤBを格納するエリアを持つ。而し
て、図５に示すように電源をオンし、ＣＰＵユニット１
1 、１2 を起動すると、この起動によりＣＰＵ存在フラ
グを図３（ｄ）に示すレジスタに書き込む。この後図
３（ａ）に示すステイタスレジスタの読み出しを行い
、ＣＰＵユニットが二つ装着されているマルチ状態で
あるのかどうか、或いはＣＰＵユニット１1 、１2 の位
置なのかどうかを判定する。そしてこの判定後リフレ
シュ用のテーブルを作成し、しかる後に上記の判定結
果がマルチ状態でなくシングル状態であればステップ
へ移行し、マルチ状態であればステップにおいて、
ＣＰＵユニット１1 の位置かどうかが判定され、ＣＰＵ
ユニット１1 の位置であれば、チップセレクト及びクリ
ア分割データを図４に示す分割指定データＤAに基づい
て図３（ｂ）のレジスタにセットし、更に共有指定デ
ータＤBに基づいて図３（ｃ）のレジスタにセットし
てその他の初期化に移行する。
るための分割、共有指定データを格納するためのＣＰＵ
ユニット１1 、１2 に設けられたメモリを示しており、
このメモリは８ビットの分割指定データＤA及び８ビッ
トの共有指定データＤBを格納するエリアを持つ。而し
て、図５に示すように電源をオンし、ＣＰＵユニット１
1 、１2 を起動すると、この起動によりＣＰＵ存在フラ
グを図３（ｄ）に示すレジスタに書き込む。この後図
３（ａ）に示すステイタスレジスタの読み出しを行い
、ＣＰＵユニットが二つ装着されているマルチ状態で
あるのかどうか、或いはＣＰＵユニット１1 、１2 の位
置なのかどうかを判定する。そしてこの判定後リフレ
シュ用のテーブルを作成し、しかる後に上記の判定結
果がマルチ状態でなくシングル状態であればステップ
へ移行し、マルチ状態であればステップにおいて、
ＣＰＵユニット１1 の位置かどうかが判定され、ＣＰＵ
ユニット１1 の位置であれば、チップセレクト及びクリ
ア分割データを図４に示す分割指定データＤAに基づい
て図３（ｂ）のレジスタにセットし、更に共有指定デ
ータＤBに基づいて図３（ｃ）のレジスタにセットし
てその他の初期化に移行する。
【００１６】上記ステップでＣＰＵユニット１2 の位
置と判定された場合にはステップ、を飛ばして次の
初期化に移行する。つまりマルチＣＰＵ状態であればＣ
ＰＵユニット１1 が分割、共有の設定を行なうのであ
る。以上のような処理を行なうことにより、各ＣＰＵユ
ニット１1 、１2 は夫々独立してＩ／Ｏユニット１１0
…が制御可能となる。
置と判定された場合にはステップ、を飛ばして次の
初期化に移行する。つまりマルチＣＰＵ状態であればＣ
ＰＵユニット１1 が分割、共有の設定を行なうのであ
る。以上のような処理を行なうことにより、各ＣＰＵユ
ニット１1 、１2 は夫々独立してＩ／Ｏユニット１１0
…が制御可能となる。
【００１７】
【発明の効果】本発明は、バス調停手段を有するととも
に、各Ｉ／Ｏユニットに対するチップセレクト信号、出
力のクリア信号をＣＰＵユニットのメモリに設定された
分割、共有データに基づいて制御する手段を有している
ので、ＣＰＵユニットが競合するなくＩ／Ｏバスをアク
セスすることができ、各Ｉ／Ｏユニットに対する制御が
各ＣＰＵユニット毎に独立して行なえ、そのためＣＰＵ
ユニット毎に分離してテスト・デバッグを行なうことが
可能となり、テスト後に各ＣＰＵユニットを結合して総
合テストを行なえば、テストや保守等が効率良く行なえ
るという効果がある。
に、各Ｉ／Ｏユニットに対するチップセレクト信号、出
力のクリア信号をＣＰＵユニットのメモリに設定された
分割、共有データに基づいて制御する手段を有している
ので、ＣＰＵユニットが競合するなくＩ／Ｏバスをアク
セスすることができ、各Ｉ／Ｏユニットに対する制御が
各ＣＰＵユニット毎に独立して行なえ、そのためＣＰＵ
ユニット毎に分離してテスト・デバッグを行なうことが
可能となり、テスト後に各ＣＰＵユニットを結合して総
合テストを行なえば、テストや保守等が効率良く行なえ
るという効果がある。
【図１】本発明の一実施例のマルチＣＰＵシステムの基
本構成図である。
本構成図である。
【図２】（ａ）は本発明の一実施例のマザーボードに実
装した状態を示す概略上面図である。（ｂ）は本発明の
一実施例のマザーボードに実装した状態を示す概略正面
図である。
装した状態を示す概略上面図である。（ｂ）は本発明の
一実施例のマザーボードに実装した状態を示す概略正面
図である。
【図３】本発明の一実施例に用いるＩ／Ｏ分割・共有選
択部のレジスタの説明図である。
択部のレジスタの説明図である。
【図４】本発明の一実施例に用いるＣＰＵユニットの分
割・共有設定メモリの説明図である。
割・共有設定メモリの説明図である。
【図５】本発明の一実施例の動作説明用フローチャート
である。
である。
１1 ，１2 ＣＰＵユニット ２ Ｉ／Ｏバス ５1 ，５2 ローカルＩ／Ｏバス ６ Ｉ／Ｏ分割・共有選択部 ８ バス調停部 １１0 … Ｉ／Ｏユニット
Claims (1)
- 【請求項１】電源ユニットと、複数のＣＰＵユニット
と、Ｉ／Ｏユニットと、これらユニットを装着するため
のマザーボードとで構成され、複数のＣＰＵユニットか
らのＩ／Ｏバスをアクセスすることを示す信号の先着順
位を判定することによりＩ／Ｏバスと接続するＣＰＵユ
ニットからのローカルＩ／Ｏバスを選択する手段と上記
信号が競合したときに信号が後着したＣＰＵユニットに
ウェイトをかける手段とを備え、非競合の場合にはＩ／
Ｏバスをアクセスする上記信号を出したＣＰＵユニット
によってＩ／Ｏバスをアクセスさせ、競合時にはＣＰＵ
ユニットのＩ／Ｏバスに対するアクセスが終了後に後着
のＣＰＵユニットのＩ／Ｏバスへのアクセスを設定し、
複数のＣＰＵユニットから同時にＩ／Ｏバスをアクセス
することを示す信号があると、予め定めた優先順位で上
位にあるＣＰＵユニットによってＩ／Ｏバスに対するア
クセスを行なわせ、残りのＣＰＵユニットを待機状態と
するバス調停手段を有するとともに、各Ｉ／Ｏユニット
に対するチップセレクト信号、出力のクリア信号を各Ｃ
ＰＵユニットのメモリに設定された分割、共有データに
基づいて分割したり共有する制御を行なう手段を有した
ことを特徴とするプログラマブルコントローラ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3340450A JPH05173986A (ja) | 1991-12-24 | 1991-12-24 | プログラマブルコントローラ |
| EP19920111983 EP0523627A3 (en) | 1991-07-15 | 1992-07-14 | Multi-cpu programmable controller |
| US07/913,690 US5432911A (en) | 1991-07-15 | 1992-07-14 | Controllers request access within one bus cycle causing hardware-wait to stall second controller when first controller is accessing and second controller is still requesting access |
| KR1019920012562A KR970001902B1 (ko) | 1991-07-15 | 1992-07-15 | 프로그램 가능한 제어기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3340450A JPH05173986A (ja) | 1991-12-24 | 1991-12-24 | プログラマブルコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05173986A true JPH05173986A (ja) | 1993-07-13 |
Family
ID=18337079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3340450A Pending JPH05173986A (ja) | 1991-07-15 | 1991-12-24 | プログラマブルコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05173986A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1850196A1 (en) | 2006-04-28 | 2007-10-31 | Omron Corporation | Programmable controller with communication unit capable of responding in real time to request of I/O data |
| US7428659B2 (en) | 2002-06-07 | 2008-09-23 | Omron Corporation | Programmable controller with CPU units and special-function modules and method of doubling up |
| JP2010250435A (ja) * | 2009-04-13 | 2010-11-04 | Mitsubishi Electric Corp | プラント監視制御システム |
| JP2011008578A (ja) * | 2009-06-26 | 2011-01-13 | Mitsubishi Electric Corp | 制御装置 |
| JP4752983B1 (ja) * | 2011-03-15 | 2011-08-17 | オムロン株式会社 | Ｐｌｃのｃｐｕユニット、ｐｌｃ用のシステムプログラムおよびｐｌｃ用のシステムプログラムを格納した記録媒体 |
| JP2012168635A (ja) * | 2011-02-10 | 2012-09-06 | Toshiba Corp | 二重化制御装置 |
| US8706262B2 (en) | 2011-03-15 | 2014-04-22 | Omron Corporation | CPU unit of PLC, system program for PLC, and recording medium storing system program for PLC |
-
1991
- 1991-12-24 JP JP3340450A patent/JPH05173986A/ja active Pending
Cited By (11)
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