JP2534321B2 - デ―タ転送制御方法及び装置 - Google Patents
デ―タ転送制御方法及び装置Info
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- JP2534321B2 JP2534321B2 JP63147684A JP14768488A JP2534321B2 JP 2534321 B2 JP2534321 B2 JP 2534321B2 JP 63147684 A JP63147684 A JP 63147684A JP 14768488 A JP14768488 A JP 14768488A JP 2534321 B2 JP2534321 B2 JP 2534321B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、電子計算機のDMA（ダイレクトメモリアク
セス）方式に係り、特に、DMA実行時のチャネル装置に
よる主メモリの占有時間を短縮するために好適なデータ
転送制御方法および装置に関する。
セス）方式に係り、特に、DMA実行時のチャネル装置に
よる主メモリの占有時間を短縮するために好適なデータ
転送制御方法および装置に関する。
［従来の技術］ 従来、DMA転送は、データの所定のブロックを単位と
して行われることが多い。しかし、チャネル装置にバー
スト転送の機能がないかぎり、従来のデータ転送装置で
は、一度のリードアクセス要求に対して当該データを転
送するだけのものであった。そのため、チャネル装置お
よび主メモリのアクセス時間は、ブロック転送であって
も相当に長いものとなっていた。
して行われることが多い。しかし、チャネル装置にバー
スト転送の機能がないかぎり、従来のデータ転送装置で
は、一度のリードアクセス要求に対して当該データを転
送するだけのものであった。そのため、チャネル装置お
よび主メモリのアクセス時間は、ブロック転送であって
も相当に長いものとなっていた。
これに対し、特開昭61−246858号公報に記載されてい
るように、チャネル毎にバッファ装置を設け、チャネル
装置に主メモリからデータを取込む前に、見掛け上、あ
たかもデータが転送されてきたかのような状態をつく
り、次のアクセス要求を早めに発行させ、主メモリから
のデータフェッチとチャネル装置からのアクセス要求と
を並行して行う技術があった。
るように、チャネル毎にバッファ装置を設け、チャネル
装置に主メモリからデータを取込む前に、見掛け上、あ
たかもデータが転送されてきたかのような状態をつく
り、次のアクセス要求を早めに発行させ、主メモリから
のデータフェッチとチャネル装置からのアクセス要求と
を並行して行う技術があった。
［発明が解決しようとする課題］ 上記従来の技術では、処理の速いチャネル装置のアク
セス時間を短縮し、その処理能力をより一層発揮させる
ことには有効であるが、主メモリの占有時間を短縮する
という点では、配慮がなされておらず、他のチャネル装
置およびCPUに対して主メモリを開放する時間を確保す
るという点では有効でないという問題があった。
セス時間を短縮し、その処理能力をより一層発揮させる
ことには有効であるが、主メモリの占有時間を短縮する
という点では、配慮がなされておらず、他のチャネル装
置およびCPUに対して主メモリを開放する時間を確保す
るという点では有効でないという問題があった。
本発明の目的は、主メモリの接続されているバスの、
チャネル装置による占有時間を短縮し、システム全体、
特にCPUの処理能力を充分に発揮させるようにすること
にある。
チャネル装置による占有時間を短縮し、システム全体、
特にCPUの処理能力を充分に発揮させるようにすること
にある。
［課題を解決するための手段］ 上記目的を達成するために、本発明者等は、DMAがブ
ロックを単位として実行されることが多いことを利用
し、一度のリードアクセス要求で、予め次にアクセスさ
れる可能性の高い当該アクセスアドレスの周囲のアドレ
スのデータを取込んで格納しておくことに想到した。
ロックを単位として実行されることが多いことを利用
し、一度のリードアクセス要求で、予め次にアクセスさ
れる可能性の高い当該アクセスアドレスの周囲のアドレ
スのデータを取込んで格納しておくことに想到した。
すなわち、本発明によるデータ転送制御方法は、それ
ぞれプロセッサバスに接続された中央処理装置および主
メモリと、システムバスに接続された１個以上のチャネ
ル装置を有するシステムにおいて該各チャネル装置と前
記主メモリとの間でDMA転送を行うデータ転送制御方法
であって、前記プロセッサバスと前記システムバスとの
間に各チャネルごとにバッファメモリを設け、前記チャ
ネル装置から前記主メモリへのリードアクセス要求に応
じた前記主メモリのリードアクセスに伴い、当該アクセ
スアドレス付近の連続した複数のアドレスのデータを前
記バッファメモリに転送しておき、前記チャネル装置か
ら前記主メモリへの次回のリードアクセス要求に対し、
当該アクセスアドレスのデータが前記バッファメモリ内
に記憶されているか否かを判定し、該判定の結果、前記
バッファメモリ内に記憶されていることが判明した場合
には、前記バッファメモリから当該アクセスアドレスの
データを当該チャネル装置に転送することを特徴とする
ものである。
ぞれプロセッサバスに接続された中央処理装置および主
メモリと、システムバスに接続された１個以上のチャネ
ル装置を有するシステムにおいて該各チャネル装置と前
記主メモリとの間でDMA転送を行うデータ転送制御方法
であって、前記プロセッサバスと前記システムバスとの
間に各チャネルごとにバッファメモリを設け、前記チャ
ネル装置から前記主メモリへのリードアクセス要求に応
じた前記主メモリのリードアクセスに伴い、当該アクセ
スアドレス付近の連続した複数のアドレスのデータを前
記バッファメモリに転送しておき、前記チャネル装置か
ら前記主メモリへの次回のリードアクセス要求に対し、
当該アクセスアドレスのデータが前記バッファメモリ内
に記憶されているか否かを判定し、該判定の結果、前記
バッファメモリ内に記憶されていることが判明した場合
には、前記バッファメモリから当該アクセスアドレスの
データを当該チャネル装置に転送することを特徴とする
ものである。
また、この方法を実施するためのデータ転送制御装置
は、それぞれプロセッサバスに接続された中央処理装置
および主メモリと、システムバスに接続された１個以上
のチャネル装置を有するシステムにおいて該各チャネル
装置と前記主メモリとの間でDMA転送を行うデータ転送
制御装置であって、前記プロセッサバスと前記システム
バスとの間に設けた各チャネルごとのバッファメモリ
と、前記チャネル装置から前記主メモリへのリードアク
セス要求のアクセスアドレス付近の連続したアドレスの
データを前記バッファメモリに転送する第１転送手段
と、前記バッファメモリから当該データを当該チャネル
装置に転送する第２転送手段とを備えたことを特徴とす
るものである。
は、それぞれプロセッサバスに接続された中央処理装置
および主メモリと、システムバスに接続された１個以上
のチャネル装置を有するシステムにおいて該各チャネル
装置と前記主メモリとの間でDMA転送を行うデータ転送
制御装置であって、前記プロセッサバスと前記システム
バスとの間に設けた各チャネルごとのバッファメモリ
と、前記チャネル装置から前記主メモリへのリードアク
セス要求のアクセスアドレス付近の連続したアドレスの
データを前記バッファメモリに転送する第１転送手段
と、前記バッファメモリから当該データを当該チャネル
装置に転送する第２転送手段とを備えたことを特徴とす
るものである。
前記第１転送手段は、例えば、前記チャネル装置から
前記主メモリへのリードアクセス要求に応じて前記主メ
モリをリードアクセスした場合に、該アクセスアドレス
のデータを当該チャネル装置に直接転送するとともに、
該アクセスアドレス付近の連続したアドレスのデータを
前記バッファメモリに転送する。
前記主メモリへのリードアクセス要求に応じて前記主メ
モリをリードアクセスした場合に、該アクセスアドレス
のデータを当該チャネル装置に直接転送するとともに、
該アクセスアドレス付近の連続したアドレスのデータを
前記バッファメモリに転送する。
前記データ転送制御装置において、さらに、前記バッ
ファメモリに記憶したデータの前記主メモリ上のアドレ
スを記憶するアドレス記憶手段と、前記チャネル装置か
ら前記主メモリへのリードアクセス要求時に、当該アク
セス要求アドレスと前記アドレス記憶手段に記憶された
アドレスとの一致不一致を判定する一致判定手段とを設
け、該一致判定手段の判定の結果に応じて前記第２転送
手段が前記バッファメモリから当該チャネル装置へのデ
ータ転送を行うようにすることができる。
ファメモリに記憶したデータの前記主メモリ上のアドレ
スを記憶するアドレス記憶手段と、前記チャネル装置か
ら前記主メモリへのリードアクセス要求時に、当該アク
セス要求アドレスと前記アドレス記憶手段に記憶された
アドレスとの一致不一致を判定する一致判定手段とを設
け、該一致判定手段の判定の結果に応じて前記第２転送
手段が前記バッファメモリから当該チャネル装置へのデ
ータ転送を行うようにすることができる。
DMAがその開始から終了まで必ず連続したアドレスを
アクセスするようなインタフェースが採用されている場
合には、前記第２転送手段に、前記バッファメモリに対
して次にDMAリードアクセスが行われたときに転送され
るべきデータが記憶された前記バッファメモリのアドレ
スを指示するポインタを設け、該ポインタの示すアドレ
スのデータを当該チャネル装置へ転送するようにするこ
ともできる。
アクセスするようなインタフェースが採用されている場
合には、前記第２転送手段に、前記バッファメモリに対
して次にDMAリードアクセスが行われたときに転送され
るべきデータが記憶された前記バッファメモリのアドレ
スを指示するポインタを設け、該ポインタの示すアドレ
スのデータを当該チャネル装置へ転送するようにするこ
ともできる。
前記バッファメモリまたは前記アドレス記憶手段に、
前記バッファメモリに記憶された各データが有効である
か否かを示す有効ビットをも記憶させるようにして、該
有効ビットに応じて前記第２転送手段がデータ転送を行
うか否かを判断するようにしてもよい。
前記バッファメモリに記憶された各データが有効である
か否かを示す有効ビットをも記憶させるようにして、該
有効ビットに応じて前記第２転送手段がデータ転送を行
うか否かを判断するようにしてもよい。
前記主メモリとしては、連続したアドレスのデータを
高速に転送する高速転送手段を有するメモリを採用し、
前記第１転送手段は、該高速転送手段により前記主メモ
リから前記バッファメモリへのデータ転送を行うように
することが好ましい。
高速に転送する高速転送手段を有するメモリを採用し、
前記第１転送手段は、該高速転送手段により前記主メモ
リから前記バッファメモリへのデータ転送を行うように
することが好ましい。
なお、DMA転送にサイクルスチール転送を採用した場
合にも、本発明は適用できる。また、本発明のデータ転
送制御装置は、バッファメモリを含めて１チップのLSI
として集積化することも可能である。
合にも、本発明は適用できる。また、本発明のデータ転
送制御装置は、バッファメモリを含めて１チップのLSI
として集積化することも可能である。
［作用］ 本発明の好ましい態様の作用を説明する。
いずれかのチャネル装置から主メモリのリードアクセ
ス要求があったとき、前記第１転送手段が、アクセス要
求があったアドレスのデータを直接当該チャネル装置に
転送するとともに、これに伴って当該アクセスアドレス
の周囲のアドレスのデータを、当該チャネルに対応する
バッファメモリに取込む。同時に、それぞれのデータが
格納されていた主メモリ上のアドレスを前記アドレス記
憶手段に格納し、また、対応する有効ビット（バリッド
ビット）をセットする。次に、同一のチャネル装置から
リードアクセス要求があった場合、当該アドレスのデー
タが既にバッファメモリ内に格納したデータであるか否
かを前記一致判定手段により判定し、一致が確認され、
かつ前記有効ビットがセットされていれば、主メモリを
アクセスすることなく、バッファメモリから当該チャネ
ル装置へ必要なデータを転送するように動作する。
ス要求があったとき、前記第１転送手段が、アクセス要
求があったアドレスのデータを直接当該チャネル装置に
転送するとともに、これに伴って当該アクセスアドレス
の周囲のアドレスのデータを、当該チャネルに対応する
バッファメモリに取込む。同時に、それぞれのデータが
格納されていた主メモリ上のアドレスを前記アドレス記
憶手段に格納し、また、対応する有効ビット（バリッド
ビット）をセットする。次に、同一のチャネル装置から
リードアクセス要求があった場合、当該アドレスのデー
タが既にバッファメモリ内に格納したデータであるか否
かを前記一致判定手段により判定し、一致が確認され、
かつ前記有効ビットがセットされていれば、主メモリを
アクセスすることなく、バッファメモリから当該チャネ
ル装置へ必要なデータを転送するように動作する。
このため、主メモリとCPUとが接続されているプロセ
ッサバスをアクセスする回数が減少し、バス占有制御に
要する時間が全体として短縮される。また、バッファメ
モリへの転送に主メモリの高速アクセスモードを利用す
れば、主メモリのアクセスの際のアドレスの切換に要し
ていた時間を短縮できる。
ッサバスをアクセスする回数が減少し、バス占有制御に
要する時間が全体として短縮される。また、バッファメ
モリへの転送に主メモリの高速アクセスモードを利用す
れば、主メモリのアクセスの際のアドレスの切換に要し
ていた時間を短縮できる。
本発明によれば、このようにして、主メモリ、さらに
はプロセッサバスを、各々のチャネル装置が占有してい
る時間を短縮することができる。
はプロセッサバスを、各々のチャネル装置が占有してい
る時間を短縮することができる。
［実施例］ 以下、図面を参照しながら、本発明の実施例について
詳細に説明する。
詳細に説明する。
まず、第１図に、本発明によるデータ転送装置を用い
たシステムのブロック図を示す。このシステムでは、主
メモリ（MS）115と中央処理装置（CPU）201とがプロセ
ッサバス204に接続され、他方、複数のチャネル装置114
−１〜114−ｎがシステムバス119に接続され、両バスの
間に本発明のデータ転送制御装置101が位置している。
たシステムのブロック図を示す。このシステムでは、主
メモリ（MS）115と中央処理装置（CPU）201とがプロセ
ッサバス204に接続され、他方、複数のチャネル装置114
−１〜114−ｎがシステムバス119に接続され、両バスの
間に本発明のデータ転送制御装置101が位置している。
データ転送制御装置101は、バッファメモリ105と、第
１転送手段を構成する主メモリアクセス回路111と、第
２転送手段を構成するバッファ出力回路112と、セレク
タ（SEL）113と、アドレス一致判定手段を構成する判定
回路202とからなる。
１転送手段を構成する主メモリアクセス回路111と、第
２転送手段を構成するバッファ出力回路112と、セレク
タ（SEL）113と、アドレス一致判定手段を構成する判定
回路202とからなる。
第１図のシステムの動作を説明する。
任意のチャネル装置からのリードアクセス要求に対し
て、対応するデータがバッファメモリ105内に格納済か
否かを判定回路202が判定し、格納されていなければ、
主メモリアクセス回路111を起動し、格納されていれば
バッファ出力回路112を起動する。
て、対応するデータがバッファメモリ105内に格納済か
否かを判定回路202が判定し、格納されていなければ、
主メモリアクセス回路111を起動し、格納されていれば
バッファ出力回路112を起動する。
主メモリアクセス回路111はプロセッサバス204の獲得
要求を発し、獲得後、当該アクセスアドレスのデータ11
6を、セレクタ113を通じてシステムバス205上にデータ1
19として送出する。続くアクセスのデータをバッファメ
モリ105にバースト転送により格納する。
要求を発し、獲得後、当該アクセスアドレスのデータ11
6を、セレクタ113を通じてシステムバス205上にデータ1
19として送出する。続くアクセスのデータをバッファメ
モリ105にバースト転送により格納する。
バッファ出力回路112が起動された場合は、プロセッ
サバス204の獲得要求は発生せず、CPU201がプロセッサ
バス204のバスマスタとして主メモリ115を占有し続け
る。チャネル装置から要求されたデータはバッファメモ
リ105より読出され、セレクタ113を通じてデータ119と
してシステムバス205上に出力される。
サバス204の獲得要求は発生せず、CPU201がプロセッサ
バス204のバスマスタとして主メモリ115を占有し続け
る。チャネル装置から要求されたデータはバッファメモ
リ105より読出され、セレクタ113を通じてデータ119と
してシステムバス205上に出力される。
第２図に、第１図に示したデータ転送制御装置101の
具体的な実施例を示す。同図において、第１図と同一の
構成要素および信号線には同一の参照符号を付してあ
る。
具体的な実施例を示す。同図において、第１図と同一の
構成要素および信号線には同一の参照符号を付してあ
る。
第２図において、バッファメモリ105は、チャネル対
応に105−１から105−ｎまで設けられ、各バッファメモ
リの大きさは、ここでは４段である。これらはスタチッ
クRAMにより構成される。また、本実施例ではバリッド
（Ｖ）ビットおよびアドレスアレイ104をチャネル対応
に104−１から104−ｎまで有する。これはレジスタ群に
より構成される。その他、データ転送制御装置101は、
デマルチプレクサ（DMPX）102,103、セレクタ106,107、
コンパレータ（CMP）108、アンドゲート109、インバー
タ110、主メモリアクセス回路111、バッファ出力回路11
2、レジスタ121、インクリメンタ122、セレクタ124を有
する。コンパレータ108は、アドレス一致判定手段を構
成する。また、セレクタ124、レジスタ121およびインク
リメント122は、主メモリアクセス回路111とともに第１
転送手段を構成する。なお、第２図では便宜上、複数の
チャネル装置を単一のブロック114で示している。
応に105−１から105−ｎまで設けられ、各バッファメモ
リの大きさは、ここでは４段である。これらはスタチッ
クRAMにより構成される。また、本実施例ではバリッド
（Ｖ）ビットおよびアドレスアレイ104をチャネル対応
に104−１から104−ｎまで有する。これはレジスタ群に
より構成される。その他、データ転送制御装置101は、
デマルチプレクサ（DMPX）102,103、セレクタ106,107、
コンパレータ（CMP）108、アンドゲート109、インバー
タ110、主メモリアクセス回路111、バッファ出力回路11
2、レジスタ121、インクリメンタ122、セレクタ124を有
する。コンパレータ108は、アドレス一致判定手段を構
成する。また、セレクタ124、レジスタ121およびインク
リメント122は、主メモリアクセス回路111とともに第１
転送手段を構成する。なお、第２図では便宜上、複数の
チャネル装置を単一のブロック114で示している。
第２図装置の動作を説明する。
いま、チャネル装置114からリードアクセスのDMAが要
求されたとする。レジスタ群104中のＶビットは初めす
べて０に設定されており、アンドゲート109はネゲート
されるので、インバータ110を通じ主メモリアクセス回
路111を起動する。同時にセレクタ113はバス116を選択
する。これにより、主メモリ115へのリードアクセスが
行われ、リードデータ116がセレクタ113を通じてチャネ
ル装置114に送出される。またアクセスアドレス117がセ
レクタ124を介してレジスタ121に格納される。この値は
インクリメント122を通り、現在アクセス中のアドレス
の次のアドレスを生成し、デマルチプレクサ102により
対応チャネルのアドレスアレイ104に格納され、同時に
そのＶビットに“1"が立てられる。さらに、このアドレ
スをもって主メモリ115がアクセスされ、そのデータが
デマルチプレクサ103により対応チャネルのバッファメ
モリ105へ送出される。この格納が終了すると、主メモ
リアクセス回路111はセレクタ124を操作し、インクリメ
ンタ122の出力123をセレクタ124を介してレジスタ121に
ラッチさせる。この結果、当初のアクセスアドレスの次
のアドレスの更に次のアドレスが生成され、このアドレ
スは、デマルチプレクサ102を通じ、アドレスアレイ104
の対応チャネルのアレイの第２段に格納され、そのＶビ
ットに“1"が立てられる。このアドレスのデータも主メ
モリ115からリードされ、バッファメモリ105に格納され
る。同様の動作が第３、第４段目に対して繰り返され
る。
求されたとする。レジスタ群104中のＶビットは初めす
べて０に設定されており、アンドゲート109はネゲート
されるので、インバータ110を通じ主メモリアクセス回
路111を起動する。同時にセレクタ113はバス116を選択
する。これにより、主メモリ115へのリードアクセスが
行われ、リードデータ116がセレクタ113を通じてチャネ
ル装置114に送出される。またアクセスアドレス117がセ
レクタ124を介してレジスタ121に格納される。この値は
インクリメント122を通り、現在アクセス中のアドレス
の次のアドレスを生成し、デマルチプレクサ102により
対応チャネルのアドレスアレイ104に格納され、同時に
そのＶビットに“1"が立てられる。さらに、このアドレ
スをもって主メモリ115がアクセスされ、そのデータが
デマルチプレクサ103により対応チャネルのバッファメ
モリ105へ送出される。この格納が終了すると、主メモ
リアクセス回路111はセレクタ124を操作し、インクリメ
ンタ122の出力123をセレクタ124を介してレジスタ121に
ラッチさせる。この結果、当初のアクセスアドレスの次
のアドレスの更に次のアドレスが生成され、このアドレ
スは、デマルチプレクサ102を通じ、アドレスアレイ104
の対応チャネルのアレイの第２段に格納され、そのＶビ
ットに“1"が立てられる。このアドレスのデータも主メ
モリ115からリードされ、バッファメモリ105に格納され
る。同様の動作が第３、第４段目に対して繰り返され
る。
主メモリ115をアクセスするためのプロセッサバスの
占有制御は、この間、最初の一度だけ行い、データの先
取り分のアクセスは、獲得した主メモリ115のアクセス
権を開放せずに連続して行う。また、主メモリ115に
は、アクセスアドレスを固定したままで、４つの連続す
るアドレスのデータをフェッチできるバースト転送モー
ドがあるものを採用し、バッファメモリへのデータ転送
にはこの高速転送モードを用いる。
占有制御は、この間、最初の一度だけ行い、データの先
取り分のアクセスは、獲得した主メモリ115のアクセス
権を開放せずに連続して行う。また、主メモリ115に
は、アクセスアドレスを固定したままで、４つの連続す
るアドレスのデータをフェッチできるバースト転送モー
ドがあるものを採用し、バッファメモリへのデータ転送
にはこの高速転送モードを用いる。
同一のチャネル装置から次のDMAのリードアクセス要
求が発生したとき、アドレスアレイ104から対応チャネ
ルのＶビットがセレクタ106を通じて、また、アドレス
がセレクタ107を通じてそれぞれ読出される。このアド
レスは、コンパレータ108を介してアクセス要求のあっ
たアドレス117と一致するか否かが判定される。この一
致判定は４段のアドレスアレイについて並列に行われ
る。これらの一致信号とＶビットとがアンドゲート109
に入力される。アクセスアドレスと一致するアドレスが
存在し、かつそのＶビットが１であれば、アンドゲート
109がアサートされ、バッファ出力回路112が起動され
る。同時にセレクタ113はバッファメモリ105の出力120
を選択する。このとき、主メモリアクセス回路111は起
動されないので、主メモリ115へのアクセスは行われな
い。アドレスアレイ104のＶビットは、当該チャネルか
らのDMA終了信号（EOP）または当該アドレスへのライト
アクセスをもってクリアされる。
求が発生したとき、アドレスアレイ104から対応チャネ
ルのＶビットがセレクタ106を通じて、また、アドレス
がセレクタ107を通じてそれぞれ読出される。このアド
レスは、コンパレータ108を介してアクセス要求のあっ
たアドレス117と一致するか否かが判定される。この一
致判定は４段のアドレスアレイについて並列に行われ
る。これらの一致信号とＶビットとがアンドゲート109
に入力される。アクセスアドレスと一致するアドレスが
存在し、かつそのＶビットが１であれば、アンドゲート
109がアサートされ、バッファ出力回路112が起動され
る。同時にセレクタ113はバッファメモリ105の出力120
を選択する。このとき、主メモリアクセス回路111は起
動されないので、主メモリ115へのアクセスは行われな
い。アドレスアレイ104のＶビットは、当該チャネルか
らのDMA終了信号（EOP）または当該アドレスへのライト
アクセスをもってクリアされる。
本実施例によれば、バッファメモリ105が各チャネル
に対して４段ずつ用意されているので、プロセッサバス
204の占有制御の回数は４分の１に減少する。また、高
速運転モードにより主メモリ115からデータをフェッチ
すれば、DMAによるプロセッサバス204の占有時間はさら
に短縮される。
に対して４段ずつ用意されているので、プロセッサバス
204の占有制御の回数は４分の１に減少する。また、高
速運転モードにより主メモリ115からデータをフェッチ
すれば、DMAによるプロセッサバス204の占有時間はさら
に短縮される。
第３図に、本発明の第２実施例の構成を示す。
この実施例では、DMAは連続したアドレスでアクセス
を行うインタフェースとしている。そのため、第１実施
例に示したようなアドレスアレイを設けず、チャネル対
応のバッファメモリ301−１〜301−ｎ中で次にアクセス
されるべきデータの格納されている位置を示すポインタ
303−１〜303−ｎを設けている。図では、バッファメモ
リが各チャネルごとに４段ずつ設けられているので、ポ
インタは２ビットとなる。
を行うインタフェースとしている。そのため、第１実施
例に示したようなアドレスアレイを設けず、チャネル対
応のバッファメモリ301−１〜301−ｎ中で次にアクセス
されるべきデータの格納されている位置を示すポインタ
303−１〜303−ｎを設けている。図では、バッファメモ
リが各チャネルごとに４段ずつ設けられているので、ポ
インタは２ビットとなる。
次に、第３図装置の動作を説明する。
まず、バッファメモリにデータが格納されていないと
きは、第１実施例と同様、バースト転送により主メモリ
115からバッファメモリ301中の当該チャネルに対応した
メモリにデータが送られ、また、チャネル装置114に、
当該アクセスアドレスのデータが送られる。次のリード
アクセス要求があったとき、当該チャネルに対応するポ
インタ303の値から、対応のＶビットが読出される。本
実施例の場合、Ｖビットは、各段で変更判定する必要は
ないので、レジスタではなく、データと同様スタティッ
クRAMで構成されている。ただし、ポインタ303はレジス
タで構成する。読出されたＶビットには、先のアクセス
で“1"立てられているので、バッファ出力回路112の働
きにより、バッファメモリ301内のデータがチャネル装
置114に出力される。同時に、ポインタ303の値のうちセ
レクタ307により当該チャネルのものが選択され、イン
クリメンタ308を通り、デマルチプレクサ304により元の
ポインタにインクリメントした値が格納される。また、
当該Ｖビットがクリアされる。Ｖビットが４段すべてに
ついて“0"になったときに次のリードアクセス要求が発
生すれば、再び、バースト転送により主メモリ115から
バッファメモリ301への取込みが行われる。同様の動作
が繰り返され、最後に転送終了信号（EOP）309がチャネ
ル装置114から送出されたとき、リセット回路306がデマ
ルチプレクサ305により当該チャネルのバッファメモリ
に働き、ポインタとＶビットとをクリアする。
きは、第１実施例と同様、バースト転送により主メモリ
115からバッファメモリ301中の当該チャネルに対応した
メモリにデータが送られ、また、チャネル装置114に、
当該アクセスアドレスのデータが送られる。次のリード
アクセス要求があったとき、当該チャネルに対応するポ
インタ303の値から、対応のＶビットが読出される。本
実施例の場合、Ｖビットは、各段で変更判定する必要は
ないので、レジスタではなく、データと同様スタティッ
クRAMで構成されている。ただし、ポインタ303はレジス
タで構成する。読出されたＶビットには、先のアクセス
で“1"立てられているので、バッファ出力回路112の働
きにより、バッファメモリ301内のデータがチャネル装
置114に出力される。同時に、ポインタ303の値のうちセ
レクタ307により当該チャネルのものが選択され、イン
クリメンタ308を通り、デマルチプレクサ304により元の
ポインタにインクリメントした値が格納される。また、
当該Ｖビットがクリアされる。Ｖビットが４段すべてに
ついて“0"になったときに次のリードアクセス要求が発
生すれば、再び、バースト転送により主メモリ115から
バッファメモリ301への取込みが行われる。同様の動作
が繰り返され、最後に転送終了信号（EOP）309がチャネ
ル装置114から送出されたとき、リセット回路306がデマ
ルチプレクサ305により当該チャネルのバッファメモリ
に働き、ポインタとＶビットとをクリアする。
前記第１実施例では、DMAに、連続したアドレスでア
クセスするというインタフェースを設定する必要がな
く、広範なチャネル装置に本発明が適用できるという効
果がある。
クセスするというインタフェースを設定する必要がな
く、広範なチャネル装置に本発明が適用できるという効
果がある。
前記第２実施例では、アドレスアレイにあたるレジス
タ群を必要としないので、少ないハードウェア量で本発
明を実施できるという効果がある。
タ群を必要としないので、少ないハードウェア量で本発
明を実施できるという効果がある。
［発明の効果］ 本発明によれば、主メモリの接続されているバスがDM
Aにより占有されている時間が短縮されるので、CPUが主
メモリを占有する時間を長くすることができ、システム
全体、特にCPUの処理能力を高く発揮させることが可能
になる。
Aにより占有されている時間が短縮されるので、CPUが主
メモリを占有する時間を長くすることができ、システム
全体、特にCPUの処理能力を高く発揮させることが可能
になる。
第１図は、本発明によるデータ転送制御装置を用いるシ
ステムの概略ブロック図、第２図は本発明の一実施例の
ブロック図、第３図は本発明の他の実施例のブロック図
である。 101……データ転送制御装置 105……バッファメモリ 111……主メモリアクセス回路 112……バッファ出力回路 114……チャネル装置 201……CPU 202……判定回路 204……プロセッサバス 205……システムバス 301……バッファメモリ 303……ポインタ
ステムの概略ブロック図、第２図は本発明の一実施例の
ブロック図、第３図は本発明の他の実施例のブロック図
である。 101……データ転送制御装置 105……バッファメモリ 111……主メモリアクセス回路 112……バッファ出力回路 114……チャネル装置 201……CPU 202……判定回路 204……プロセッサバス 205……システムバス 301……バッファメモリ 303……ポインタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 辻岡 重夫 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所マイクロエレクトロ ニクス機器開発研究所内 (72)発明者 直原 正己 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所マイクロエレクトロ ニクス機器開発研究所内 (72)発明者 貞光 均 神奈川県秦野市堀山下１番地 株式会社 日立製作所神奈川工場 (72)発明者 小林 一司 神奈川県秦野市堀山下１番地 株式会社 日立製作所神奈川工場 (72)発明者 小林 正隆 神奈川県横浜市戸塚区吉田町292番地 株式会社日立マイクロソフトウェアシス テムズ内 (56)参考文献 特開 昭63−78256（ＪＰ，Ａ) 特開 昭61−246858（ＪＰ，Ａ)
Claims (6)
- 【請求項１】それぞれプロセッサバスに接続された中央
処理装置および主メモリと、システムバスに接続された
１個以上のチャネル装置を有するシステムにおいて該各
チャネル装置と前記主メモリとの間でDMA転送を行うデ
ータ転送制御方法であって、 前記プロセッサバスと前記システムバスとの間に各チャ
ネルごとにバッファメモリを設け、 前記チャネル装置から前記主メモリへのリードアクセス
要求に応じた前記主メモリへのリードアクセスに伴い、
当該アクセスアドレス付近の連続した複数のアドレスの
データを前記バッファメモリに転送しておき、 前記チャネル装置から前記主メモリへの次回のリードア
クセス要求に対し、当該アクセスアドレスのデータが前
記バッファメモリ内に記憶されているか否かを判定し、
該判定の結果、前記バッファメモリ内に記憶されている
ことが判明した場合には、前記バッファメモリから当該
アクセスアドレスのデータを当該チャネル装置に転送す
ることを特徴とするデータ転送制御方法。 - 【請求項２】それぞれプロセッサバスに接続された中央
処理装置および主メモリと、システムバスに接続された
１個以上のチャネル装置を有するシステムにおいて該各
チャネル装置と前記主メモリとの間でDMA転送を行うデ
ータ転送制御装置であって、 前記プロセッサバスと前記システムバスとの間に設けた
各チャネルごとのバッファメモリと、 前記チャネル装置から前記主メモリへのリードアクセス
要求のアクセスアドレス付近の連続したアドレスのデー
タを前記バッファメモリに転送する第１転送手段と、 前記バッファメモリから当該データを当該チャネル装置
に転送する第２転送手段と、 前記バッファメモリに記憶したデータの前記主メモリ上
のアドレスを記憶するアドレス記憶手段と、 前記チャネル装置から前記主メモリへのリードアクセス
要求時に、当該アクセス要求アドレスと前記アドレス記
憶手段に記憶されたアドレスとの一致不一致を判定する
アドレス一致判定手段とを備え、 前記一致判定手段の判定の結果に応じて前記第２転送手
段が前記バッファメモリから当該チャネル装置へのデー
タ転送を行うことを特徴とするデータ転送制御装置。 - 【請求項３】前記第１転送手段は、前記チャネル装置か
ら前記主メモリへのリードアクセス要求に応じて前記主
メモリをリードアクセスした場合に、該アクセスアドレ
スのデータを当該チャネル装置に直接転送するととも
に、該アクセスアドレス付近の連続したアドレスのデー
タを前記バッファメモリに転送することを特徴とする請
求項２記載のデータ転送制御装置。 - 【請求項４】それぞれプロセッサバスに接続された中央
処理装置および主メモリと、システムバスに接続された
１個以上のチャネル装置を有するシステムにおいて該各
チャネル装置と前記主メモリとの間でDMA転送を行うデ
ータ転送制御装置であって、 前記プロセッサバスと前記システムバスとの間に設けた
各チャネルごとのバッファメモリと、 前記チャネル装置から前記主メモリへのリードアクセス
要求のアクセスアドレス付近の連続したアドレスのデー
タを前記バッファメモリに転送する第１転送手段と、 前記バッファメモリから当該データを当該チャネル装置
に転送する第２転送手段とを備え、 前記第２転送手段は、前記バッファメモリに対して次に
DMAリードアクセスが行われたときに転送されるべきデ
ータが記憶された前記バッファメモリのアドレスを指示
するポインタを有し、該ポインタの示すアドレスのデー
タを当該チャネル装置に転送することを特徴とするデー
タ転送制御装置。 - 【請求項５】前記第１転送手段は、前記チャネル装置か
ら前記主メモリへのリードアクセス要求に応じて前記主
メモリをリードアクセスした場合に、該アクセスアドレ
スのデータを当該チャネル装置に直接転送するととも
に、該アクセスアドレス付近の連続したアドレスのデー
タを前記バッファメモリに転送することを特徴とする請
求項４記載のデータ転送制御装置。 - 【請求項６】前記バッファメモリまたは前記アドレス記
憶手段は、前記バッファメモリに記憶された各データが
有効であるか否かを示す有効ビットをも記憶し、該有効
ビットに応じて前記第２転送手段はデータ転送を行うか
否かを判断することを特徴とする請求項２、３、４また
は５記載のデータ転送制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63147684A JP2534321B2 (ja) | 1988-06-15 | 1988-06-15 | デ―タ転送制御方法及び装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63147684A JP2534321B2 (ja) | 1988-06-15 | 1988-06-15 | デ―タ転送制御方法及び装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01315858A JPH01315858A (ja) | 1989-12-20 |
| JP2534321B2 true JP2534321B2 (ja) | 1996-09-11 |
Family
ID=15435946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63147684A Expired - Lifetime JP2534321B2 (ja) | 1988-06-15 | 1988-06-15 | デ―タ転送制御方法及び装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2534321B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2664827B2 (ja) * | 1991-10-07 | 1997-10-22 | 日本電信電話株式会社 | 実時間情報転送制御方法 |
| JP5663418B2 (ja) * | 2011-06-30 | 2015-02-04 | 株式会社日立製作所 | プラント制御システム |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63111559A (ja) * | 1986-10-29 | 1988-05-16 | Fujitsu Ltd | ダイレクトメモリアクセス制御方式 |
-
1988
- 1988-06-15 JP JP63147684A patent/JP2534321B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01315858A (ja) | 1989-12-20 |
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