JPH06231032A - アクセス制御装置 - Google Patents
アクセス制御装置Info
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- JPH06231032A JPH06231032A JP1318793A JP1318793A JPH06231032A JP H06231032 A JPH06231032 A JP H06231032A JP 1318793 A JP1318793 A JP 1318793A JP 1318793 A JP1318793 A JP 1318793A JP H06231032 A JPH06231032 A JP H06231032A
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Abstract
(57)【要約】
【目的】本発明の目的は、ＤＭＡライトによる主記憶へ
の書き込みが、ＣＰＵからの主記憶リードに追い越され
て、不正データが読み出されたり、データが失なわれて
エラーになったりしないことを保証でき、その保証を少
ないハードウェア量と、簡単な制御手順で実現し、かつ
性能の低下を起こさないようなアクセス制御装置を提供
することにある。 【構成】上記目的を達成するため、本発明では、ＣＰＵ
アクセスとＤＭＡアクセスとのアドレスを比較する手
段、そのアドレスを比較する手段の一致当否の結果に従
い、主記憶へのアクセス権を制御する手段とを設けた。
の書き込みが、ＣＰＵからの主記憶リードに追い越され
て、不正データが読み出されたり、データが失なわれて
エラーになったりしないことを保証でき、その保証を少
ないハードウェア量と、簡単な制御手順で実現し、かつ
性能の低下を起こさないようなアクセス制御装置を提供
することにある。 【構成】上記目的を達成するため、本発明では、ＣＰＵ
アクセスとＤＭＡアクセスとのアドレスを比較する手
段、そのアドレスを比較する手段の一致当否の結果に従
い、主記憶へのアクセス権を制御する手段とを設けた。
Description
【０００１】
【産業上の利用分野】本発明は、コンピュータシステム
におけるプロセッサと主記憶装置との間のデータ転送お
よびＩ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）装置と主記憶
装置とのデータ転送であるＤＭＡ（Ｄｉｒｅｃｔ Ｍｅ
ｍｏｒｙ Ａｃｃｅｓｓ）を制御する装置の方式および
／または、回路構成に関する。
におけるプロセッサと主記憶装置との間のデータ転送お
よびＩ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）装置と主記憶
装置とのデータ転送であるＤＭＡ（Ｄｉｒｅｃｔ Ｍｅ
ｍｏｒｙ Ａｃｃｅｓｓ）を制御する装置の方式および
／または、回路構成に関する。
【０００２】
【従来の技術】ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓ
ｓｉｎｇ Ｕｎｉｔ）からの命令で、Ｉ／Ｏ装置が一連
のデータの書き込みを主記憶に対して行なうＤＭＡライ
トにおいて、ＣＰＵは、一回のＤＭＡアクセスの完了
か、または一連のＤＭＡの終了を、何らかの方法で知る
ことで、書き込まれた主記憶データをリードして使いは
じめる。この方法には、例えばＩ／Ｏ装置内の特定の読
み出しポートの値を、Ｉ／Ｏが一回のＤＭＡを完了した
ときか、一連のＤＭＡを終了したときに書き換えて、こ
の値をＣＰＵが確認する、いわゆる終了フラグの技術
や、また、一回のＤＭＡを完了したときか、一連のＤＭ
Ａを終了したときに、Ｉ／ＯがＣＰＵに対して割り込み
を発生してこれを知らせる技術などがある。いずれにし
ても、主記憶へのライトにバッファが設けられ、いわゆ
るディレイドライトになっている場合には、ＣＰＵから
の読み出しが、Ｉ／Ｏからの書き込みを追い越して、誤
ったデータをリードしてしまう可能性や、あるデータの
書き込みと読み出しが終了する前に、次のデータの書き
込みが行なわれて、データが失なわれてしまう場合があ
った。そこで特開平３−１０９６６３に開示されている
ように、あるデータの読み出しの前に次のデータが入っ
てきても、前のデータを保持しておくようにしてデータ
が失なわれることを妨ぐ技術などがあった。
ｓｉｎｇ Ｕｎｉｔ）からの命令で、Ｉ／Ｏ装置が一連
のデータの書き込みを主記憶に対して行なうＤＭＡライ
トにおいて、ＣＰＵは、一回のＤＭＡアクセスの完了
か、または一連のＤＭＡの終了を、何らかの方法で知る
ことで、書き込まれた主記憶データをリードして使いは
じめる。この方法には、例えばＩ／Ｏ装置内の特定の読
み出しポートの値を、Ｉ／Ｏが一回のＤＭＡを完了した
ときか、一連のＤＭＡを終了したときに書き換えて、こ
の値をＣＰＵが確認する、いわゆる終了フラグの技術
や、また、一回のＤＭＡを完了したときか、一連のＤＭ
Ａを終了したときに、Ｉ／ＯがＣＰＵに対して割り込み
を発生してこれを知らせる技術などがある。いずれにし
ても、主記憶へのライトにバッファが設けられ、いわゆ
るディレイドライトになっている場合には、ＣＰＵから
の読み出しが、Ｉ／Ｏからの書き込みを追い越して、誤
ったデータをリードしてしまう可能性や、あるデータの
書き込みと読み出しが終了する前に、次のデータの書き
込みが行なわれて、データが失なわれてしまう場合があ
った。そこで特開平３−１０９６６３に開示されている
ように、あるデータの読み出しの前に次のデータが入っ
てきても、前のデータを保持しておくようにしてデータ
が失なわれることを妨ぐ技術などがあった。
【０００３】
【発明が解決しようとする課題】上記従来技術の方法で
は、デイレドライトのためのライトバッファの他に、前
のデータを保持するための別のバッファが必要になり、
さらにそのバッファを制御するために、特別の回路また
は制御手順を用意しなければならない。
は、デイレドライトのためのライトバッファの他に、前
のデータを保持するための別のバッファが必要になり、
さらにそのバッファを制御するために、特別の回路また
は制御手順を用意しなければならない。
【０００４】また、ＤＭＡとＣＰＵアクセスとが競合す
ると必ずこの前データ保持の手順が行なわれてしまうた
め、転送性能の低下を招く可能性があった。
ると必ずこの前データ保持の手順が行なわれてしまうた
め、転送性能の低下を招く可能性があった。
【０００５】本発明の目的は、ＤＭＡライトによる主記
憶への書き込みが、ＣＰＵからの主記憶リードに追い越
されて、不正データが読み出されたり、データが失なわ
れてエラーになったりしないことを保証でき、その保証
を少ないハードウェア量と、簡単な制御手順で実現し、
かつＤＡＭとＣＰＵアクセスとが競合したときの前デー
タ保持の手順の実行によるシステム性能の低下を起こさ
ないようなアクセス制御装置を提供することにある。
憶への書き込みが、ＣＰＵからの主記憶リードに追い越
されて、不正データが読み出されたり、データが失なわ
れてエラーになったりしないことを保証でき、その保証
を少ないハードウェア量と、簡単な制御手順で実現し、
かつＤＡＭとＣＰＵアクセスとが競合したときの前デー
タ保持の手順の実行によるシステム性能の低下を起こさ
ないようなアクセス制御装置を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明では、ＣＰＵアクセスとＤＭＡアクセスとの
アドレスを比較する手段、そのアドレスを比較する手段
の一致当否の結果に従い、主記憶へのアクセス権を制御
する手段とを設けた。
め、本発明では、ＣＰＵアクセスとＤＭＡアクセスとの
アドレスを比較する手段、そのアドレスを比較する手段
の一致当否の結果に従い、主記憶へのアクセス権を制御
する手段とを設けた。
【０００７】
【作用】アドレスを比較する手段の一致当否の結果に従
い、主記憶へのアクセス権を制御する手段は、ＤＭＡラ
イトによる主記憶への書き込みが、ＣＰＵからの主記憶
リードに追い越されて、不正データが読み出されたり、
データが失なわれてエラーになったりしないように動作
するため、簡単な制御手順でＤＭＡライトを実現でき、
かつＤＡＭとＣＰＵアクセスとが競合したときの前デー
タ保持の手順の実行によるシステム性能の低下を起こさ
ないようなアクセス制御装置が実現できる。
い、主記憶へのアクセス権を制御する手段は、ＤＭＡラ
イトによる主記憶への書き込みが、ＣＰＵからの主記憶
リードに追い越されて、不正データが読み出されたり、
データが失なわれてエラーになったりしないように動作
するため、簡単な制御手順でＤＭＡライトを実現でき、
かつＤＡＭとＣＰＵアクセスとが競合したときの前デー
タ保持の手順の実行によるシステム性能の低下を起こさ
ないようなアクセス制御装置が実現できる。
【０００８】
【実施例】本発明の一実施例を図面を用いて説明する。
【０００９】図１は、本発明による転送順序制御機構を
備えたアクセス制御装置の一実施例を説明する図であ
る。アクセス制御装置１０１は、プロセッサバス１０２
を通じてプロセッサ１０４−１、１０４−２に接続され
ている。本実施例では、プロセッサ台数は２台で図を記
しているが、プロセッサ台数は何台であってもかまわな
い。また、システムバス１０３を通じてＩ／Ｏ１０５−
１、１０５−２、１０５−３が接続されている。Ｉ／Ｏ
台数もプロセッサ台数と同様、台数自体は何台でも良
い。
備えたアクセス制御装置の一実施例を説明する図であ
る。アクセス制御装置１０１は、プロセッサバス１０２
を通じてプロセッサ１０４−１、１０４−２に接続され
ている。本実施例では、プロセッサ台数は２台で図を記
しているが、プロセッサ台数は何台であってもかまわな
い。また、システムバス１０３を通じてＩ／Ｏ１０５−
１、１０５−２、１０５−３が接続されている。Ｉ／Ｏ
台数もプロセッサ台数と同様、台数自体は何台でも良
い。
【００１０】プロセッサから主記憶１０６にアクセスす
る場合は、プロセッサバス１０２を通じてアクセスが行
われ、アクセス制御装置１０１は、入力バッファ１０９
によりアドレス、データを受信する。アドレスは、ＦＩ
ＦＯバッファであるアドレスバッファ１１１に格納さ
れ、データはやはりＦＩＦＯバッファであるデータバッ
ファ１１３に格納される。アドレスバッファ１１１にア
クセスアドレスが格納されると主記憶１０６をＭＳバス
１０７を通じてアクセスする主記憶制御ユニット１０８
への起動が行われる。アクセスがリードアクセスである
場合は出力バッファ１２１を通じてプロセッサバス１０
２にデータが出力され、リードアクセスを起こしたプロ
セッサ１０４がこれを受け取る。
る場合は、プロセッサバス１０２を通じてアクセスが行
われ、アクセス制御装置１０１は、入力バッファ１０９
によりアドレス、データを受信する。アドレスは、ＦＩ
ＦＯバッファであるアドレスバッファ１１１に格納さ
れ、データはやはりＦＩＦＯバッファであるデータバッ
ファ１１３に格納される。アドレスバッファ１１１にア
クセスアドレスが格納されると主記憶１０６をＭＳバス
１０７を通じてアクセスする主記憶制御ユニット１０８
への起動が行われる。アクセスがリードアクセスである
場合は出力バッファ１２１を通じてプロセッサバス１０
２にデータが出力され、リードアクセスを起こしたプロ
セッサ１０４がこれを受け取る。
【００１１】Ｉ／Ｏ１０５が主記憶１０６をアクセスす
る場合、すなわちＤＭＡのときは、システムバス１０３
を通じてアクセスが行われ、アクセス制御装置１０１
は、入力バッファ１１０によりアドレス、データを受信
する。アドレスは、ＦＩＦＯバッファであるアドレスバ
ッファ１１２に格納され、データはやはりＦＩＦＯバッ
ファであるデータバッファ１１４に格納される。アドレ
スバッファ１１２にアクセスアドレスが格納されると主
記憶１０６をＭＳバス１０７を通じてアクセスする主記
憶制御ユニット１０８への起動が行われる。アクセスが
リードアクセスである場合は出力バッファ１２２を通じ
てシステムバス１０３にデータが出力され、リードアク
セスを起こしたＩ／Ｏ１０５がこれを受け取る。
る場合、すなわちＤＭＡのときは、システムバス１０３
を通じてアクセスが行われ、アクセス制御装置１０１
は、入力バッファ１１０によりアドレス、データを受信
する。アドレスは、ＦＩＦＯバッファであるアドレスバ
ッファ１１２に格納され、データはやはりＦＩＦＯバッ
ファであるデータバッファ１１４に格納される。アドレ
スバッファ１１２にアクセスアドレスが格納されると主
記憶１０６をＭＳバス１０７を通じてアクセスする主記
憶制御ユニット１０８への起動が行われる。アクセスが
リードアクセスである場合は出力バッファ１２２を通じ
てシステムバス１０３にデータが出力され、リードアク
セスを起こしたＩ／Ｏ１０５がこれを受け取る。
【００１２】ＣＰＵがＩ／Ｏをアクセスする場合は、ア
ドレスバッファ１２３とデータバッファ１２４とが用い
られる。これらは、アドレス・データセレクタ１２５を
通じ、出力バッファ１２２からシステムバス１０３へ出
力される。リードアクセスの場合は、Ｉ／Ｏから出力さ
れたレスポンスデータが、アクセス制御装置１０１内の
バッファ１２２を介してプロセッサに送られる。
ドレスバッファ１２３とデータバッファ１２４とが用い
られる。これらは、アドレス・データセレクタ１２５を
通じ、出力バッファ１２２からシステムバス１０３へ出
力される。リードアクセスの場合は、Ｉ／Ｏから出力さ
れたレスポンスデータが、アクセス制御装置１０１内の
バッファ１２２を介してプロセッサに送られる。
【００１３】図４は本実施例システムのプロセッサバス
１０２とシステムバス１０３とに適用できるラインライ
トアクセスおよびラインリードアクセスのタイミングの
一例を示す図である。ＣＬＫは基準クロック、ＡＤはマ
ルチプレクスのアドレスデータライン信号である。
（ａ）はラインライトのタイミングである。Ｓ１サイク
ルでアドレスを出力し、Ｓ２〜Ｓ５サイクルの４サイク
ルでデータを出力する。バス幅が例えば８ｂｙｔｅな
ら、ラインライトで合計３２ｂｙｔｅの転送ができる。
バス上のライトアクセスはこの５サイクルで完了するの
で、プロセッサやＩ／Ｏはすぐに次の転送の準備に入れ
る。実際の主記憶へのライトは、いったんアドレスバッ
ファ１１１、１１２、データバッファ１１３、１１４に
保持されてから行なわれる。（ｂ）はラインリ−ドのタ
イミングである。プロセッサアクセスを例にとれば、ま
ずＳ１サイクルでリ−ドアドレスが出力される。アクセ
ス制御装置が、主記憶からリードデータを読み出し、プ
ロセッサバス１０２に出力できるまで、適当なウェイト
数のウェイトサイクルＳＷが行なわれる。このＳＷのあ
いだに別のアクセスを実行してもよい。リードデータが
プロセッサバス上に出力できるようになったら、アクセ
ス制御装置はデータサイクルＳ２〜Ｓ５を実行する。
１０２とシステムバス１０３とに適用できるラインライ
トアクセスおよびラインリードアクセスのタイミングの
一例を示す図である。ＣＬＫは基準クロック、ＡＤはマ
ルチプレクスのアドレスデータライン信号である。
（ａ）はラインライトのタイミングである。Ｓ１サイク
ルでアドレスを出力し、Ｓ２〜Ｓ５サイクルの４サイク
ルでデータを出力する。バス幅が例えば８ｂｙｔｅな
ら、ラインライトで合計３２ｂｙｔｅの転送ができる。
バス上のライトアクセスはこの５サイクルで完了するの
で、プロセッサやＩ／Ｏはすぐに次の転送の準備に入れ
る。実際の主記憶へのライトは、いったんアドレスバッ
ファ１１１、１１２、データバッファ１１３、１１４に
保持されてから行なわれる。（ｂ）はラインリ−ドのタ
イミングである。プロセッサアクセスを例にとれば、ま
ずＳ１サイクルでリ−ドアドレスが出力される。アクセ
ス制御装置が、主記憶からリードデータを読み出し、プ
ロセッサバス１０２に出力できるまで、適当なウェイト
数のウェイトサイクルＳＷが行なわれる。このＳＷのあ
いだに別のアクセスを実行してもよい。リードデータが
プロセッサバス上に出力できるようになったら、アクセ
ス制御装置はデータサイクルＳ２〜Ｓ５を実行する。
【００１４】図２を用いてＤＭＡライトのプロセッサ側
手順を説明する。ステップ２０１に示すようにデスティ
ネーション側主記憶スタートアドレスＡＤＤ＿ＭＳ、ソ
ース側Ｉ／ＯメモリアドレスＡＤＤ＿ＩＯおよび転送語
数ＮＵＭをＩ／Ｏに設定する。しかるのちにステップ２
０２でＩ／ＯにＤＭＡ起動指示を行う。ＤＭＡを起動し
たら、Ｉ／ＯにあるＤＭＡ終了ステータスを示すフラグ
ビットＦＬＧをリードして、これが値１すなわちＤＭＡ
終了になっているか否かをチェックする（ステップ２０
３、２０４）。もしフラグビットＦＬＧが値１になって
いたら、それはＤＭＡが完了したことを示すものであ
り、必要に応じてＤＭＡデータの読み出しを行う（ステ
ップ２０５）。
手順を説明する。ステップ２０１に示すようにデスティ
ネーション側主記憶スタートアドレスＡＤＤ＿ＭＳ、ソ
ース側Ｉ／ＯメモリアドレスＡＤＤ＿ＩＯおよび転送語
数ＮＵＭをＩ／Ｏに設定する。しかるのちにステップ２
０２でＩ／ＯにＤＭＡ起動指示を行う。ＤＭＡを起動し
たら、Ｉ／ＯにあるＤＭＡ終了ステータスを示すフラグ
ビットＦＬＧをリードして、これが値１すなわちＤＭＡ
終了になっているか否かをチェックする（ステップ２０
３、２０４）。もしフラグビットＦＬＧが値１になって
いたら、それはＤＭＡが完了したことを示すものであ
り、必要に応じてＤＭＡデータの読み出しを行う（ステ
ップ２０５）。
【００１５】次に図３を用いてＤＭＡライトのプロセッ
サ側手順を説明する。ステップ３０１、３０２に示すよ
うにＩ／ＯメモリアドレスＡＤＤ＿Ｉ／Ｏ内のデータを
主記憶アドレスＡＤＤ＿ＭＳへ転送するライトアクセス
を行い、転送語数ＮＵＭを１減ずる。ステップ３０３で
転送語数ＮＵＭが０になっているか否かをチェックし、
もし０になっていたら、ステップ３０４で転送終了フラ
グＦＬＧを０にセットしてＤＭＡを終了する。もしステ
ップ３０３で転送語数が０でなく、転送データが残って
いる場合は、ステップ３０５で主記憶アドレスＡＤＤ＿
ＭＳ、Ｉ／ＯメモリアドレスＡＤＤ＿Ｉ／Ｏそれぞれに
転送サイズ分のアドレス値を加え、ステップ３０１にも
どり、ＤＭＡライトを続行する。
サ側手順を説明する。ステップ３０１、３０２に示すよ
うにＩ／ＯメモリアドレスＡＤＤ＿Ｉ／Ｏ内のデータを
主記憶アドレスＡＤＤ＿ＭＳへ転送するライトアクセス
を行い、転送語数ＮＵＭを１減ずる。ステップ３０３で
転送語数ＮＵＭが０になっているか否かをチェックし、
もし０になっていたら、ステップ３０４で転送終了フラ
グＦＬＧを０にセットしてＤＭＡを終了する。もしステ
ップ３０３で転送語数が０でなく、転送データが残って
いる場合は、ステップ３０５で主記憶アドレスＡＤＤ＿
ＭＳ、Ｉ／ＯメモリアドレスＡＤＤ＿Ｉ／Ｏそれぞれに
転送サイズ分のアドレス値を加え、ステップ３０１にも
どり、ＤＭＡライトを続行する。
【００１６】フラグＦＬＧチェックの結果（ステップ２
０３、２０４）、ＤＭＡが完了していると判定されて
も、最後のライトデータが、アクセス制御装置１０１内
のライトデータバッファ１１４内に滞留している場合が
ある。その時に、プロセッサからの主記憶リードアクセ
スが発生すると、これがＤＭＡの最終データライトを追
い抜いてしまう可能性がある。そこで、本発明によるア
クセス制御装置１０１では、アドレスコンパレータ１１
９を設けてこうした転送の不合理な逆転がないようにし
た。ＤＭＡライトアクセスと、プロセッサからの主記憶
リードとが競合したとき、アドレスコンパレータ１１９
により両者のアドレスが比較される。比較の対象は、Ｄ
ＭＡアドレスバッファ１１２のすべてのエントリと、プ
ロセッサアドレスバッファ１１１の再前列エントリ（次
に出力されるエントリ）とである。比較の結果、両者の
アドレスが一致していると分かると、ヒット信号１１５
が出力される。ヒット信号１１５を受けると、主記憶ア
クセスユニット１０８は、プロセッサからの要求を抑止
して、これを無視するように動作する。この結果ＤＭＡ
ライトアクセスの方が必ず先に実行され、その終了後プ
ロセッサリードアクセスが行われる。
０３、２０４）、ＤＭＡが完了していると判定されて
も、最後のライトデータが、アクセス制御装置１０１内
のライトデータバッファ１１４内に滞留している場合が
ある。その時に、プロセッサからの主記憶リードアクセ
スが発生すると、これがＤＭＡの最終データライトを追
い抜いてしまう可能性がある。そこで、本発明によるア
クセス制御装置１０１では、アドレスコンパレータ１１
９を設けてこうした転送の不合理な逆転がないようにし
た。ＤＭＡライトアクセスと、プロセッサからの主記憶
リードとが競合したとき、アドレスコンパレータ１１９
により両者のアドレスが比較される。比較の対象は、Ｄ
ＭＡアドレスバッファ１１２のすべてのエントリと、プ
ロセッサアドレスバッファ１１１の再前列エントリ（次
に出力されるエントリ）とである。比較の結果、両者の
アドレスが一致していると分かると、ヒット信号１１５
が出力される。ヒット信号１１５を受けると、主記憶ア
クセスユニット１０８は、プロセッサからの要求を抑止
して、これを無視するように動作する。この結果ＤＭＡ
ライトアクセスの方が必ず先に実行され、その終了後プ
ロセッサリードアクセスが行われる。
【００１７】
【発明の効果】本発明によるアクセス制御装置を用いれ
ば、ＤＭＡライトアクセスとプロセッサ主記憶リードと
の不合理な逆転が起こらない。この結果、ＤＭＡライト
による主記憶への書き込みが、ＣＰＵからの主記憶リー
ドに追い越されて、不正データが読み出されたり、デー
タが失なわれてエラーになったりしないことを保証でき
る。またその保証を少ないハードウェア量と、簡単な制
御手順で実現し、かつＤＡＭとＣＰＵアクセスとが競合
したときの前データ保持の手順の実行によるシステム性
能の低下を起こさないようなアクセス制御装置が実現で
きる。
ば、ＤＭＡライトアクセスとプロセッサ主記憶リードと
の不合理な逆転が起こらない。この結果、ＤＭＡライト
による主記憶への書き込みが、ＣＰＵからの主記憶リー
ドに追い越されて、不正データが読み出されたり、デー
タが失なわれてエラーになったりしないことを保証でき
る。またその保証を少ないハードウェア量と、簡単な制
御手順で実現し、かつＤＡＭとＣＰＵアクセスとが競合
したときの前データ保持の手順の実行によるシステム性
能の低下を起こさないようなアクセス制御装置が実現で
きる。
【図１】本発明によるアクセス制御装置を用いたシステ
ムのシステム構成とアクセス制御装置の内部構成を示す
図である。
ムのシステム構成とアクセス制御装置の内部構成を示す
図である。
【図２】本発明によるアクセス制御装置を用いたシステ
ムのプロセッサ側制御手順を示す図である。
ムのプロセッサ側制御手順を示す図である。
【図３】本発明によるアクセス制御装置を用いたシステ
ムのＩ／Ｏ側制御手順を示す図である。
ムのＩ／Ｏ側制御手順を示す図である。
【図４】ラインライトアクセスおよびラインリードアク
セスのタイミングの一例を示す図である。
セスのタイミングの一例を示す図である。
１０１…本発明によるアクセス制御装置、 １０８…アクセス制御ユニット、 １１９…アドレスコンパレータ、 １０４…プロセッサ、 １０５…Ｉ／Ｏ装置、 １０６…主記憶装置。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石川 佐孝 神奈川県秦野市堀山下１番地株式会社日立 製作所汎用コンピュータ事業部内 (72)発明者 篠崎 雅継 神奈川県海老名市下今泉810番地株式会社 日立製作所オフィスシステム事業部内 (72)発明者 森岡 道雄 茨城県日立市久慈町4026番地株式会社日立 製作所日立研究所内 (72)発明者 中山 晴之 神奈川県秦野市堀山下１番地株式会社日立 製作所汎用コンピュータ事業部内 (72)発明者 大黒 浩 神奈川県秦野市堀山下１番地株式会社日立 製作所汎用コンピュータ事業部内 (72)発明者 森川 拓次 神奈川県海老名市下今泉810番地株式会社 日立製作所オフィスシステム事業部内 (72)発明者 長尾 宜枝 神奈川県秦野市堀山下１番地株式会社日立 コンピュータエレクトロニクス内
Claims (3)
- 【請求項１】プロセッサからの命令で、Ｉ／Ｏ（Ｉｎｐ
ｕｔ／Ｏｕｔｐｕｔ）装置が一連のデータの書き込みを
主記憶に対して行なうＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏ
ｒｙＡｃｃｅｓｓ）ライトを司るシステム中に用いられ
るものであって、ＤＡＭライトアクセスの主記憶へのラ
イトデータを保持する手段を具備し、該保持手段を用い
ることで主記憶への実際の書き込みより以前にＩ／Ｏが
ライトアクセスを完了するような制御を行なうものであ
って、ＣＰＵリードアクセスとＤＭＡライトアクセスと
が競合したとき、ＣＰＵリードアクセスとＤＭＡライト
アクセスとのアドレスを比較する手段を具備し、該アド
レスを比較する手段の一致当否の結果に従い、主記憶へ
のアクセス権を制御する手段を具備することを特徴とす
るアクセス制御装置。 - 【請求項２】請求項１に示すアクセス制御装置であっ
て、前記アドレスを比較する手段の一致当否の結果に従
い、プロセッサのアクセスを抑止することを特徴とする
アクセス制御装置。 - 【請求項３】請求項１に示すアクセス制御装置であっ
て、前記アドレスを比較する手段の一致当否の結果に従
い、ＤＭＡのアクセスが完了してからプロセッサのアク
セスを実行することを特徴とするアクセス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1318793A JPH06231032A (ja) | 1993-01-29 | 1993-01-29 | アクセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1318793A JPH06231032A (ja) | 1993-01-29 | 1993-01-29 | アクセス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06231032A true JPH06231032A (ja) | 1994-08-19 |
Family
ID=11826177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1318793A Pending JPH06231032A (ja) | 1993-01-29 | 1993-01-29 | アクセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06231032A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008299425A (ja) * | 2007-05-29 | 2008-12-11 | Toshiba Corp | データ転送装置及びデータ転送方法 |
| JP2010152837A (ja) * | 2008-12-26 | 2010-07-08 | Mitsubishi Electric Corp | バッファ装置 |
| US7934043B2 (en) | 2006-08-08 | 2011-04-26 | Renesas Electronics Corporation | Data processing apparatus for controlling access to a memory based upon detection of completion of a DMA bus cycle |
-
1993
- 1993-01-29 JP JP1318793A patent/JPH06231032A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7934043B2 (en) | 2006-08-08 | 2011-04-26 | Renesas Electronics Corporation | Data processing apparatus for controlling access to a memory based upon detection of completion of a DMA bus cycle |
| JP2008299425A (ja) * | 2007-05-29 | 2008-12-11 | Toshiba Corp | データ転送装置及びデータ転送方法 |
| JP2010152837A (ja) * | 2008-12-26 | 2010-07-08 | Mitsubishi Electric Corp | バッファ装置 |
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