JPH0628309A - １６ビット幅モードにおいてｉｓａバスとインタフェースする高スピード読出のための８ビット幅ローカルバス上の８ビット幅バッファメモリを使用する方法および装置 - Google Patents
１６ビット幅モードにおいてｉｓａバスとインタフェースする高スピード読出のための８ビット幅ローカルバス上の８ビット幅バッファメモリを使用する方法および装置Info
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- JPH0628309A JPH0628309A JP5104379A JP10437993A JPH0628309A JP H0628309 A JPH0628309 A JP H0628309A JP 5104379 A JP5104379 A JP 5104379A JP 10437993 A JP10437993 A JP 10437993A JP H0628309 A JPH0628309 A JP H0628309A
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- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4009—Coupling between buses with data restructuring
- G06F13/4018—Coupling between buses with data restructuring with data-width conversion
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Abstract
(57)【要約】
【目的】 データ転送速度を落とさずに、周辺装置のバ
ッファメモリのハードウェアコストを下げる。 【構成】 １６ビットＩＳＡバスとインタフェースする
高スピード読出のための８ビット幅ローカルバス上の８
ビット幅バッファメモリを使用する方法および装置であ
って、プリフェッチを使用して、もし次のメモリアドレ
スが予測されたメモリアドレスにマッチするならば、前
記プリフェッチデータを前記バスに与えることによって
ＩＳＡバス仕様に従った高スピード連続転送を最小アク
セスタイムで与える。
ッファメモリのハードウェアコストを下げる。 【構成】 １６ビットＩＳＡバスとインタフェースする
高スピード読出のための８ビット幅ローカルバス上の８
ビット幅バッファメモリを使用する方法および装置であ
って、プリフェッチを使用して、もし次のメモリアドレ
スが予測されたメモリアドレスにマッチするならば、前
記プリフェッチデータを前記バスに与えることによって
ＩＳＡバス仕様に従った高スピード連続転送を最小アク
セスタイムで与える。
Description
【０００１】
【発明の分野】この発明はコンピュータシステムバスの
アーキテクチャに関し、特に、１６ビットＩＳＡバスに
アクセスする周辺装置のための８ビットローカルバスア
ーキテクチャに関する。
アーキテクチャに関し、特に、１６ビットＩＳＡバスに
アクセスする周辺装置のための８ビットローカルバスア
ーキテクチャに関する。
【０００２】
【発明の背景】「周辺装置」という用語はホストコンピ
ュータシステムのバスに接続されるサブシステムまたは
システムを意味するようになった。そのような周辺装置
はプリンタ、またはイーサネット（Ethernet) のような
ローカルエリアネットワーク（ＬＡＮ）コントローラの
ようなデバイスを含む。通常周辺装置システムはホスト
コンピュータと同じマスタクロックの厳格なタイミング
コントロール下にはなく、この非同期関係の結果、周辺
装置はしばしば、ホストがそのバス上でのデータの送信
／受信の準備ができるまで、周辺装置によって受取られ
たまたは周辺装置によって送られるべきデータの一時記
憶を許容するバッファと呼ばれるローカルメモリ能力を
必要とする。
ュータシステムのバスに接続されるサブシステムまたは
システムを意味するようになった。そのような周辺装置
はプリンタ、またはイーサネット（Ethernet) のような
ローカルエリアネットワーク（ＬＡＮ）コントローラの
ようなデバイスを含む。通常周辺装置システムはホスト
コンピュータと同じマスタクロックの厳格なタイミング
コントロール下にはなく、この非同期関係の結果、周辺
装置はしばしば、ホストがそのバス上でのデータの送信
／受信の準備ができるまで、周辺装置によって受取られ
たまたは周辺装置によって送られるべきデータの一時記
憶を許容するバッファと呼ばれるローカルメモリ能力を
必要とする。
【０００３】合衆国において大抵のパーソナルコンピュ
ータシステムは、一般的にいわゆる「ＩＳＡ」バスアー
キテクチャを使用する。ＩＳＡバスは１６メガバイトま
での直接アドレスによるアドレッシングの可能なメモリ
アドレス空間を有する。ＩＳＡバスは１６ビットおよび
８ビットバス転送の双方をサポートするが、区画化され
た１２８ｋバイトブロック内のすべてのメモリデバイス
が同じデータバスバイト幅、つまり８ビットまたは１６
ビットのいずれかを使用することを必要とするという制
限を有する。この制限は、１６ビットまたは８ビットセ
グメントのいずれがアドレスされているかをデコードす
るために、ＩＳＡバスが上位アドレスビット２３−１７
を使用するという事実から生じる。したがって、バスの
下位１７ビットからのアドレスは利用可能でない。
ータシステムは、一般的にいわゆる「ＩＳＡ」バスアー
キテクチャを使用する。ＩＳＡバスは１６メガバイトま
での直接アドレスによるアドレッシングの可能なメモリ
アドレス空間を有する。ＩＳＡバスは１６ビットおよび
８ビットバス転送の双方をサポートするが、区画化され
た１２８ｋバイトブロック内のすべてのメモリデバイス
が同じデータバスバイト幅、つまり８ビットまたは１６
ビットのいずれかを使用することを必要とするという制
限を有する。この制限は、１６ビットまたは８ビットセ
グメントのいずれがアドレスされているかをデコードす
るために、ＩＳＡバスが上位アドレスビット２３−１７
を使用するという事実から生じる。したがって、バスの
下位１７ビットからのアドレスは利用可能でない。
【０００４】データ転送のスピードに関しては、１６ビ
ット幅のデータ転送が好ましい。最も頻繁には、これは
周辺装置が１６ビット幅のデバイスとして応答すること
を必要とする、なぜなら１２８Ｋメモリブロックは通常
１６ビット転送に割り当てられるからである。
ット幅のデータ転送が好ましい。最も頻繁には、これは
周辺装置が１６ビット幅のデバイスとして応答すること
を必要とする、なぜなら１２８Ｋメモリブロックは通常
１６ビット転送に割り当てられるからである。
【０００５】これらの影響は、１２８Ｋブロックが８ビ
ット転送に割り当てられた場合よりも周辺バッファメモ
リのコストを増大させる、なぜなら半導体メモリの大抵
の構成要素は８ビット幅バイトとして構成されているか
らである。したがって、単一の３２Ｋ×８バッファメモ
リデバイスを設けることは１対の１６Ｋ×８ビットデバ
イスを設けることよりもハードウェアにおいて一般的に
より安価となるであろう。しかしながら、２つの１６Ｋ
×８ビットデバイスは並列に接続されて１６ビット転送
をサポートできるが、３２Ｋ×８ビットデバイスは８ビ
ット転送をサポートするのみであろう。したがって、バ
ッファメモリのための単一の集積回路メモリチップを使
用するいかなる努力も過去に行なわれていなかった、な
ぜなら１６ビット転送が一般的に必要とされたからであ
る。
ット転送に割り当てられた場合よりも周辺バッファメモ
リのコストを増大させる、なぜなら半導体メモリの大抵
の構成要素は８ビット幅バイトとして構成されているか
らである。したがって、単一の３２Ｋ×８バッファメモ
リデバイスを設けることは１対の１６Ｋ×８ビットデバ
イスを設けることよりもハードウェアにおいて一般的に
より安価となるであろう。しかしながら、２つの１６Ｋ
×８ビットデバイスは並列に接続されて１６ビット転送
をサポートできるが、３２Ｋ×８ビットデバイスは８ビ
ット転送をサポートするのみであろう。したがって、バ
ッファメモリのための単一の集積回路メモリチップを使
用するいかなる努力も過去に行なわれていなかった、な
ぜなら１６ビット転送が一般的に必要とされたからであ
る。
【０００６】先行技術の周辺装置１６ビットバッファメ
モリ制御を図１、図２および図３を参照して説明する。
この場合、スタティックランダムアクセスメモリ（ＳＲ
ＡＭ）が周辺装置のためのバッファを提供する。アーキ
テクチャがＩＳＡバスにアクセスするためのものである
ため、ローカルメモリ管理は１６ビットバスであり、Ｓ
ＲＡＭは２つの並列８ビットチップであるように構成さ
れてきた。先行技術はローカルバスが１６ビット幅であ
るということを要求したため、周辺装置制御読出専用メ
モリ（ＲＯＭ）もまた１６ビットモードで通信するため
に２つのチップとして設けられるように制約された。シ
ステムアドレスバスは周辺ロジック１によりデコードさ
れ、それはそれからチップを選択し、バッファアクセス
の場合、チップセレクト、ＳＲＡＭ ＣＳ／ＯＥを発生
した。図２を参照して、読出に関して、ローカルアドレ
スバスはシステムアドレスバスから或る数のアドレスビ
ットを取除くことによって導出され、ローカルバッファ
メモリの領域をアクセスする。ローカルデータバスもま
た１６ビット幅であった。６４ＫバイトのＳＲＡＭの場
合、１５ビットのアドレスバスで十分である。周辺装置
ロジック１はストローブ「ＬＤＢ入力ストローブ」を送
り、１６ビットローカルデータバス上のＳＲＡＭデータ
を１対の８ビットラッチ、２および３に同時にラッチす
る。周辺装置ロジックからのシステムのデータバス（Ｓ
ＤＢ）出力イネーブルが発生すると、フェッチされた１
６ビット幅のデータは同時に出力ドライバ４および５を
介して１６ビットデータバスのシステムに利用可能にさ
れる。メモリ読出の負方向への遷移６（図３）からＳＤ
Ｂ出力イネーブルの負方向の遷移、７（図３）までの間
の時間はおおよそ３００ナノ秒（ｎｓ）である。（この
１６ビット読出は、ＩＳＡバスの要求仕様に従って、周
辺装置が少なくとも１つの待ち状態を発生することを必
要とする。ＩＳＡの待ち状態の仕様は、要求の受信の後
応答に１７３ｎｓより長い時間がかかる場合には、周辺
装置が少なくとも１つの待ち状態を発生するように規定
している。各待ち状態は１２５ｎｓだけサイクルタイム
を増加する）。
モリ制御を図１、図２および図３を参照して説明する。
この場合、スタティックランダムアクセスメモリ（ＳＲ
ＡＭ）が周辺装置のためのバッファを提供する。アーキ
テクチャがＩＳＡバスにアクセスするためのものである
ため、ローカルメモリ管理は１６ビットバスであり、Ｓ
ＲＡＭは２つの並列８ビットチップであるように構成さ
れてきた。先行技術はローカルバスが１６ビット幅であ
るということを要求したため、周辺装置制御読出専用メ
モリ（ＲＯＭ）もまた１６ビットモードで通信するため
に２つのチップとして設けられるように制約された。シ
ステムアドレスバスは周辺ロジック１によりデコードさ
れ、それはそれからチップを選択し、バッファアクセス
の場合、チップセレクト、ＳＲＡＭ ＣＳ／ＯＥを発生
した。図２を参照して、読出に関して、ローカルアドレ
スバスはシステムアドレスバスから或る数のアドレスビ
ットを取除くことによって導出され、ローカルバッファ
メモリの領域をアクセスする。ローカルデータバスもま
た１６ビット幅であった。６４ＫバイトのＳＲＡＭの場
合、１５ビットのアドレスバスで十分である。周辺装置
ロジック１はストローブ「ＬＤＢ入力ストローブ」を送
り、１６ビットローカルデータバス上のＳＲＡＭデータ
を１対の８ビットラッチ、２および３に同時にラッチす
る。周辺装置ロジックからのシステムのデータバス（Ｓ
ＤＢ）出力イネーブルが発生すると、フェッチされた１
６ビット幅のデータは同時に出力ドライバ４および５を
介して１６ビットデータバスのシステムに利用可能にさ
れる。メモリ読出の負方向への遷移６（図３）からＳＤ
Ｂ出力イネーブルの負方向の遷移、７（図３）までの間
の時間はおおよそ３００ナノ秒（ｎｓ）である。（この
１６ビット読出は、ＩＳＡバスの要求仕様に従って、周
辺装置が少なくとも１つの待ち状態を発生することを必
要とする。ＩＳＡの待ち状態の仕様は、要求の受信の後
応答に１７３ｎｓより長い時間がかかる場合には、周辺
装置が少なくとも１つの待ち状態を発生するように規定
している。各待ち状態は１２５ｎｓだけサイクルタイム
を増加する）。
【０００７】
【発明の概要】この発明の一目的は、データ転送速度を
減ずる不利益を伴わず周辺装置のバッファメモリのため
のハードウェアのコストを下げることである。
減ずる不利益を伴わず周辺装置のバッファメモリのため
のハードウェアのコストを下げることである。
【０００８】さらなる目的は、単一の８ビット幅のバッ
ファメモリチップを使用するが１６ビットメモリ転送が
サポートされるようにメモリを管理することである。
ファメモリチップを使用するが１６ビットメモリ転送が
サポートされるようにメモリを管理することである。
【０００９】さらなる目的は、８ビット幅のバッファメ
モリチップを使用するネットワークコントローラを提供
し、かつ連続転送のための速度が標準１６ビット転送の
速度よりも８ビット幅メモリを用いてより速くなるよう
な連続的読出コマンドのためのプリフェッチステップを
使用することである。
モリチップを使用するネットワークコントローラを提供
し、かつ連続転送のための速度が標準１６ビット転送の
速度よりも８ビット幅メモリを用いてより速くなるよう
な連続的読出コマンドのためのプリフェッチステップを
使用することである。
【００１０】
【実施例】本発明者はネットワークコントローラのバッ
ファリングに対する要求を研究し、バッファへの／から
の圧倒的多数のデータフェッチは連続的であるというこ
とを見出した。これらの事実を視野に入れ、本発明者は
周辺装置に関するメモリ管理のハードウェアのコストを
実質的に減じ、一方で同時に全体の転送時間を減じるこ
とができた。
ファリングに対する要求を研究し、バッファへの／から
の圧倒的多数のデータフェッチは連続的であるというこ
とを見出した。これらの事実を視野に入れ、本発明者は
周辺装置に関するメモリ管理のハードウェアのコストを
実質的に減じ、一方で同時に全体の転送時間を減じるこ
とができた。
【００１１】具体的には、図４に示されるように、本出
願人らは、先行技術からローカルアーキテクチャを変更
し、ローカルデータバスを１６ビット幅の代わりに８ビ
ット幅に変換した。これにより単一の８ビット幅ＳＲＡ
Ｍチップ１０およびＰＲＯＭチップ１１の使用を可能に
して、ハードウェアのコストが大幅に節減された。チッ
プセレクトは周辺装置制御回路１′において、先行技術
と同様の態様でデコーダによって提供される。さらに、
周辺装置制御回路１′は連続的転送のための従来の１６
ビット転送より３３％速い８ビットローカルバスを管理
するための新規な読出シーケンスを与える。おおよそす
べての読出転送の９９％が連続的であるため、８ビット
バス転送速度が元来１６ビット転送より遅いにもかかわ
らず、本出願人らの設計は、多数の連続転送を含むアプ
リケーションにつき１６ビットバスデバイスより速い全
体の速度を結果としてもたらす。
願人らは、先行技術からローカルアーキテクチャを変更
し、ローカルデータバスを１６ビット幅の代わりに８ビ
ット幅に変換した。これにより単一の８ビット幅ＳＲＡ
Ｍチップ１０およびＰＲＯＭチップ１１の使用を可能に
して、ハードウェアのコストが大幅に節減された。チッ
プセレクトは周辺装置制御回路１′において、先行技術
と同様の態様でデコーダによって提供される。さらに、
周辺装置制御回路１′は連続的転送のための従来の１６
ビット転送より３３％速い８ビットローカルバスを管理
するための新規な読出シーケンスを与える。おおよそす
べての読出転送の９９％が連続的であるため、８ビット
バス転送速度が元来１６ビット転送より遅いにもかかわ
らず、本出願人らの設計は、多数の連続転送を含むアプ
リケーションにつき１６ビットバスデバイスより速い全
体の速度を結果としてもたらす。
【００１２】図５、図６および図７を参照して、図７の
タイミングサイクルは、連続的読出に関して、要求、つ
まりメモリ読出における負方向遷移１１の、１００ナノ
秒足らず後のＳＤＢ出力イネーブルの負方向遷移１２の
時点でデータがデータバス上において利用可能であると
いうことを示す。これは、周辺装置制御回路１′がＳＲ
ＡＭ１０メモリのロケーションの次のアドレスからデー
タをプリフェッチしたから可能となった。プリフェッチ
とは、先の読出サイクルの終わりの部分で、（ＳＲＡＭ
データがシステムバスに利用可能にされた後、）インク
リメントにより次のアドレスを得、（図５、１２）、続
いてＳＲＡＭプリフェッチ信号１３を活性化させ、それ
によりラッチ２０から内部アドレスバス２１に、さらに
アドレスバッファ２２に次のアドレスが与えられる。下
位ＬＤＢ入力ストローブ１５が発行されると下位バイト
ラッチ１４にローカル８ビット幅バス上のデータの第１
のバイトがラッチされ、続いて上位ＬＤＢ入力ストロー
ブ１７が発行されると上位バイトラッチ１６へのロード
が行なわれる。第２バイトのアドレスはバイト制御２３
によって与えられ、それはアドレスバッファにおける最
下位ビット（ＬＳＢ）として使用される。これによりプ
リフェッチサイクルが終了する。
タイミングサイクルは、連続的読出に関して、要求、つ
まりメモリ読出における負方向遷移１１の、１００ナノ
秒足らず後のＳＤＢ出力イネーブルの負方向遷移１２の
時点でデータがデータバス上において利用可能であると
いうことを示す。これは、周辺装置制御回路１′がＳＲ
ＡＭ１０メモリのロケーションの次のアドレスからデー
タをプリフェッチしたから可能となった。プリフェッチ
とは、先の読出サイクルの終わりの部分で、（ＳＲＡＭ
データがシステムバスに利用可能にされた後、）インク
リメントにより次のアドレスを得、（図５、１２）、続
いてＳＲＡＭプリフェッチ信号１３を活性化させ、それ
によりラッチ２０から内部アドレスバス２１に、さらに
アドレスバッファ２２に次のアドレスが与えられる。下
位ＬＤＢ入力ストローブ１５が発行されると下位バイト
ラッチ１４にローカル８ビット幅バス上のデータの第１
のバイトがラッチされ、続いて上位ＬＤＢ入力ストロー
ブ１７が発行されると上位バイトラッチ１６へのロード
が行なわれる。第２バイトのアドレスはバイト制御２３
によって与えられ、それはアドレスバッファにおける最
下位ビット（ＬＳＢ）として使用される。これによりプ
リフェッチサイクルが終了する。
【００１３】したがって、もし次の読出要求がプリフェ
ッチされたアドレスからのデータを要求するならば、周
辺システムのラッチは次の連続的ＳＲＡＭアドレスから
のデータを即座に利用可能にする。図５を参照して示さ
れるように、新しいアドレスと先のインクリメントされ
たアドレスとの間のマッチは、一致検査装置１８によっ
てオンザフライで行なわれ、もしマッチが見られれば、
ＳＲＡＭアドレスマッチ信号が周辺ロジック１′′に送
られ、そこでそれは処理されてＳＤＢ出力イネーブルが
出力され、それは８ビットラッチ１４および１６に先に
ラッチされたデータの（図５）、１６ビットシステムデ
ータバスへの同時の１６ビット出力転送を与える。デー
タが利用可能にされた後、ＳＲＡＭプリフェッチは図７
に描かれるように再び実行され、そこではインクリメン
トされたローカルアドレスのＳＲＡＭデータがフェッチ
されかつラッチされる。そのような連続転送が含まれる
転送時間は、ＩＳＡサイクルタイムよりも少ない。した
がって、読出連続ノードにおいて、本件発明の装置では
いかなる待ち状態も必要とされない。
ッチされたアドレスからのデータを要求するならば、周
辺システムのラッチは次の連続的ＳＲＡＭアドレスから
のデータを即座に利用可能にする。図５を参照して示さ
れるように、新しいアドレスと先のインクリメントされ
たアドレスとの間のマッチは、一致検査装置１８によっ
てオンザフライで行なわれ、もしマッチが見られれば、
ＳＲＡＭアドレスマッチ信号が周辺ロジック１′′に送
られ、そこでそれは処理されてＳＤＢ出力イネーブルが
出力され、それは８ビットラッチ１４および１６に先に
ラッチされたデータの（図５）、１６ビットシステムデ
ータバスへの同時の１６ビット出力転送を与える。デー
タが利用可能にされた後、ＳＲＡＭプリフェッチは図７
に描かれるように再び実行され、そこではインクリメン
トされたローカルアドレスのＳＲＡＭデータがフェッチ
されかつラッチされる。そのような連続転送が含まれる
転送時間は、ＩＳＡサイクルタイムよりも少ない。した
がって、読出連続ノードにおいて、本件発明の装置では
いかなる待ち状態も必要とされない。
【００１４】周辺制御ロジックブロック１′′、図５
は、ＩＳＡバスに接続され、上に説明されたメモリ管理
のためのすべての制御信号を提供する。図６は周辺制御
ロジックブロック回路への入力およびそれからの出力を
示すブロック図であり、バッファメモリ制御１′のこの
部分は１２の異なった制御信号を出力するということを
例示する。種々のタイミング制御信号出力を発生するの
には標準的なロジックが使用される。これらのタイミン
グ制御信号は、それらが制御する回路の部分に接続され
て図４および図５に示される。
は、ＩＳＡバスに接続され、上に説明されたメモリ管理
のためのすべての制御信号を提供する。図６は周辺制御
ロジックブロック回路への入力およびそれからの出力を
示すブロック図であり、バッファメモリ制御１′のこの
部分は１２の異なった制御信号を出力するということを
例示する。種々のタイミング制御信号出力を発生するの
には標準的なロジックが使用される。これらのタイミン
グ制御信号は、それらが制御する回路の部分に接続され
て図４および図５に示される。
【００１５】図８は読出が非連続的であり、いかなるマ
ッチも先に説明されたアドレスの比較のステップの間に
発見されない場合の本願発明の装置のタイミング図であ
る。図８の条件に関するサイクルタイムＴは先行技術の
１６ビット読出サイクルより長い、なぜならこの場合、
Ｔは６００ナノ秒に等しいからである。アクセスタイム
は４００ナノ秒であり、それは図３の標準１６ビットロ
ーカルバスの１つの待ち状態アサートに対して２つの待
ち状態をアサートするであろう。しかしながら、これは
設計上のトレードオフであり、ネットワーク転送の大多
数が連続的であるため、この事実の影響は本件発明のネ
ットワークコントローラの全体のスピードにおいて重要
ではない。
ッチも先に説明されたアドレスの比較のステップの間に
発見されない場合の本願発明の装置のタイミング図であ
る。図８の条件に関するサイクルタイムＴは先行技術の
１６ビット読出サイクルより長い、なぜならこの場合、
Ｔは６００ナノ秒に等しいからである。アクセスタイム
は４００ナノ秒であり、それは図３の標準１６ビットロ
ーカルバスの１つの待ち状態アサートに対して２つの待
ち状態をアサートするであろう。しかしながら、これは
設計上のトレードオフであり、ネットワーク転送の大多
数が連続的であるため、この事実の影響は本件発明のネ
ットワークコントローラの全体のスピードにおいて重要
ではない。
【００１６】説明を完全なものにするために、８ビット
のローカルデータバスのための書込タイミングサイクル
を図９に示す。このサイクルも１６ビット書込転送サイ
クルよりも長い。
のローカルデータバスのための書込タイミングサイクル
を図９に示す。このサイクルも１６ビット書込転送サイ
クルよりも長い。
【００１７】書込サイクルにおいて、ＳＤバスデータは
待ち状態をアサートすることなくラッチされる。書込デ
ータはメモリに書込コマンドがアサートされなくなった
後短い期間の後、メモリに書込まれる。遅延書込は、も
し周辺装置の書込サイクルが次の書込コマンドの前に完
了され得るならば、スループットに対してごく僅かな影
響しか与えないであろう。
待ち状態をアサートすることなくラッチされる。書込デ
ータはメモリに書込コマンドがアサートされなくなった
後短い期間の後、メモリに書込まれる。遅延書込は、も
し周辺装置の書込サイクルが次の書込コマンドの前に完
了され得るならば、スループットに対してごく僅かな影
響しか与えないであろう。
【００１８】ネットワーク制御バッファの役割は、デー
タを一時的に記憶することであるため、ネットワークバ
ッファの転送速度は平均書込時間＋平均読取時間の和で
ある。この発明の８ビット転送のための平均書込時間は
１６ビットの先行技術よりも増大するが、平均読取時間
が同じパーセンテージ近くまで減少されているため、全
体のスピードは先行技術と同じかそれよりも優れてお
り、しかも８ビット幅データバスアーキテクチャは、上
に説明された理由のため大幅に安価に製造できるハード
ウェアを結果としてもたらすという利点を有する。
タを一時的に記憶することであるため、ネットワークバ
ッファの転送速度は平均書込時間＋平均読取時間の和で
ある。この発明の８ビット転送のための平均書込時間は
１６ビットの先行技術よりも増大するが、平均読取時間
が同じパーセンテージ近くまで減少されているため、全
体のスピードは先行技術と同じかそれよりも優れてお
り、しかも８ビット幅データバスアーキテクチャは、上
に説明された理由のため大幅に安価に製造できるハード
ウェアを結果としてもたらすという利点を有する。
【００１９】この発明の実施例を図面に関して述べかつ
説明したが、この発明の範囲は前掲の特許請求の範囲に
よって決定されるということが意図される。
説明したが、この発明の範囲は前掲の特許請求の範囲に
よって決定されるということが意図される。
【図１】周辺装置のための先行技術のバッファメモリア
ーキテクチャのブロック図である。
ーキテクチャのブロック図である。
【図２】周辺バッファメモリのためのデータおよびアド
レスバス制御のための先行技術のアーキテクチャのブロ
ック図である。
レスバス制御のための先行技術のアーキテクチャのブロ
ック図である。
【図３】周辺バッファメモリのための先行技術の１６ビ
ットデータ転送のためのタイミング図である。
ットデータ転送のためのタイミング図である。
【図４】１６ビットデータバスにインタフェースする本
発明の８ビットローカルバスメモリバッファアーキテク
チャの実施例のブロック図である。
発明の８ビットローカルバスメモリバッファアーキテク
チャの実施例のブロック図である。
【図５】この発明のためのデータおよびアドレスバスア
ーキテクチャのためのブロック図である。
ーキテクチャのためのブロック図である。
【図６】周辺装置制御ロジック回路出力の図である。
【図７】プリフェッチを用いた本発明の８−１６ビット
連続読出のためのタイミング図である。
連続読出のためのタイミング図である。
【図８】プリフェッチを用いた本発明の８ビット−１６
ビット非連続読出のためのタイミング図である。
ビット非連続読出のためのタイミング図である。
【図９】８ビットローカルデータバス書込サイクルのた
めのタイミング図である。
めのタイミング図である。
１０ ＳＲＡＭチップ １１ ＰＲＯＭチップ １３ プリフェッチ信号 １７ 上位ＬＤＢ入力ストローブ ２０ ラッチ ２３ バイト制御
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フィリップ・ンガイ アメリカ合衆国、94002 カリフォルニア 州、ベルモント、セコイア・ドライブ、 2717
Claims (6)
- 【請求項１】 １６ビット幅モードにおいてＩＳＡバス
とインタフェースする高スピード読出のための８ビット
幅ローカルバス上の８ビット幅バッファメモリを使用す
るための方法であって、 前記ＩＳＡバスにおけるメモリフェッチアドレスを含む
前記ＩＳＡバスからのメモリ読出コマンドに応答してロ
ーカルメモリ読出シーケンスを実行するステップと、 前記メモリフェッチアドレスを予測された次のアドレス
にマッチするステップとを含み、前記予測された次のア
ドレスは前記ＩＳＡバスから導出された次の先のメモリ
フェッチアドレスのインクリメンテーションであり、さ
らに前記マッチするステップからのマッチの示唆に応答
し、前記予測された次のアドレス位置から導出された前
記ＩＳＡシステムデータに即座にデータを提供するステ
ップを含み、前記データを提供するステップはＩＳＡバ
ス仕様の最小アクセス時間内で完了される、方法。 - 【請求項２】 即座にデータを提供するステップは、 １対の８ビットラッチに接続された１対の８ビット出力
ドライバを可能化するステップを含み、前記メモリデー
タは前記予測された次のアドレスより先にフェッチさ
れ、前記１対の８ビットラッチにロードされる、請求項
１に記載の方法。 - 【請求項３】 ローカルメモリ読出シーケンスを実行す
るステップは、データを即座に提供するステップの後、
ローカルメモリからデータをプリフェッチするステップ
を含み、それは前記次の先のメモリアドレスを２だけイ
ンクリメントするステップと、 前記インクリメントされたアドレスをラッチするステッ
プと、 前記インクリメントされたアドレスから８ビットデータ
バイトをフェッチし前記８ビットバイトを第１の８ビッ
トラッチにロードするステップと、 前記アドレスを１だけインクリメントするステップと、 前記第２の８ビットデータバイトからの第２の８ビット
データバイトを第２の８ビットラッチにフェッチするス
テップとを含む、請求項２に記載の方法。 - 【請求項４】 １６ビットモードにおけるＩＳＡバスと
インタフェースするための周辺メモリバッファ装置であ
って、 アドレスバスと、 ８ビット幅ローカルデータバスを提供するための手段
と、 ＲＡＭとを含み、前記ＲＡＭは８ビット幅に構成され、
前記８ビット幅データバスと前記アドレスバスとに接続
され、さらに前記ＲＡＭからの１対の連続的８ビット幅
読出フェッチアクセスを実行し、前記１対の連続的アク
セスの各ステップにおいてフェッチされたデータを第１
および第２の別個のラッチへラッチするための手段と、 前記第１のラッチを前記ＩＳＡデータバスの一部に接続
し、前記第２のラッチを前記ＩＳＡデータバスの残りの
部分に接続するための手段と、 前記第１および第２のラッチを同時に可能化し前記ＩＳ
Ａバスに１６ビット出力転送を与える手段とを含む、装
置。 - 【請求項５】 前記第１および第２のラッチをプリフェ
ッチおよびロードする手段を含み、それはレジスタに記
憶されたアドレスを予測された次のアドレスまでインク
リメントする手段と、 前記予測された次のアドレスを記憶する手段と、 前記ＳＲＡＭの前記予測された次のアドレスから８ビッ
トデータをフェッチし、前記データを前記第１のラッチ
にロードする手段と、 前記予測された次のアドレスをインクリメントし、前記
ＳＲＡＭから８ビットデータをフェッチし、前記データ
を前記第２のラッチにロードする手段とを含む、請求項
４に記載の装置。 - 【請求項６】 前記第１のラッチを前記ＩＳＡデータバ
スの一部に接続し、前記第２のラッチを前記ＩＳＡバス
の残りの部分に接続する前記手段は、 １対の直列の８ビット出力ラッチを含み、前記出力ラッ
チの一方は前記第１のラッチに接続され、前記出力ラッ
チの他方は前記第２のラッチに接続され、前記出力ラッ
チの両方ともが同じイネーブル信号に接続され、それに
よって前記第１のラッチに記憶された８ビットデータが
前記第２のラッチに記憶された８ビットデータと連続す
るようにされて、前記ＩＳＡバスに１６ビットデータと
して同時に出力される、請求項４または５のいずれかに
記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US87755392A | 1992-05-01 | 1992-05-01 | |
| US877553 | 1992-05-01 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0628309A true JPH0628309A (ja) | 1994-02-04 |
Family
ID=25370219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5104379A Withdrawn JPH0628309A (ja) | 1992-05-01 | 1993-04-30 | １６ビット幅モードにおいてｉｓａバスとインタフェースする高スピード読出のための８ビット幅ローカルバス上の８ビット幅バッファメモリを使用する方法および装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0568329A1 (ja) |
| JP (1) | JPH0628309A (ja) |
| KR (1) | KR930023834A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020024552A (ja) * | 2018-08-07 | 2020-02-13 | 富士通株式会社 | 情報処理装置、情報処理装置の制御方法及び情報処理装置の制御プログラム |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06149662A (ja) * | 1992-11-02 | 1994-05-31 | Toshiba Corp | Ｒｏｍバースト転送の連続読みだし拡大方式およびその方式を用いたｒｏｍ内蔵型マイクロコンピュータシステム |
| US5555424A (en) * | 1994-10-06 | 1996-09-10 | The Dow Chemical Company | Extended Harvard architecture computer memory system with programmable variable address increment |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4292674A (en) * | 1979-07-27 | 1981-09-29 | Sperry Corporation | One word buffer memory system |
| JPS61175845A (ja) * | 1985-01-31 | 1986-08-07 | Toshiba Corp | マイクロプロセツサシステム |
| US5014236A (en) * | 1988-01-29 | 1991-05-07 | International Business Machines Corporation | Input/output bus expansion interface |
-
1993
- 1993-04-28 EP EP93303302A patent/EP0568329A1/en not_active Withdrawn
- 1993-04-30 JP JP5104379A patent/JPH0628309A/ja not_active Withdrawn
- 1993-05-01 KR KR1019930007543A patent/KR930023834A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020024552A (ja) * | 2018-08-07 | 2020-02-13 | 富士通株式会社 | 情報処理装置、情報処理装置の制御方法及び情報処理装置の制御プログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| KR930023834A (ko) | 1993-12-21 |
| EP0568329A1 (en) | 1993-11-03 |
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|---|---|---|---|
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