JPS6391756A - 記憶装置の部分書き込み命令処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明は記憶装置に対する部分書き込み命令のアドレス
と、その命令実行結果のマージデータとを記憶しておき
、その命令後の部分書き込み命令のアドレスを記憶して
おいたアドレスと比較し゛（一致した場合、その記憶さ
れたデータを用いることによって、その都度行われてい
たメモリからのデータ読み出しをな（し、部分書き込み
命令の処理時間の短縮を可能にする。

〔産業上の利用分野〕

本発明は、記憶装置の部分書き込み命令処理方式に関す
るものである。

計算機システムの性能の向上にともなって、記憶装置の
メモリ容量はますます太き（なり、且つ、記憶装置に対
するアクセスの高速化が求められている。

また、記憶装置に対するアクセス方式として、記憶デー
タを書き込む時は、中央処理装置（ＣＩ）Ｕ）に置いた
バッファメモリへ書き込みを行うと必ず記憶装置にもデ
ータを書き込み、一方、記（Ｑデータを読み出す時は、
バッファメモリにデータがあれば、バッファメモリのみ
からデータを読み出し、読み出し時間を短縮するストア
スル一方式が用いられることがしばしばある。

この方式をとる場合、記憶装置に対するアクセスは、記
憶データを読み出すより書き込む比率の方が圧倒的に多
くなる。

更に、書き込み命令には、記憶装置と他の装置との接続
を可能なデータ幅（例えば、８バイト）の全幅のデータ
を書き込む全書き込み（フルストア）命令と、データの
一部（例えば８ばバイトの中の２バイト）を書き換える
部分書き込み（パーシャルストア）命令があって、後者
の命令の比率が一般的には多い。

このパーシャルストア命令を実行するためには、−旦、
その命令で指定するアドレスのデータを記憶装置から読
み出し、部分書き込みする一部データとマージを行って
、再び元の記憶装置に書き込む。

従って、フルストア命令に比べてパーシャルストア命令
を実行する時間は極めて長くなる。

このため、パーシャルストア命令の実行時間を短縮する
ことは、計算機システムの性能向上を図るだめに欠くこ
とができない要求になっている。

〔従来の技術〕 第３図は従来の記憶装置の構成ブロック図、第４図は従
来のパーシャルストア命令を処理するタイムチャートを
示す。

なお、第４図のタイムチャートの横線は、その線上の数
字が示す回路構成要素の出力信号の！！続待時間示す。

第３図の記憶装置に他の装置からパーシャルストア命令
が起動されると、第４図のようにクロック「０」　（命
令処理の始点クロック）で、パーシャルストア命令の部
分書き込みをするデータのアドレスａ０が、アドレスイ
ンタフェースレジスタ（アドレスＩＦＲ）６にセントさ
れる。

クロック「１」で、アドレスａ０は、アドレスインタフ
ェースレジスタ６からアドレスレジスタ（アドレスＲ）
７を介して、メモリ８に転送される。

メモリ８のアドレスＡ（Ａ＝ａｏ）に格納されているデ
ータＤが読み出されて、クロック「ｎ＋１」でデータレ
ジスタ（データＲ）９にセットされる（所要クロック数
ｎ）。

一方、入力したパーシャルストア命令の書き込みデータ
ｄ０は、データインタフェースレジスタ（データＩＦＲ
）１を経て、シフトレジスタ２に人力する（所要クロッ
ク数１）。

このシフトレジスタ２を経由することによって、タイミ
ング調整された書き込みデータｄ０は、マージ回路３で
データレジスタ９のデータＤとマージされて新しいデー
タＤ。を生成し、チェックビット発生回路４でチェック
ピントが付加され、データレジスタ５にセットされる（
所要クロック数ｍ）。

このデータレジスタ５にセットされたデータはメモリ８
に再び書き込まれる。

従って、パーシャルストア命令による書き込みデータｄ
。が、データインタフェースレジスタ１から出力され、
次のパーシャルストア命令の書き込みデータｄ、が、デ
ータインタフェースレジスタ１から出力される間のメモ
リ占有時間は、クシｌツク数（ｎ＋ｍ＋１）の時間であ
る。

〔発明が解決しようとする問題点〕

この従来の方式では、パーシャルストア命令は、クロッ
ク数（ｎ＋ｍ＋１）の時間、メモリを占有するため、こ
の同一アドレスに次のメモリをアクセスするのは、クロ
ック数（ｎ＋ｍ＋１）を経過した後でないと不可能であ
る。

即ち、パーシャルストア命令の実行が、計算機の命令処
理速度の低下を招くのを避けることができなかった。

本発明は、このような点に鑑みて創作されたものであっ
て、パーシャルストア命令の処理時間を短縮することが
できる記憶装置を提供することを目的としている。

〔問題点を解決するための手段〕

上記目的を達成するために、パーシャルストア命令で起
動される記憶装置アドレスおよびマージしたデータを記
憶しておく。

次のパーシャルストア命令のアドレスと該レジスタに格
納されたアドレスと比較し、一致した場合は、該レジス
タに格納されたデータを用い、改めて記憶装置からデー
タを読み出すことなく、書き込みデータとマージする。

〔作用〕

このように、最も近い時点で処理されたパーシャルスト
ア命令のアドレスとデータがレジスタに記憶されている
。

従って、確率的に多く発生する同じアドレスに対するパ
ーシャルストア命令については、そのレジスタのアドレ
スを比較して、同一のアドレスであることを確認するだ
けで、パーシャルストア命令入力の都度、改めて記憶装
置からそのアドレスのデータを読み出す必要がなく、そ
のレジスタに記憶されたデータを用いてマージすること
ができる。

従って、上述した従来例のようにメモリからの読み出し
のための時間が必要でなくなり、その■！１間の短縮が
できることになる。

〔実施例〕

以下、図面を参照して、本発明の記憶装置の部分書き込
み命令処理方式の実施例を詳細に説明する。

第１図は本発明の一実施例の構成ブロック図、第２図は
第１図でパーシャルストア命令を処理するタイムチャー
トを示す。

なお、企図を通じて同一符号は同一対象物を示す。

図において、１１は直前のパーシャルストア命令でマー
ジされたデータを保持するデータレジスタ、１２はレジ
スタ１１で保持されているデータと書き込みデータとの
マージ回路、１３はフルストア命令のデータとマージ回
路１２で生成したデータとを選択する選択回路、１４は
直前のパーシャルストア命令で処理されたアドレスを保
持するアドレスレジスタ、１５はアドレス比較回路であ
る。

記憶装置に対して、最初のパーシャルストア命令が入力
されると、上述した従来技術の例と同じ信号経路で、メ
モリ８からアドレスＡを指定して読み出されたデータＤ
は、データレジスタ９を介して部分書き込みデータｄ０
とマージ回路３でマージされる。

マージ回路３でマージされたデータＤ。は、チェックビ
ット発生回路４、データレジスタ５を経て、メモリ８に
再び書き込まれ、同時にデータレジスタ１１にもセット
される。

アドレスレジスタ１４には、パーシャルストア命令の都
度、そのアドレスがセットされる。

この状態の下で、次のパーシャルストア命令が入力され
た場合を説明する。

次のパーシャルストア命令のアドレスａ１が、クロック
ｒｎＪでアドレスインタフェースレジスタ６にセットさ
れると、アドレスレジスタ１４に格納されているアドレ
スａ０とアドレス比較回路１５で比較される。

比較された結果、前記両アドレスａＯ＋　　ａｌが一致
していると、アドレス比較回路１４から送出された一致
信号Ｙによって、書き込みデータｄ。

はシフトレジスタ２を通過せず、データインタフェース
レジスタ１から直接マージ回路１２に入力され、データ
レジスタ１１のデータＤ。（実行中のパーシャルストア
命令の直前のパーシャルストア命令でマージされたデー
タ）とマージ回路１２でマージされる。

マージ回路１２でマージされたデータＤ、は、アドレス
比較回路１５の一致信号Ｙによってマージデータ側に切
り換えられた選択回路１３を経て、チェックピット発生
回路４と、データレジスタ５を介して、メモリ８に書き
込まれ、同時にマージされたデータＤ、は、マージ回路
１２からマージ回路３を修飾されることなく通過して、
データレジスタ１１にセットされる。

パーシャルストア命令が同一アドレスａ。に対して実行
される場合に限って、上記動作を繰り返す。

命令処理時間についてみると、マージするために１クロ
ツク、書き込みのためにｍクロック、合わせて（ｍ＋１
）クロックかかる。

この時間を、従来技術の項で説明した処理時間のクロッ
ク数（ｎ＋ｍ＋１）と比べるとｎクロック短縮できたこ
とになる。

また、通常ｎ＞ｍであることから ｍ＋ｌ≦−（Ｈ＋ｍ＋１） となって、処理時間は１／２以下になる。

なお、記憶装置に入力するフルストア命令、パーシャル
ストアの命令、読み出し命令は、図示されない回路で識
別され、直前のパーシャルストア命令と同一アドレスを
もつフルストア命令が入力すると、アドレスレジスター
４と、データレジスターｌの内容は無効になるよう設定
される。

また、アドレスが異なったパーシャルストア命令は、ア
ドレス比較回路１５の不−敗信号Ｎによって、上述した
最初のパーシャルストア命令（アドレスａＯ＋　データ
ａＯ）と同じ処理が行われる。

なお、入力する命令のシーケンスは、２つのパーシャル
ストア命令の間に、直前のパーシャルストア命令と同一
アドレスでないフルストア命令、あるいは、同一または
、同一でないアドレスに対するメモリの読み出し命令が
介入しても、最近時点で格納されたパーシャルストア命
令のアドレスとデータは、それぞれアドレスレジスタ１
４とデータレジスタ１１に保持される。

因に、フルストア命令が入力した場合は、アドレスイン
タフェースレジスタ６から入力したその命令のアドレス
は、アドレスレジスタ７を介してメモリ８のアドレスを
指示する。

一方、そのデータはデータインタフェースレジスタ１か
ら選択回路１３、チェックビット発生回路４、データレ
ジスタ５を経てメモリ８に書き込まれる。

また、メモリ読み出し命令が入力すると、そのアドレス
がアドレスインタフェースレジスタ６、アドレスレジス
タ７を介して、メモリ８をアクセスし、データレジスタ
９に読み出されたデータは、読み出しインタフェースレ
ジスタ１０を経て外部回路に送出される。

〔発明の効果〕

以上述べてきたように、本発明によれば、パーシャルス
トア命令が同一アドレスに対して実行される場合、命令
の処理時間は従来の１／２以下に短縮されるされ、計算
機システムの性能の向上に寄与することができ、実用的
には極めて有用である。

【図面の簡単な説明】

第１図は本発明の記憶装置の部分書き込み命令処理方式
の一実施例の構成ブロック図、第２図は本発明のパーシ
ャルストア命令を処理するタイムチャート、 第３図は従来の記憶装置の構成ブロック図、第４図は従
来のパーシャルストア命令を処理するタイムチャートで
ある。 図において、 １はデータインタフェースレジスタ（データｆＦＲ）、 ２はシフトレジスタ、 ３．１２ははマージ回路、 ４はチェックビット発生回路、 ５．９．１１はデータレジスタ（データＲ）、６はアド
レスインタフェースレジスタ（アドレスＩＦＲ）、 ７．１４はアドレスレジスタ（アドレスＲ）、８はメモ
リ、 １０は読み出しインタフェースレジスタ（読み出しＩＦ
Ｒ）、 １３は選択回路、 １５はアドレス比較回路である。 ４１ぜ明の一尖鈍引Ｕψ転フーＤｑり図奉９【旧昭−シ
セルズ庁β塔玉処理するタ仏チ７−ト勺１トのパーシャ
Ｊレスト７台≧４ンε処理厚ろ９イムナｐ−ト第４図

Claims (1)

【特許請求の範囲】
1. 記憶装置に対する部分書き込み命令によって、起動され
   る記憶装置のアドレスと、該命令を実行した結果のマー
   ジしたデータとを、レジスタ（１４、１１）に記憶して
   おき、前記部分書き込み命令の後に実行される部分書き
   込み命令のアドレスと、記憶しておいた前記アドレスと
   を比較し、一致した場合に記憶しておいた前記データを
   用いてマージすることを特徴とする記憶装置の部分書き
   込み命令処理方式。