JPS6145359A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複数の処理段が縦続された情報処理装置に関
し、特に処理段における処理の入出力状態を監視して多
重処理率を向上させるように制御する手段をそなえた情
報処理装置に関する。

〔従来の技術と発明が解決しようとする問題点〕ベクト
ル処理装置のように、複数の情報処理部が縦続された情
報処理装置では、複数の命令の処理が連続的に順次の情
報処理部へ流され、多重処理が行なわれるようになって
いる。

従来は、ある段の情報処理部から次段の情報処理部（た
とえばバッファ）へ命令の処理に必要な情報の引渡しを
行なうためには、次段の情報処理部が先の命令の処理を
柊了し、空き状態になっていることが必要とされた。し
たがって、次段が処理中であれば、それが終了するまで
前段は情報の引渡しができず、引渡しが完了するまでは
次の処理も開始できないことになり、全体の処理速度の
低下をまねいていた。

〔問題点を解決するための手段〕

本発明は、縦続された複数段の情報処理部において、次
段の情報処理部が空き状態になることを条件とせずに前
段の情報処理部が次の処理を開始できるようにして、全
体の処理を向上させるものである。

そのため本発明は、相続く情報処理部の間に情報蓄積部
を設け、さらに各情報処理部に対応して情報処理制御部
を設ける。また、情報蓄積部に対応して制御情報蓄積部
を設けることにより、命令の処理状況が制御情報蓄積部
において順次“書込み中“、″書込み済″、″続出し中
″の状態変化をとることに着目して、連続する各命令ご
とに上記各状態のいずれにあるかを監視し、先行する命
令の情報が″書込み済“あるいは″続出し中″となった
とき、次の命令の書込みを開始可能のように制御する手
段を設けるものであって、具体的な構成は、情報処理部
が直列に複数段結合されるとともに、該情報処理部に対
応して情報処理制御部が直列に複数段結合されて多重処
理される情報処理装置において、 ある情報処理部と次段の情報処理部との間に次段におけ
る処理に必要な情報が蓄えられる情報蓄積部を設け、該
情報蓄積部には、情報処理部から情報蓄積部へ情報を書
込むための書込みアドレス決定手段と、情報蓄積部から
情報を読出して次段の情報処理部へ伝達するための読出
しアドレス決定手段を設けること、 上記ある情報処理部と次段の情報処理部に対応したそれ
ぞれの情報処理制御部の間にはそれぞれ１つないし複数
個の第１および第２の制御情報蓄積部を設けること、 上記それぞれ１つないし複数個の第１および第２の制御
情報蓄積部に対応して第１および第２の書込みアドレス
保持部を設けること、 上記１つないし複数個の第１の制御情報蓄積部の少なく
とも１つは、ある情報処理制御部からの処理が終了する
ごとに該処理された処理情報を蓄積し、その他の第２の
制御情報蓄積部は、ある情報処理制御部で一連の処理が
終了した段階において第１の制御情報蓄積部の値を保持
すること、上記第１の書込みアドレス保持部は、ある情
報処理制御部の処理が終了するごとに処理された処理量
に基づき次の処理に備えるための書込みアドレスを更新
し、該ある情報処理制御部で一連の処理が終了した段階
において第１の書込みアドレス保持部の情報を第２の古
込みアドレス保持部に保持すること、 上記１つないし複数個の第２の制御情報蓄積部のうち少
なくとも１つが有効である場合には、次段の情報処理制
御部に対して処理開始指示を与え、第２の制御情報蓄積
部が全て無効である場合には、第１の制御情報蓄積部に
処理が蓄積されたことを認識することによって次段の情
報処理制御部に対して処理開始指示を与えること、 上記情報蓄積部の書込みアドレス決定手段は、上記第１
の書込みアドレス保持部の情報と、ある情報処理制御部
の処理が終了するごとに処理された情報とを与えること
によって決定されること、上記情報蓄積部の読出しアド
レス床定手段は、上記第２の制御情報蓄積部が全て無効
な場合においては、一連の処理の開始が第１の制御情報
蓄積部において認識された時点、または第２の制御情報
蓄積部において遷移がある時点、または第２の制御情報
蓄積部より第１の制御情報蓄積部に遷移がある時点の情
報と、次段の情報処理制御部に対しての処理開始指示と
によって、上記第２の書込みアドレス保持部のアドレス
を設定するとともに、該処理開始の情報に基づいてアド
レスを決定するようにしたことを特徴としている。

〔発明の作用〕

第１図は本発明の原理説明図である。同図（イ）は命令
処理の状態シーケンスであり、■書込み中−■書込み済
−■続出し中のように番号付けされる。同図（ロ）は命
令Ａ、命令Ｂ、命令Ｃが連続的に、あるバッファ機能を
もつ情報処理部へ与えられたときのバッファ機能に対応
する制御情報蓄積部における１例の制御タイミングを示
す。ここで命令Ｂは、先行する命令の処理情報が■の書
込み済となったときに自処理情報の書込みを可能にされ
て■の書込み中となり、命令Ｃは、命令Ａの処理情報が
■の続出し中となりかつ命令Ｂの処理情報が■の書込み
済となっていることを条件　として自処理情報の書込み
を可能にされて■の書込み中となる。

一般的に、情報処理部が先行する１個乃至複数個の命令
の処理を完了する前にこれら先行命令の処理状態を個々
に判別することによって、次に続く１個乃至複数個の命
令を実行するか否かを制御することができる。後続する
実行可能な命令の個数は、情報処理部内のバッファの容
量や書込み速度、読出し速度、各命令の処理情報の長さ
などに依存する。

第２図の（（）　、　（ｏ）　、　（ハ）は情報蓄積部
を介して転送される処理情報の１例を概念的にしめした
ものである。本例は処理情報すが比較的短く、処理部ｌ
ｃは比較的長い場合のものである。Ｗは書込み端子、Ｒ
は読出し端子、ａ、ｂ、ｃはそれぞれ命令Ａ、Ｂ、Ｃの
処理情報、■、■、■は第１図（イ）に示す状態である
。第２図の（イ）では処理情報ａは■の読出し中で、処
理情報すは■の書込み済、処理情報Ｃは■の書込み中で
ある。所定の時間後、同図（Ｉｆ）に示すように処理情
報ａの続出しは完了し、読いて処理情報すが読出され、
■の続出し中となる。このとき処理情報Ｃはなお■の書
込み中である。その後同図（ハ）で示すように、処理情
報すは読出し完了し、処理情報Ｃの読出しが開始される
。このとき処理情報Ｃは■の書込み中であるが、続いて
■の書込み済となる。

以上の例から、ある命令の処理情報が情報蓄積部へ書込
み可能であるためには、少な（とも、直前の命令の処理
情報が書込み済となっていること、さらに情報蓄積部内
にすでに処理情報が存在している場合、それが読出し中
であればよいことがわかる。

このような命令の各処理状態を識別し制御するために、
命令ごとに書込んだデータｌ（たと”えばエレメント数
）と読出したデータ量とをそれぞれ監視し、総データ量
との差（処理情報の長さとの差）の有無を調べる手段が
設けられ、その結果に基づいて次命令の実行の可否の制
御が行われる。

〔実施例〕

次に、本発明の詳細を実施例にしたがって説明する。第
３図は、本発明の１実施例であるベクトル処理装置の全
体構成図である。図中、１は主記憶装置（ＭＳＵと表わ
す）、２は記憶制御装置（ＭＣＵと表わす）、３はアク
セスパイプライン、４はベクトルレジスタ（ＶＲと表わ
す）、５は加算器、６は乗算器、７は除算器、８は命令
制御部、９はＭＣＵへのＲＥＱ信号、ｌＯはデータに付
加される制御情報、１１はロードあるいはストアデータ
を示す。

第４図は、第３図に示されたアクセスパイプライン３を
中心とする要部構成図である。図中、４−〇乃至４−３
はそれぞれ４ｎ＋０乃至４ｎ＋３のエレメント番号をも
つＶ’Ｒ１１２はアライン処理部、１３はアライン処理
制御部、１４は本発明に基づいて設けられたアライン済
情報蓄積部、１５はＶＲ書込み処理部を示す。

アライン処理部１２およびｖＲ＠込み処理部１５は本発
明の対象となる２つの情報処理部に相当し、またアライ
ン済情報蓄積部１４が情Ｉ！蓄積部に相当する。

ベクトルデータは４工レメント分を同時並列に転送され
、そのためバス、アライン処理部１２、アライン済情報
蓄積部１４、ＶＲ書込み処理部１５、ＶＲ４は、それぞ
れ４系列構成となっている。

第３図および第４図に示された装置の動作の概要は次の
通りである。

アクセスパイプライン３では、命令制御部８で命令の起
動がおこなわれると、供給されたアクセスパイプライン
３への５ＴＡＲＴ　（スタート）、ｏｐｃ　＜オペレー
ションコード）、ＶＬ（ベクトルレングス）、アドレス
などの命令制御部８からの信号に基づいて、ＭＳＵＩの
先頭アドレス＋ｎ×エレメント間距離＝ＲＱのアドレス
を生成し、ＶＬ分だけＲＱの発信が行なわれる。

ＭＣＵ２では、アクセスパイプライン３からのＲＱ、Ｏ
ＰＣ，アドレスに基づき、ロード命令の場合にはＭＳＵ
の指定されたアドレスの読出しが行なわれる。読出され
たベクトルデータは、ＭＣＵ２を経由して、アクセスパ
イプライン３に入力される。

アクセスパイプライン３では、ベクトルレジスタＶＲ４
（４−０乃至４−３）がエレメント順に構成されるよう
にしているため、アライン処理部１２により、ＭＣＵ２
とのインタフェースをもつ要求アドレスに対応する４工
レメント分のバスを、ベクトルデータがエレメント順に
なるように組みかえる変換が行なわれる。

アライン処理されたベクトルデータは、一旦アライン済
情報蓄積部１４中の書込みアドレスが示している位置に
書込まれる。

ベクトルレジスタＶＲ４（４−０乃至４−３）がたとえ
ばインタリーブさ釣ていｈば（図示の例では８バンクに
インタリーブ）、ベクトルレジスタＶＲ４に対しアクセ
ス可能になるまでアライン済情報蓄積部１４に入ってい
るベクトルデータが読出されないため、その間も他のベ
クトルデータを書込めるようにアライン済情報蓄積部１
４は、多段のバッファ構成とする。

ベクトルレジスタＶＲ４に対して、アクセス可能である
ことがわかれば、アライン済情報蓄積部１４より読み出
して、ＶＲ書込み処理部１５を経由してベクトルレジス
タＶＲ４に書込む。

次に、アライン済情報蓄積部１４に対するベクトルデー
タの書込み及び読出し制御機構について説明する。第５
図はその概要図であり、４および１２乃至１５の要素は
第４図に示されているものと同じである。また１６は本
発明に基づいて設けられたアライン済制御情報蓄積部、
１７は書込みアドレス保持部、１８はｖＲ占込み制御部
である。

アライン処理制御部１３およびＶＲ書込み制御部１８は
本発明の対象となる２つの情報処理制御部（二対応し、
アライン済制御情報蓄積部１６は、第１ないしは第２の
制御情報蓄積部に対応し、書込みアドレス保持部１７は
第１ないしは第２の書込みアドレス保持部に対応してい
る。

アライン処理部１２とＶＲ書込み処理部１５との間にア
ライン済情報蓄積部工４が設けられているのに対応して
、アライン処理制御部１３とＶＲ凹込み制御部１８との
間に、アライン済制御情報蓄積部ＩＧおよび凹込みアド
レス保持部１７が設けられている。アライン済情報蓄積
部１４におけるデータバス回路には、第６図により後述
されるようにカウンタ機能をもつ凹込みアドレスレジス
タと読出しアドレスレジスタが設けられ、アライン済制
御情報蓄積部および占込みアドレス保持部からの制御信
号によってセントあるいはカウントアツプされるように
なっている。

また、アライン済制御情報蓄積部１６と書込みアドレス
保持部１７は、それぞれ第７図および第８図により後述
されるように、書込み中と書込み済および読出し中を区
別して制御できるように構成されており、節単な制御信
号のみで処理部を、また複数の命令を動作させることが
できる。　アライン処理制御部１３は、ＭＣＵより与え
られたアラインに必要な制御信号から、アライン処理に
必要なアライン制御信号をつくる。またアライン処理ご
とにアライン処理済制御情報を出力する。

アライン処理部１２は、アライン処理制御部１３からの
信号とロードデータ命令によりアラインを行なう。

アライン済制御情報蓄積部１６は、アライン処理済制御
情報からアライン処理されたデータの個数を知ることが
でき、書込みアドレス保持部１７がアライン済情報蓄積
部１４に対して書込みアドレスを設定し、さらにアライ
ン処理済制御情報をもとにカウントアツプ信号をアライ
ン済情報蓄積部に送出することにより書込みアドレスが
設定されることにより、アラインされたデータを保持さ
せ、また読出しアドレス及び続出しのためのアドレスカ
ウントアツプ信号とによって読出しアドレスを与えるこ
とによりＶＲ書込み処理部１５にデータを転送させる。

アライン済情報蓄積部１４は、書込みアドレス、読出し
アドレスだけで、アラインされたデータをアクセスする
。

アライン済制御情報蓄積部１６の制御情報から読出し可
能なデータが存在することを知ると、ＶＲの書込みタイ
ミングにあわせて読出し制御を行ない、その読出し制御
信号によってＶＲの書込み制御信号を作成する。

ＶＲ書込み処理部１５は、アライン済情報蓄積部１４か
らの続出しデータとｖＲ会込み制御信号とによりＶＲに
ベクトルデータを書込む。

第６図は、第５図におけるアライン済情報蓄積部１４の
詳細構成図である。図中、１４１−０乃至１４１−３は
アラインレジスタスタック（ＡＲ８と表わす）、１４２
−０乃至１４２−３はカウンタとして機能する書込みア
ドレスレジスタ、１４３−０乃至１４３−３も同様にカ
ウンタとして機能する続出しアドレスレジスタを示す。

書込みアドレスレジスタ１４２−０乃至１４２−３およ
び読出しアドレスレジスタ１４３−０乃至１４３−３に
は、それぞれ命令単位ごとに書込みアドレスと読出しア
ドレスとが初期設定され、以後書込みアドレスレジスタ
の内容はアライン処理されるごとに個々に＋１だけカウ
ントアツプされ、他方読出しアドレスレジスタは読出し
が行なわれるたびに＋１ずつカウントアツプされる。こ
れにより、第２図で例示的に説明したような方法で、ア
ライン処理部１２より入力されたデータがＡＲ３へ書込
まれた後、入力された順序でＶＲ書込み処理部１５へ読
出される。

第７図は、第５図におけるアライン済制御情報蓄積部１
６の詳細構成図である。図中、１６１は加算器、１６２
は減算器、１６３は書込み中個数レジスタ、１６４−０
乃至１６４−３はそれぞれ書込み済個数レジスタ、１６
５はセレクタ、１６６は減算器、１６７は読出し個数レ
ジスタ、１６８はＡＮＤゲート、１６９は禁止ゲートを
示す。

アライン処理制御部１３でアライン処理が行なわれるこ
とが判ったとき、その中のＶＡＬＩＤ（有効）なデータ
（エレメント）の個数がアライン済制御情報蓄積部１６
へ通知される。第６図のＡＲ３１４１−０乃至１４１−
３へＶＡＬ　Ｉ　Ｄなデータが書込まれると、その個数
が加算器１６１の一方の入力へ与えられる。加算器１６
１の他方の入力へは、書込み中個数レジスタ１６３にあ
るこれまでに書込まれたＶＡＬＩＤデータの個数がＡＮ
Ｄゲート１６８を介したループにより与えられる。両者
は加算器１６１で加算され、結果は再び書込み中個数レ
ジスタ１６３へ格納される。

このように、ＡＲＳへ書込まれたデータの個数は、書込
み中個数レジスタ１６３中に累算される。

ＡＮＤゲート１６８は、ＡＲＳへの書込みを開始する際
つまり各命令の書込み開始時点に信号ＡＲ３ＷＣを一旦
オフにして、書込み中個数レジスタ１６３からの信号ル
ープを切断し、レジスタ１６２をクリヤする働きをもつ
、　第２図の（ハ）に示された例のように、同一命令の
データについて同時的に書込みと読出しが進行する場合
には、読出しが行なわれるたびに書込み中個数レジスタ
１６３の内容を滅じなければならない。減算器１６２お
よび禁止ゲート１６９はその場合に機能化される。ＡＲ
ＳＲＤはＡＲＳがら読出しが行なわれたときに与えられ
る信号であり、ＡＲ５ＥＱは、ＡＲＳが同一命令につい
て書込みおよび読出しを行なっているときにオフにされ
る信号である。したがって、信号ＡＲ３ＥＱがオフの期
間にＡＲＳＲＤがオンになるたびに書込み中個数はたと
えば４ずつカウントダウンされる。

１つの命令についてＡＲＳへの書込みが全て終了した場
合には、読出し待機となるため、書込み中個数レジスタ
１６３にある書込み中細数値は、ループの終りに書込み
済個数レジスタ１６４−０乃至１６４−３のいずれか１
つに移される。図示の例では書込み済個数レジ・スタ１
６４−０乃至１６４−３は４個までの命令について、そ
の書込み済個数を保持することができる。書込み済個数
しジスクの選択は、選択すべきレジスタにのみクロック
（図示せず）を印加することによって行われる。

セレクタ１６５は、読出しを実行しようとする命令に対
応する書込み中個数レジスタ１６３あるいは書込み済個
数しジス゛り１６４−０乃至１６４−３のいずれか１つ
を選択し、減算器１６６へ印加する。ある命令のＡＲ３
続出し処理が終了したとき、まず書込み済個数レジスタ
１．６４−０ないし１６４−３のいずれかの内容が有効
（未処理）であるか否かを調べ、有効である場合つまり
ＡＲＳの中に書込み済の命令が存在する場合には、ＶＲ
書込み制御部１８に対して処理開始指示を与える。他方
、各書込み済個数レジスタの内容が全て無効なものであ
る（処理済となっている）場合には、次に書込み中個数
レジスタ１６３の内容を調べ、それが有効である場合に
ＶＲ書込み制御部１８に対して処理開始指示を与える。

この結果、実行する命令の書込み済個数情報をもつ１つ
のレジスタが選択される。すなわち、ＡＲ３書込みが済
んでいる命令があればそのデータ読出しが優先的に実行
され、それがない場合に会込み実行中の命令のデータが
続出されるように制御される。減算器１６６、読出し個
数レジスタ１６７およびセレクタ１６５を通る減算ルー
プは、ＡＲＳの読出し制御信号ＡＲ３ＲＤが与えられる
たび、すなわち読出しが行われるたびに、セレクタ１６
５の出力をたとえば４ずつカウントダウンする。

第８図は、第５図における書込みアドレス保持部１７の
詳細構成図である０図中、１７１は加算器、１７２は書
込み開始アドレスレジスタ、１７３−０乃至１７３−３
は読出し開始アドレスレジスタ、１７４はセレクタ、１
７５は続出し開始アドレス出力レジスタ、１７６は第６
図の書込みアドレスレジスタ１４２−０乃至１４２−３
のカウントアツプを指示する制御レジスタである。

加算器１７１および書込み開始アドレスレジスタ１７２
は、アライン処理制御部からのアライン処理済制御情報
に基づいて、次のタイミングで発生するＡＲＳの書込み
アドレスを認識し、たとえば１つの命令単位の処理が終
了したとき、次の命令の凹込み開始アドレスを第６図の
書込みアドレスレジスタ１４２−０乃至１４２−３に与
える。

このアドレスは、同時に読出し開始アドレスレジスタ１
７３−０乃至１７３−３の１つに移され、命令ごとの読
出し開始アドレスとして後で使用されるために保持され
る。

セレクタ１７４は、第７図のセレクタ１６５が書込み済
個数レジスタ１６４−０乃至１６４−３のいずれか選択
したものからアライン済データ個数を読出すのと同期し
て、続出し開始アドレスレジスタ１７３−０乃至１７３
−３中の対応するものを選択し、その読出し開始アドレ
スを出力する。

第９図は、アライン済制御情報蓄積部１６の書込み済個
数レジスタ１６４−０ないし１６４−３および書込み中
個数レジスタ１６３の動作を一般的に制御するアルゴリ
ズムの１例についての状態遷移図である。図中、ＷＡＱ
は書込み済個数レジスタ１６４−０乃至１６４−３に保
持されている命令の個数を示し、ＷＡＢは書込み中個数
レジスタ１６３において処理中であることを示し、ＷＡ
ＳおよびＷＡＥはそれぞれ前段のアライン処理制御部か
らの命令の５ＴＡＲＴおよびＥＮＤを表わす信号であり
、ＲＡＥは次段のＶＲ書込み処理制御部１８における処
理のＥＮＤを表わす信号であり、ｋ印は逆の信号を意味
するものである。

以上の本発明の説明は、ベクトル処理装置を実施例とし
て行われたが、縦統された複数の処理部をもつ一般の処
理装置において本発明は広く適用できるものである。

〔発明の効果〕

本発明によれば、次段の情報処理部が空き状態にならな
くとも前段の情報処理部で次の処理を開始することがで
きる。そのため全体の処理速度が高められ、さらに情報
処理部と情報処理制御部を独立にすることによって、情
報処理が簡略化され同一機能をもった回路を複数個設け
ることにより実現できるため、回路の共通化設計ができ
、ラストの低減が可能となる。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は情報蓄積部を介
して転送される処理情報の状態例を示す説明図、第３図
は本発明の１実施例であるベクトル処理装置の全体構成
図、第４図は第３図のアクセスパイプラインを中心とす
る各処理部の構成図、第５図はアライン済情報蓄積部に
対するベクトルデータの書込み・読出し制御機構の概要
図、第６図はアライン済情報蓄積部の詳細構成図、第７
図はアライン済制御情報蓄積部の詳細構成図、第８図は
書込みアドレス保持部の詳細構成図、第９図はアライン
済制御情報蓄積部のデータ転送制御の状態遷移図である
。 図中、４はベクトルレジスタＶＲ１１２はアライン処理
部、１３はアライン処理制御部、１４はアライン済情報
蓄積部、１５はＶＲ書込み処理部、１６はアライン済制
御情報蓄積部、１７は書込みアドレス保持部、１８はＶ
Ｒ書込み制御部を示す。 特許出願人　　　富士通株式会社 代理人弁理士　　長谷用　文廣（外１名）第　　１　　
図 （イン Ｃ口） 、＃４ンＣ 第　　２　図 ＭＣＵへ

Claims (1)

1. 【特許請求の範囲】 情報処理部が直列に複数段結合されるとともに、該情報
   処理部に対応して情報処理制御部が直列に複数段結合さ
   れて多重処理される情報処理装置において、 ある情報処理部と次段の情報処理部との間に次段におけ
   る処理に必要な情報が蓄えられる情報蓄積部を設け、該
   情報蓄積部には、情報処理部から情報蓄積部へ情報を書
   込むための書込みアドレス決定手段と、情報蓄積部から
   情報を読出して次段の情報処理部へ伝達するための読出
   しアドレス決定手段を設けること、 上記ある情報処理部と次段の情報処理部に対応したそれ
   ぞれの情報処理制御部の間にはそれぞれ１つないし複数
   個の第１および第２の制御情報蓄積部を設けること、 上記それぞれ１つないし複数個の第１および第２の制御
   情報蓄積部に対応して第１および第２の書込みアドレス
   保持部を設けること、 上記１つないし複数個の第１の制御情報蓄積部の少なく
   とも１つは、ある情報処理制御部からの処理が終了する
   ごとに該処理された処理情報を蓄積し、その他の第２の
   制御情報蓄積部は、ある情報処理制御部で一連の処理が
   終了した段階において第１の制御情報蓄積部の値を保持
   すること、上記第１の書込みアドレス保持部は、ある情
   報処理制御部の処理が終了するごとに処理された処理量
   に基づき次の処理に備えるための書込みアドレスを更新
   し、該ある情報処理制御部で一連の処理が終了した段階
   において第１の書込みアドレス保持部の情報を第２の書
   込みアドレス保持部に保持すること、 上記１つないし複数個の第２の制御情報蓄積部のうち少
   なくとも１つが有効である場合には、次段の情報処理制
   御部に対して処理開始指示を与え、第２の制御情報蓄積
   部が全て無効である場合には、第１の制御情報蓄積部に
   処理が蓄積されたことを認識することによって次段の情
   報処理制御部に対して処理開始指示を与えること、 上記情報蓄積部の書込みアドレス決定手段は、上記第１
   の書込みアドレス保持部の情報と、ある情報処理制御部
   の処理が終了するごとに処理された情報とを与えること
   によって決定されること、上記情報蓄積部の読出しアド
   レス決定手段は、上記第２の制御情報蓄積部が全て無効
   な場合においては、一連の処理の開始が第１の制御情報
   蓄積部において認識された時点、または第２の制御情報
   蓄積部において遷移がある時点、または第２の制御情報
   蓄積部より第１の制御情報蓄積部に遷移がある時点の情
   報と、次段の情報処理制御部に対しての処理開始指示と
   によって、上記第２の書込みアドレス保持部のアドレス
   を設定するとともに、該処理開始の情報に基づいてアド
   レスを決定するようにしたことを特徴とする情報処理装
   置。