JPH0210453B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、複数の処理段が縦続された情報処理
装置に関し、特に処理段における処理の入出力状
態を監視して多重処理率を向上させるように制御
する手段をそなえた情報処理装置に関する。

〔技術の背景〕 ベクトル処理装置のように、複数の情報処理部
が縦続された情報処理装置では、複数の命令の処
理が連続的に順次の情報処理部へ流され、多重処
理が行なわれるようになつている。

従来は、ある段の情報処理部から次段の情報処
理部（たとえばバツフア）へ命令の処理に必要な
情報の引渡しを行なうためには、次段の情報処理
部が先の命令の処理を終了し、空き状態になつて
いることが必要とされた。したがつて、次段が処
理中であれば、それが終了するまで前段は情報の
引渡しができず、引渡しが完了するまでは次の処
理も開始できないことになり、全体の処理速度の
低下をまねいていた。

〔発明の目的および構成〕

本発明の目的は、縦続された複数段の情報処理
部において、次段の情報処理部が空き状態になる
ことを条件とせずに前段の情報処理部が次の処理
を開始できるようにして、全体の処理を向上させ
ることにある。

そのため本発明は、相続く情報処理部の間に情
報蓄積部を設け、そして命令の処理情報が情報蓄
積部において順次“書き込み中”、“書き込み済”、
“読み出し中”の状態変化をとることに着目して、
連続する各命令ごとに上記各状態のいずれにある
かを監視し、先行する命令の情報が“書き込み
済”あるいは“読み出し中”となつたとき、次の
命令の書込みを開始可能のように制御する手段を
設けるものであつて、その構成は、複数の情報処
理部が縦続結合されて多重処理される情報処理装
置において、ある情報処理部と次段の情報処理部
との間に、該次段の情報処理部における処理に必
要な制御情報を蓄積するそれぞれ１つないし複数
個の第１および第２の制御情報蓄積部を設け、該
第１の制御情報蓄積部の少なくとも１つはある情
報処理部の処理が終わるごとに処理された処理量
を蓄積し、第２の制御情報蓄積部のいずれかはあ
る情報処理部で一連の処理が終了した段階におい
て上記第１の制御情報蓄積部の情報を保持するよ
うにし、第２の制御情報蓄積部のうち少なくとも
１つが有効な情報をもつている場合には次段の情
報処理部に対して、処理開始指示を与え、第２の
制御情報蓄積部の情報が全て無効である場合には
第１の制御情報蓄積部に情報が蓄積されたことを
認識することによつて次段の情報処理部に対して
処理開始指示を与えるようにしたことを特徴とす
るものである。

〔発明の原理〕

第１図は本発明の原理説明図である。同図イは
命令の処理情報の状態シーケンスであり、書込
み中→書込み済→読出し中のように番号付け
される。同図ハは命令Ａ、命令Ｂ、命令Ｃが連続
的に、あるバツフア機能をもつ情報処理部へ与え
られたときの、１例の制御タイミングを示す。こ
こで命令Ｂは、先行する命令の処理情報がの書
込み済となつたときに自処理情報の書込みを可能
にされての書込み中となり、命令Ｃは、命令Ａ
の処理情報がの読出し中となりかつ命令Ｂの処
理情報がの書込み済となつていることを条件と
して自処理情報の書込みを可能にされての書込
み中となる。

一般的に、情報処理部が先行する１個乃至複数
個の命令の処理を完了する前にこれら先行命令の
処理状態を個々に判別することによつて、次に続
く１個乃至複数個の命令を実行することができ
る。実行できる命令の個数は、情報処理部内のバ
ツフアの容量や書込み速度、読出し速度、各命令
の処理情報の長さなどに依存する。

第２図のイ，ロ，ハは情報蓄積部を介して転送
される処理情報の１例を概念的にしめしたもので
ある。本例は処理情報ｂが比較的短く、処理情報
ｃは比較的長い場合のものである。Ｗは書込み端
子、Ｒは読出し端子、ａ，ｂ，ｃはそれぞれ命令
Ａ，Ｂ，Ｃの処理情報、、、は第１図イに
示す状態である。第２図のイでは処理情報ａは
の読出し中で、処理情報ｂはの書込み済、処理
情報ｃはの書込み中である。所定の時間後、同
図ロに示すように処理情報ａの読出しは完了し、
続いて処理情報ｂが読出され、の読出し中とな
る。このとき処理情報ｃはなおの書込み中であ
る。その後同図ハで示すように、処理情報ｂは読
出し完了し、処理情報ｃの読出しが開始される。
このとき処理情報ｃはの書込み中であるが、続
いての書込み済となる。

以上の例から、ある命令の処理情報が情報蓄積
部へ書込み可能であるためには、少なくとも、直
前の命令の処理情報が書込み済となつているこ
と、さらに情報蓄積部内にすでに処理情報が存在
している場合、それが読出し中であればよいこと
がわかる。

このような命令の各処理状態を識別するため
に、命令ごとに書込んだデータ量（たとえばエレ
メント数）と読出したデータ量とをそれぞれ監視
し、総データ量との差（処理情報の長さとの差）
の有無を調べる手段が設けられ、その結果に基づ
いて次命令の実行の可否が決定される。

〔発明の実施例〕

次に、本発明の詳細を実施例にしたがつて説明
する。第３図は、本発明の１実施例であるベクト
ル処理装置の全体構成図である。図中、１は主記
憶装置（MSUと表わす）、２は記憶制御装置
（MCUと表わす）、３はアクセスパイプライン、
４はベクトルレジスタ（VRと表わす）、５は加
算器、６は乗算器、７は除算器、８は命令制御
部、９はMCUへのREQ信号、１０はデータに付
加される制御情報、１１はロードあるいはストア
データを示す。

第４図は、第３図に示されたアクセスパイプラ
イン３を中心とする要部構成図である。図中、４
―０乃至４―３はそれぞれ４ｎ＋０乃至４ｎ＋３
のエレメント番号をもつVR、１２はアライン処
理部、１３はアライン処理制御部、１４は本発明
に基づいて設けられたアライン済情報蓄積部、１
５はVR書込み処理部を示す。

アライン処理部１２およびVR書込み処理部１
５は本発明の対象となる２つの情報処理部に相当
し、アライン済情報蓄積部１４が情報蓄積部に相
当する。

ベクトルデータは４エレメント分を同時並列に
転送され、そのためバス、アライン処理部１２、
アライン済情報蓄積部１４、VR書込み処理部１
５、VR４は、それぞれ４系列構成となつてい
る。

第３図および第４図に示された装置の動作の概
要は次の通りである。

アクセスパイプライン３では、命令制御部８で
命令の起動がおこなわれると、供給されたアクセ
スパイプライン３へのSTART（スタート）、OPC
（オペレーシヨンコード）、VL（ベクトルレング
ス）、アドレスなどの命令制御部８からの信号に
基づいて、MSU１の先頭アドレス＋nxエレメン
ト間距離＝RQのアドレスを生成し、VL分だけ
RQの発信が行なわれる。

MCU２では、アクセスパイプライン３からの
RQ、OPC、アドレスに基づき、ロード命令の場
合にはMSUの指定されたアドレスの読出しが行
なわれる。読出されたベクトルデータは、MCU
２を経由して、アクセスパイプライン３に入力さ
れる。

アクセスパイプライン３では、ベクトルレジス
タVR４（４―０乃至４―３）がエレメント順に
構成されるようにしているため、アライン処理部
１２により、MCU２とのインタフエースをもつ
要求アドレスに対応する４エレメント分のバス
を、ベクトルデータがエレメント順になるように
組みかえる変換が行なわれる。

アライン処理されたベクトルデータは、一旦ア
ライン済情報蓄積部１４中に書込みアドレスが示
している位置に書込まれる。

ベクトルレジスタVR４（４―０乃至４―３）
がたとえばインタリーブされていれば（図示の例
では８バンクのインタリーブ）、ベクトルレジス
タVR４に対しアクセス可能になるまでアライン
済情報蓄積部１４に入つているベクトルデータが
読出されないため、その間も他のベクトルデータ
を書込めるようにアライン済情報蓄積部１４は、
多段のバツフア構成とする。

ベクトルレジスタVR４に対して、アクセス可
能であることがわかれば、アライン済情報蓄積部
１４より読み出して、VR書込処理部１５を経由
してベクトルレジスタVR４に書込む。

次に、アライン済情報蓄積部１４に対するベク
トルデータの書込み及び読出し制御機構について
説明する。第５図はその概要図であり、４および
１２乃至１５の要素は第４図に示されているもの
と同じである。また１６はアライン済制御情報蓄
積部、１７は書込みアドレス保持部、１８はVR
書込み制御部である。

アライン処理部１２とVR書込み処理部１５と
の間にアライン済情報蓄積部１４が設けられてい
るのに対応して、アライン処理制御部１３とVR
書込み制御部１８との間に、アライン済制御情報
蓄積部１６および書込みアドレス保持部１７が設
けられている。アライン済情報蓄積部１４におけ
るバータバス回路には、第６図により後述される
ようにカウンタ機能をもつ書込みアドレスレジス
タと読出しアドレスレジスタが設けられ、制御部
のほうからセツトあるいはカウントアツプされる
ようになつている。

また、アライン済制御情報蓄積部１６と書込み
アドレス保持部１７は、それぞれ第７図および第
８図により後述されるように、書込み中と書込み
済を区別して制御できるように構成され、簡単な
制御信号のみで処理部を動作させることができ
る。

アライン処理制御部１３は、MCUより与えら
れたアラインに必要な制御信号から、アライン処
理に必要なアライン制御信号をつくる。またアラ
イン処理ごとにアライン処理済制御情報を出力す
る。アライン処理部１２は、アライン処理制御部
１３からの信号とロードデータ命令によりアライ
ンを行なう。

アライン済制御情報蓄積部１６は、アライン処
理済制御情報からアライン処理されたデータの個
数を知ることができ、書込みアドレス保持部１７
がアライン済情報蓄積部１４に対して書込みアド
レスを設定することにより、アラインされたデー
タを保持させ、また読出しアドレスを与えること
によりVR書込み処理部１５にデータを転送させ
る。

アライン済情報蓄積部１４は、書込みアドレ
ス、読出しアドレスだけで、アラインされたデー
タをアクセスする。

アライン済制御情報蓄積部１６の情報から読出
し可能なデータが存在することを知ると、VRの
書込みタイミングにあわせて読出し制御を行な
い、その読出し制御信号によつてVRの書込み制
御信号を作成する。

VR書込み処理部１５は、アライン済情報蓄積
部１４から読出しデータとVR書込み制御信号と
によりVRにベクトルデータを書込む。

第６図は、第５図におけるアライン済情報蓄積
部１４の詳細構成図である。図中、１４１―０乃
至１４１―３はアラインレジスタスタツク
（ARSと表わす）、１４２―０乃至１４２―３は
カウンタとして機能する書込みアドレスレジス
タ、１４３―０乃至１４３―３も同様にカウンタ
として機能する読出しアドレスレジスタを示す。

書込みアドレスレジスタ１４２―０乃至１４２
―３および読出しアドレスレジスタ１４３―０乃
至１４３―３には、それぞれ命令単位ごとに書込
みアドレスと読出しアドレスとが初期設定され、
以後書込みアドレスレジスタの内容はアライン処
理ごとに個々に＋１だけカウントアツプされ、他
方読出しアドレスレジスタは読出しが行なわれる
たびに＋１ずつカウントアツプされる。これによ
り、第２図で例示的に説明したような方法で、ア
ライン処理部１２より入力されたデータがARS
へ書込まれた後、入力された順序でVR書込み処
理部１５へ読出される。

第７図は、第５図におけるアライン済制御情報
蓄積部１６の詳細構成図である。図中、１６１は
加算器、１６２は減算器、１６３は書込み中個数
レジスタ、１６４―０乃至１６４―３はそれぞれ
書込み済個数レジスタ、１６５はセレクタ、１６
６は減算器、１６７は読出し個数レジスタ、１６
８はANDゲート、１６９は禁止ゲートを示す。

アライン処理部１２でアライン処理が行なわれ
たとき、その中のVALID（有効）なデータ（エレ
メント）の個数がアライン済制御情報蓄積部１６
へ通知される。第６図のARS１４１―０乃至１
４１―３へVALIDなデータが書込まれると、そ
の個数が加算器１６１の一方の入力へ与えられ
る。加算器１６１の他方の入力へは、書込み中個
数レジスタ１６３にあるこれまでに書込まれた
VALIDデータの個数がANDゲート１６８を介し
たループにより与えられる。両者は加算器１６１
で加算され、結果は再び書込み中個数レジスタ１
６３へ格納される。

このように、ARSへ書込まれたデータの個数
は、書込み中個数レジスタ１６３中に累算され
る。

ANDゲート１６８は、ARSへの書込みを開始
する際に信号ARSWCを一旦オフにして、書込み
中個数レジスタ１６３からの信号ループを切断
し、レジスタ１６２をクリヤする働きをもつ。

第２図のハに示された例のように、同一命令の
データについて同時的に書込みと読出しが進行す
る場合には、読出しが行なわれるたびに書込み中
個数レジスタ１６３の内容を減じなければならな
い。減算器１６２および禁止ゲート１６９はその
場合に機能化される。ARSRDはARSから読出し
が行なわれたときに与えられる信号であり、
ARSEQは、ARSが同一命令について書込みおよ
び読出しを行なつているときにオフにされる信号
である。したがつて、信号ARSEQがオフの期間
にARSRDがオンになるたびに書込み中個数はた
とえば４ずつカウントダウンされる。

１つの命令についてARSへの書込みが全て終
了した場合には、読出し待機となるため、書込み
中個数レジスタ１６３にある書込み中個数値は、
ループの終りに書込み済個数レジスタ１６４―０
乃至１６４―３のいずれか１つに移される。図示
の例では書込み済個数レジスタ１６４―０乃至１
６４―３は４個までの命令について、その書込み
済個数を保持することができる。書込み済個数レ
ジスタの選択は、選択すべきレジスタにのみクロ
ツク（図示せず）を印加することによつて行われ
る。

セレクタ１６５は、読出しを実行しようとする
命令に対応する書込み中個数レジスタ１６３ある
いは書込み済個数レジスタ１６４―０乃至１６４
―３のいずれか１つを選択し、減算器１６６へ印
加する。ある命令のARS読出し処理が終了した
とき、まず書込み済個数レジスタ１６４―０ない
し１６４―３のいずれかの内容が有効（未処理）
であるか否かを調べ、有効である場合には、VR
書込み処理部１５に対して処理開始指示を与え
る。他方、各書込み済個数レジスタの内容が全て
無効なものである（処理済となつている）場合に
は、次に書込み中個数レジスタ１６３の内容を調
べ、それが有効である場合にVR書込み処理部１
５に対して処理開始指示を与える。この結果、実
行する命令の書込み済個数情報をもつ１つのレジ
スタが選択される。すなわち、ARS書込みが済
んでいる命令があればそのデータ読出しが優先的
に実行され、それがない場合に書込み実行中の命
令のデータが読出される。減算器１６６、読出し
個数レジスタ１６７およびセレクタ１６５を通る
減算ループは、ARSの読出し信号ARSRDが与え
られるたび、すなわち読出しが行われるたびに、
セレクタ１６５の出力をたとえば４ずつカウント
ダウンする。

第８図は、第５図における書込みアドレス保持
部１７の詳細構成図である。図中、１７１は加算
器、１７２は書込み開始アドレスレジスタ、１７
３―０乃至１７３―３は読出し開始アドレスレジ
スタ、１７４はセレクタ、１７５は読出し開始ア
ドレス出力レジスタ、１７６は第６図の書込みア
ドレスレジスタ１６４―０乃至１６４―３のカウ
ントアツプを指示する制御レジスタである。

加算器１７１および書込み開始アドレスレジス
タ１７２は、アライン処理制御部からのアライン
処理済制御情報に基づいて、次のタイミングで発
生するARSの書込みアドレスを認識し、たとえ
ば１つの命令単位の処理が終了したとき、次の命
令の書込み開始アドレスを第６図の書込みアドレ
スレジスタ１４２―０乃至１４２―３に与える。
このアドレスは、同時に読出し開始アドレスレジ
スタ１７３―０乃至１７３―３の１つに移され、
命令ごとの読出し開始アドレスとして後で使用さ
れるために保持される。

セレクタ１７４は、第６図のセレクタ１６５が
書込み済個数レジスタ１６４―０乃至１６４―３
のいずれか選択したものからアライン済データ個
数を読出すのと同期して、読出し開始アドレスレ
ジスタ１７３―０乃至１７３―３中の対応するも
のを選択し、その読出し開始アドレスを出力す
る。

第９図は、アライン済情報蓄積部１４のデータ
転送動作を一般的に制御するアルゴリズムの１例
についての状態遷移図である。図中、WAQは書
込み済個数レジスタ１６４―０乃至１６４―３に
保持されている命令の個数を示し、WABは書込
み中個数レジスタ１６３において処理中であるこ
とを示し、WASおよびWAEはそれぞれ前段のア
ライン処理部における命令のSTARTおよび
ENDを表わす信号であり、RAEは次段のVR書
込み処理部１５における処理のENDを表わす信
号であり、＊印は逆の信号を意味するものであ
る。

以上の本発明の説明は、ベクトル処理装置を実
施例として行われたが、縦続された複数の処理部
をもつ一般の処理装置において本発明は広く適用
できるものである。

〔発明の効果〕

本発明によれば、次段の情報処理部が空き状態
にならなくとも前段の情報処理部で次の処理を開
始することができる。そのため全体の処理速度が
高められ、さらに情報処理部を簡略化することに
よつて同一機能をもつた回路を複数個設けること
により実現できるため、回路の共通化設計がで
き、コストの低減が可能となる。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は情報蓄
積部を介して転送される処理情報の状態例を示す
説明図、第３図は本発明の１実施例であるベクト
ル処理装置の全体構成図、第４図は第３図のアク
セスパイプラインを中心とする要部構成図、第５
図はアライン済情報蓄積部に対するベクトルデー
タの書込み・読出し制御機構の概要図、第６図は
アライン済情報蓄積部の詳細構成図、第７図はア
ライン済制御情報蓄積部の詳細構成図、第８図は
書込みアドレス保持部の詳細構成図、第９図はア
ライン済情報蓄積部のデータ転送制御の状態遷移
図である。 図中、４はベクトルレジスタVR、１２はアラ
イン処理部、１３はアライン処理制御部、１４は
アライン済情報蓄積部、１５はVR書込み処理
部、１６はアライン済制御情報蓄積部、１７は書
込みアドレス保持部、１８はVR書込み制御部を
示す。

Claims (1)

【特許請求の範囲】
1. １ 複数の情報処理部が縦続結合されて多重処理
   される情報処理装置において、ある情報処理部と
   次段の情報処理部との間に、該次段の情報処理部
   における処理に必要な制御情報を蓄積するそれぞ
   れ１つないし複数個の第１および第２の制御情報
   蓄積部を設け、該第１の制御情報蓄積部の少なく
   とも１つはある情報処理部の処理が終わるごとに
   処理された処理量を蓄積し、第２の制御情報蓄積
   部のいずれかはある情報処理部で一連の処理が終
   了した段階において上記第１の制御情報蓄積部の
   情報を保持するようにし、第２の制御情報蓄積部
   のうち少なくとも１つが有効な情報をもつている
   場合には次段の情報処理部に対して、処理開始指
   示を与え、第２の制御情報蓄積部の情報が全て無
   効である場合には第１の制御情報蓄積部に情報が
   蓄積されたことを認識することによつて次段の情
   報処理部に対して処理開始指示を与えるようにし
   たことを特徴とする情報処理装置。