JPH0210453B2 - - Google Patents
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- JPH0210453B2 JPH0210453B2 JP59038415A JP3841584A JPH0210453B2 JP H0210453 B2 JPH0210453 B2 JP H0210453B2 JP 59038415 A JP59038415 A JP 59038415A JP 3841584 A JP3841584 A JP 3841584A JP H0210453 B2 JPH0210453 B2 JP H0210453B2
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- 230000010365 information processing Effects 0.000 claims description 38
- 238000000034 method Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 19
- 230000007704 transition Effects 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、複数の処理段が縦続された情報処理
装置に関し、特に処理段における処理の入出力状
態を監視して多重処理率を向上させるように制御
する手段をそなえた情報処理装置に関する。
装置に関し、特に処理段における処理の入出力状
態を監視して多重処理率を向上させるように制御
する手段をそなえた情報処理装置に関する。
〔技術の背景〕
ベクトル処理装置のように、複数の情報処理部
が縦続された情報処理装置では、複数の命令の処
理が連続的に順次の情報処理部へ流され、多重処
理が行なわれるようになつている。
が縦続された情報処理装置では、複数の命令の処
理が連続的に順次の情報処理部へ流され、多重処
理が行なわれるようになつている。
従来は、ある段の情報処理部から次段の情報処
理部(たとえばバツフア)へ命令の処理に必要な
情報の引渡しを行なうためには、次段の情報処理
部が先の命令の処理を終了し、空き状態になつて
いることが必要とされた。したがつて、次段が処
理中であれば、それが終了するまで前段は情報の
引渡しができず、引渡しが完了するまでは次の処
理も開始できないことになり、全体の処理速度の
低下をまねいていた。
理部(たとえばバツフア)へ命令の処理に必要な
情報の引渡しを行なうためには、次段の情報処理
部が先の命令の処理を終了し、空き状態になつて
いることが必要とされた。したがつて、次段が処
理中であれば、それが終了するまで前段は情報の
引渡しができず、引渡しが完了するまでは次の処
理も開始できないことになり、全体の処理速度の
低下をまねいていた。
本発明の目的は、縦続された複数段の情報処理
部において、次段の情報処理部が空き状態になる
ことを条件とせずに前段の情報処理部が次の処理
を開始できるようにして、全体の処理を向上させ
ることにある。
部において、次段の情報処理部が空き状態になる
ことを条件とせずに前段の情報処理部が次の処理
を開始できるようにして、全体の処理を向上させ
ることにある。
そのため本発明は、相続く情報処理部の間に情
報蓄積部を設け、そして命令の処理情報が情報蓄
積部において順次“書き込み中”、“書き込み済”、
“読み出し中”の状態変化をとることに着目して、
連続する各命令ごとに上記各状態のいずれにある
かを監視し、先行する命令の情報が“書き込み
済”あるいは“読み出し中”となつたとき、次の
命令の書込みを開始可能のように制御する手段を
設けるものであつて、その構成は、複数の情報処
理部が縦続結合されて多重処理される情報処理装
置において、ある情報処理部と次段の情報処理部
との間に、該次段の情報処理部における処理に必
要な制御情報を蓄積するそれぞれ1つないし複数
個の第1および第2の制御情報蓄積部を設け、該
第1の制御情報蓄積部の少なくとも1つはある情
報処理部の処理が終わるごとに処理された処理量
を蓄積し、第2の制御情報蓄積部のいずれかはあ
る情報処理部で一連の処理が終了した段階におい
て上記第1の制御情報蓄積部の情報を保持するよ
うにし、第2の制御情報蓄積部のうち少なくとも
1つが有効な情報をもつている場合には次段の情
報処理部に対して、処理開始指示を与え、第2の
制御情報蓄積部の情報が全て無効である場合には
第1の制御情報蓄積部に情報が蓄積されたことを
認識することによつて次段の情報処理部に対して
処理開始指示を与えるようにしたことを特徴とす
るものである。
報蓄積部を設け、そして命令の処理情報が情報蓄
積部において順次“書き込み中”、“書き込み済”、
“読み出し中”の状態変化をとることに着目して、
連続する各命令ごとに上記各状態のいずれにある
かを監視し、先行する命令の情報が“書き込み
済”あるいは“読み出し中”となつたとき、次の
命令の書込みを開始可能のように制御する手段を
設けるものであつて、その構成は、複数の情報処
理部が縦続結合されて多重処理される情報処理装
置において、ある情報処理部と次段の情報処理部
との間に、該次段の情報処理部における処理に必
要な制御情報を蓄積するそれぞれ1つないし複数
個の第1および第2の制御情報蓄積部を設け、該
第1の制御情報蓄積部の少なくとも1つはある情
報処理部の処理が終わるごとに処理された処理量
を蓄積し、第2の制御情報蓄積部のいずれかはあ
る情報処理部で一連の処理が終了した段階におい
て上記第1の制御情報蓄積部の情報を保持するよ
うにし、第2の制御情報蓄積部のうち少なくとも
1つが有効な情報をもつている場合には次段の情
報処理部に対して、処理開始指示を与え、第2の
制御情報蓄積部の情報が全て無効である場合には
第1の制御情報蓄積部に情報が蓄積されたことを
認識することによつて次段の情報処理部に対して
処理開始指示を与えるようにしたことを特徴とす
るものである。
第1図は本発明の原理説明図である。同図イは
命令の処理情報の状態シーケンスであり、書込
み中→書込み済→読出し中のように番号付け
される。同図ハは命令A、命令B、命令Cが連続
的に、あるバツフア機能をもつ情報処理部へ与え
られたときの、1例の制御タイミングを示す。こ
こで命令Bは、先行する命令の処理情報がの書
込み済となつたときに自処理情報の書込みを可能
にされての書込み中となり、命令Cは、命令A
の処理情報がの読出し中となりかつ命令Bの処
理情報がの書込み済となつていることを条件と
して自処理情報の書込みを可能にされての書込
み中となる。
命令の処理情報の状態シーケンスであり、書込
み中→書込み済→読出し中のように番号付け
される。同図ハは命令A、命令B、命令Cが連続
的に、あるバツフア機能をもつ情報処理部へ与え
られたときの、1例の制御タイミングを示す。こ
こで命令Bは、先行する命令の処理情報がの書
込み済となつたときに自処理情報の書込みを可能
にされての書込み中となり、命令Cは、命令A
の処理情報がの読出し中となりかつ命令Bの処
理情報がの書込み済となつていることを条件と
して自処理情報の書込みを可能にされての書込
み中となる。
一般的に、情報処理部が先行する1個乃至複数
個の命令の処理を完了する前にこれら先行命令の
処理状態を個々に判別することによつて、次に続
く1個乃至複数個の命令を実行することができ
る。実行できる命令の個数は、情報処理部内のバ
ツフアの容量や書込み速度、読出し速度、各命令
の処理情報の長さなどに依存する。
個の命令の処理を完了する前にこれら先行命令の
処理状態を個々に判別することによつて、次に続
く1個乃至複数個の命令を実行することができ
る。実行できる命令の個数は、情報処理部内のバ
ツフアの容量や書込み速度、読出し速度、各命令
の処理情報の長さなどに依存する。
第2図のイ,ロ,ハは情報蓄積部を介して転送
される処理情報の1例を概念的にしめしたもので
ある。本例は処理情報bが比較的短く、処理情報
cは比較的長い場合のものである。Wは書込み端
子、Rは読出し端子、a,b,cはそれぞれ命令
A,B,Cの処理情報、、、は第1図イに
示す状態である。第2図のイでは処理情報aは
の読出し中で、処理情報bはの書込み済、処理
情報cはの書込み中である。所定の時間後、同
図ロに示すように処理情報aの読出しは完了し、
続いて処理情報bが読出され、の読出し中とな
る。このとき処理情報cはなおの書込み中であ
る。その後同図ハで示すように、処理情報bは読
出し完了し、処理情報cの読出しが開始される。
このとき処理情報cはの書込み中であるが、続
いての書込み済となる。
される処理情報の1例を概念的にしめしたもので
ある。本例は処理情報bが比較的短く、処理情報
cは比較的長い場合のものである。Wは書込み端
子、Rは読出し端子、a,b,cはそれぞれ命令
A,B,Cの処理情報、、、は第1図イに
示す状態である。第2図のイでは処理情報aは
の読出し中で、処理情報bはの書込み済、処理
情報cはの書込み中である。所定の時間後、同
図ロに示すように処理情報aの読出しは完了し、
続いて処理情報bが読出され、の読出し中とな
る。このとき処理情報cはなおの書込み中であ
る。その後同図ハで示すように、処理情報bは読
出し完了し、処理情報cの読出しが開始される。
このとき処理情報cはの書込み中であるが、続
いての書込み済となる。
以上の例から、ある命令の処理情報が情報蓄積
部へ書込み可能であるためには、少なくとも、直
前の命令の処理情報が書込み済となつているこ
と、さらに情報蓄積部内にすでに処理情報が存在
している場合、それが読出し中であればよいこと
がわかる。
部へ書込み可能であるためには、少なくとも、直
前の命令の処理情報が書込み済となつているこ
と、さらに情報蓄積部内にすでに処理情報が存在
している場合、それが読出し中であればよいこと
がわかる。
このような命令の各処理状態を識別するため
に、命令ごとに書込んだデータ量(たとえばエレ
メント数)と読出したデータ量とをそれぞれ監視
し、総データ量との差(処理情報の長さとの差)
の有無を調べる手段が設けられ、その結果に基づ
いて次命令の実行の可否が決定される。
に、命令ごとに書込んだデータ量(たとえばエレ
メント数)と読出したデータ量とをそれぞれ監視
し、総データ量との差(処理情報の長さとの差)
の有無を調べる手段が設けられ、その結果に基づ
いて次命令の実行の可否が決定される。
次に、本発明の詳細を実施例にしたがつて説明
する。第3図は、本発明の1実施例であるベクト
ル処理装置の全体構成図である。図中、1は主記
憶装置(MSUと表わす)、2は記憶制御装置
(MCUと表わす)、3はアクセスパイプライン、
4はベクトルレジスタ(VRと表わす)、5は加
算器、6は乗算器、7は除算器、8は命令制御
部、9はMCUへのREQ信号、10はデータに付
加される制御情報、11はロードあるいはストア
データを示す。
する。第3図は、本発明の1実施例であるベクト
ル処理装置の全体構成図である。図中、1は主記
憶装置(MSUと表わす)、2は記憶制御装置
(MCUと表わす)、3はアクセスパイプライン、
4はベクトルレジスタ(VRと表わす)、5は加
算器、6は乗算器、7は除算器、8は命令制御
部、9はMCUへのREQ信号、10はデータに付
加される制御情報、11はロードあるいはストア
データを示す。
第4図は、第3図に示されたアクセスパイプラ
イン3を中心とする要部構成図である。図中、4
―0乃至4―3はそれぞれ4n+0乃至4n+3
のエレメント番号をもつVR、12はアライン処
理部、13はアライン処理制御部、14は本発明
に基づいて設けられたアライン済情報蓄積部、1
5はVR書込み処理部を示す。
イン3を中心とする要部構成図である。図中、4
―0乃至4―3はそれぞれ4n+0乃至4n+3
のエレメント番号をもつVR、12はアライン処
理部、13はアライン処理制御部、14は本発明
に基づいて設けられたアライン済情報蓄積部、1
5はVR書込み処理部を示す。
アライン処理部12およびVR書込み処理部1
5は本発明の対象となる2つの情報処理部に相当
し、アライン済情報蓄積部14が情報蓄積部に相
当する。
5は本発明の対象となる2つの情報処理部に相当
し、アライン済情報蓄積部14が情報蓄積部に相
当する。
ベクトルデータは4エレメント分を同時並列に
転送され、そのためバス、アライン処理部12、
アライン済情報蓄積部14、VR書込み処理部1
5、VR4は、それぞれ4系列構成となつてい
る。
転送され、そのためバス、アライン処理部12、
アライン済情報蓄積部14、VR書込み処理部1
5、VR4は、それぞれ4系列構成となつてい
る。
第3図および第4図に示された装置の動作の概
要は次の通りである。
要は次の通りである。
アクセスパイプライン3では、命令制御部8で
命令の起動がおこなわれると、供給されたアクセ
スパイプライン3へのSTART(スタート)、OPC
(オペレーシヨンコード)、VL(ベクトルレング
ス)、アドレスなどの命令制御部8からの信号に
基づいて、MSU1の先頭アドレス+nxエレメン
ト間距離=RQのアドレスを生成し、VL分だけ
RQの発信が行なわれる。
命令の起動がおこなわれると、供給されたアクセ
スパイプライン3へのSTART(スタート)、OPC
(オペレーシヨンコード)、VL(ベクトルレング
ス)、アドレスなどの命令制御部8からの信号に
基づいて、MSU1の先頭アドレス+nxエレメン
ト間距離=RQのアドレスを生成し、VL分だけ
RQの発信が行なわれる。
MCU2では、アクセスパイプライン3からの
RQ、OPC、アドレスに基づき、ロード命令の場
合にはMSUの指定されたアドレスの読出しが行
なわれる。読出されたベクトルデータは、MCU
2を経由して、アクセスパイプライン3に入力さ
れる。
RQ、OPC、アドレスに基づき、ロード命令の場
合にはMSUの指定されたアドレスの読出しが行
なわれる。読出されたベクトルデータは、MCU
2を経由して、アクセスパイプライン3に入力さ
れる。
アクセスパイプライン3では、ベクトルレジス
タVR4(4―0乃至4―3)がエレメント順に
構成されるようにしているため、アライン処理部
12により、MCU2とのインタフエースをもつ
要求アドレスに対応する4エレメント分のバス
を、ベクトルデータがエレメント順になるように
組みかえる変換が行なわれる。
タVR4(4―0乃至4―3)がエレメント順に
構成されるようにしているため、アライン処理部
12により、MCU2とのインタフエースをもつ
要求アドレスに対応する4エレメント分のバス
を、ベクトルデータがエレメント順になるように
組みかえる変換が行なわれる。
アライン処理されたベクトルデータは、一旦ア
ライン済情報蓄積部14中に書込みアドレスが示
している位置に書込まれる。
ライン済情報蓄積部14中に書込みアドレスが示
している位置に書込まれる。
ベクトルレジスタVR4(4―0乃至4―3)
がたとえばインタリーブされていれば(図示の例
では8バンクのインタリーブ)、ベクトルレジス
タVR4に対しアクセス可能になるまでアライン
済情報蓄積部14に入つているベクトルデータが
読出されないため、その間も他のベクトルデータ
を書込めるようにアライン済情報蓄積部14は、
多段のバツフア構成とする。
がたとえばインタリーブされていれば(図示の例
では8バンクのインタリーブ)、ベクトルレジス
タVR4に対しアクセス可能になるまでアライン
済情報蓄積部14に入つているベクトルデータが
読出されないため、その間も他のベクトルデータ
を書込めるようにアライン済情報蓄積部14は、
多段のバツフア構成とする。
ベクトルレジスタVR4に対して、アクセス可
能であることがわかれば、アライン済情報蓄積部
14より読み出して、VR書込処理部15を経由
してベクトルレジスタVR4に書込む。
能であることがわかれば、アライン済情報蓄積部
14より読み出して、VR書込処理部15を経由
してベクトルレジスタVR4に書込む。
次に、アライン済情報蓄積部14に対するベク
トルデータの書込み及び読出し制御機構について
説明する。第5図はその概要図であり、4および
12乃至15の要素は第4図に示されているもの
と同じである。また16はアライン済制御情報蓄
積部、17は書込みアドレス保持部、18はVR
書込み制御部である。
トルデータの書込み及び読出し制御機構について
説明する。第5図はその概要図であり、4および
12乃至15の要素は第4図に示されているもの
と同じである。また16はアライン済制御情報蓄
積部、17は書込みアドレス保持部、18はVR
書込み制御部である。
アライン処理部12とVR書込み処理部15と
の間にアライン済情報蓄積部14が設けられてい
るのに対応して、アライン処理制御部13とVR
書込み制御部18との間に、アライン済制御情報
蓄積部16および書込みアドレス保持部17が設
けられている。アライン済情報蓄積部14におけ
るバータバス回路には、第6図により後述される
ようにカウンタ機能をもつ書込みアドレスレジス
タと読出しアドレスレジスタが設けられ、制御部
のほうからセツトあるいはカウントアツプされる
ようになつている。
の間にアライン済情報蓄積部14が設けられてい
るのに対応して、アライン処理制御部13とVR
書込み制御部18との間に、アライン済制御情報
蓄積部16および書込みアドレス保持部17が設
けられている。アライン済情報蓄積部14におけ
るバータバス回路には、第6図により後述される
ようにカウンタ機能をもつ書込みアドレスレジス
タと読出しアドレスレジスタが設けられ、制御部
のほうからセツトあるいはカウントアツプされる
ようになつている。
また、アライン済制御情報蓄積部16と書込み
アドレス保持部17は、それぞれ第7図および第
8図により後述されるように、書込み中と書込み
済を区別して制御できるように構成され、簡単な
制御信号のみで処理部を動作させることができ
る。
アドレス保持部17は、それぞれ第7図および第
8図により後述されるように、書込み中と書込み
済を区別して制御できるように構成され、簡単な
制御信号のみで処理部を動作させることができ
る。
アライン処理制御部13は、MCUより与えら
れたアラインに必要な制御信号から、アライン処
理に必要なアライン制御信号をつくる。またアラ
イン処理ごとにアライン処理済制御情報を出力す
る。アライン処理部12は、アライン処理制御部
13からの信号とロードデータ命令によりアライ
ンを行なう。
れたアラインに必要な制御信号から、アライン処
理に必要なアライン制御信号をつくる。またアラ
イン処理ごとにアライン処理済制御情報を出力す
る。アライン処理部12は、アライン処理制御部
13からの信号とロードデータ命令によりアライ
ンを行なう。
アライン済制御情報蓄積部16は、アライン処
理済制御情報からアライン処理されたデータの個
数を知ることができ、書込みアドレス保持部17
がアライン済情報蓄積部14に対して書込みアド
レスを設定することにより、アラインされたデー
タを保持させ、また読出しアドレスを与えること
によりVR書込み処理部15にデータを転送させ
る。
理済制御情報からアライン処理されたデータの個
数を知ることができ、書込みアドレス保持部17
がアライン済情報蓄積部14に対して書込みアド
レスを設定することにより、アラインされたデー
タを保持させ、また読出しアドレスを与えること
によりVR書込み処理部15にデータを転送させ
る。
アライン済情報蓄積部14は、書込みアドレ
ス、読出しアドレスだけで、アラインされたデー
タをアクセスする。
ス、読出しアドレスだけで、アラインされたデー
タをアクセスする。
アライン済制御情報蓄積部16の情報から読出
し可能なデータが存在することを知ると、VRの
書込みタイミングにあわせて読出し制御を行な
い、その読出し制御信号によつてVRの書込み制
御信号を作成する。
し可能なデータが存在することを知ると、VRの
書込みタイミングにあわせて読出し制御を行な
い、その読出し制御信号によつてVRの書込み制
御信号を作成する。
VR書込み処理部15は、アライン済情報蓄積
部14から読出しデータとVR書込み制御信号と
によりVRにベクトルデータを書込む。
部14から読出しデータとVR書込み制御信号と
によりVRにベクトルデータを書込む。
第6図は、第5図におけるアライン済情報蓄積
部14の詳細構成図である。図中、141―0乃
至141―3はアラインレジスタスタツク
(ARSと表わす)、142―0乃至142―3は
カウンタとして機能する書込みアドレスレジス
タ、143―0乃至143―3も同様にカウンタ
として機能する読出しアドレスレジスタを示す。
部14の詳細構成図である。図中、141―0乃
至141―3はアラインレジスタスタツク
(ARSと表わす)、142―0乃至142―3は
カウンタとして機能する書込みアドレスレジス
タ、143―0乃至143―3も同様にカウンタ
として機能する読出しアドレスレジスタを示す。
書込みアドレスレジスタ142―0乃至142
―3および読出しアドレスレジスタ143―0乃
至143―3には、それぞれ命令単位ごとに書込
みアドレスと読出しアドレスとが初期設定され、
以後書込みアドレスレジスタの内容はアライン処
理ごとに個々に+1だけカウントアツプされ、他
方読出しアドレスレジスタは読出しが行なわれる
たびに+1ずつカウントアツプされる。これによ
り、第2図で例示的に説明したような方法で、ア
ライン処理部12より入力されたデータがARS
へ書込まれた後、入力された順序でVR書込み処
理部15へ読出される。
―3および読出しアドレスレジスタ143―0乃
至143―3には、それぞれ命令単位ごとに書込
みアドレスと読出しアドレスとが初期設定され、
以後書込みアドレスレジスタの内容はアライン処
理ごとに個々に+1だけカウントアツプされ、他
方読出しアドレスレジスタは読出しが行なわれる
たびに+1ずつカウントアツプされる。これによ
り、第2図で例示的に説明したような方法で、ア
ライン処理部12より入力されたデータがARS
へ書込まれた後、入力された順序でVR書込み処
理部15へ読出される。
第7図は、第5図におけるアライン済制御情報
蓄積部16の詳細構成図である。図中、161は
加算器、162は減算器、163は書込み中個数
レジスタ、164―0乃至164―3はそれぞれ
書込み済個数レジスタ、165はセレクタ、16
6は減算器、167は読出し個数レジスタ、16
8はANDゲート、169は禁止ゲートを示す。
蓄積部16の詳細構成図である。図中、161は
加算器、162は減算器、163は書込み中個数
レジスタ、164―0乃至164―3はそれぞれ
書込み済個数レジスタ、165はセレクタ、16
6は減算器、167は読出し個数レジスタ、16
8はANDゲート、169は禁止ゲートを示す。
アライン処理部12でアライン処理が行なわれ
たとき、その中のVALID(有効)なデータ(エレ
メント)の個数がアライン済制御情報蓄積部16
へ通知される。第6図のARS141―0乃至1
41―3へVALIDなデータが書込まれると、そ
の個数が加算器161の一方の入力へ与えられ
る。加算器161の他方の入力へは、書込み中個
数レジスタ163にあるこれまでに書込まれた
VALIDデータの個数がANDゲート168を介し
たループにより与えられる。両者は加算器161
で加算され、結果は再び書込み中個数レジスタ1
63へ格納される。
たとき、その中のVALID(有効)なデータ(エレ
メント)の個数がアライン済制御情報蓄積部16
へ通知される。第6図のARS141―0乃至1
41―3へVALIDなデータが書込まれると、そ
の個数が加算器161の一方の入力へ与えられ
る。加算器161の他方の入力へは、書込み中個
数レジスタ163にあるこれまでに書込まれた
VALIDデータの個数がANDゲート168を介し
たループにより与えられる。両者は加算器161
で加算され、結果は再び書込み中個数レジスタ1
63へ格納される。
このように、ARSへ書込まれたデータの個数
は、書込み中個数レジスタ163中に累算され
る。
は、書込み中個数レジスタ163中に累算され
る。
ANDゲート168は、ARSへの書込みを開始
する際に信号ARSWCを一旦オフにして、書込み
中個数レジスタ163からの信号ループを切断
し、レジスタ162をクリヤする働きをもつ。
する際に信号ARSWCを一旦オフにして、書込み
中個数レジスタ163からの信号ループを切断
し、レジスタ162をクリヤする働きをもつ。
第2図のハに示された例のように、同一命令の
データについて同時的に書込みと読出しが進行す
る場合には、読出しが行なわれるたびに書込み中
個数レジスタ163の内容を減じなければならな
い。減算器162および禁止ゲート169はその
場合に機能化される。ARSRDはARSから読出し
が行なわれたときに与えられる信号であり、
ARSEQは、ARSが同一命令について書込みおよ
び読出しを行なつているときにオフにされる信号
である。したがつて、信号ARSEQがオフの期間
にARSRDがオンになるたびに書込み中個数はた
とえば4ずつカウントダウンされる。
データについて同時的に書込みと読出しが進行す
る場合には、読出しが行なわれるたびに書込み中
個数レジスタ163の内容を減じなければならな
い。減算器162および禁止ゲート169はその
場合に機能化される。ARSRDはARSから読出し
が行なわれたときに与えられる信号であり、
ARSEQは、ARSが同一命令について書込みおよ
び読出しを行なつているときにオフにされる信号
である。したがつて、信号ARSEQがオフの期間
にARSRDがオンになるたびに書込み中個数はた
とえば4ずつカウントダウンされる。
1つの命令についてARSへの書込みが全て終
了した場合には、読出し待機となるため、書込み
中個数レジスタ163にある書込み中個数値は、
ループの終りに書込み済個数レジスタ164―0
乃至164―3のいずれか1つに移される。図示
の例では書込み済個数レジスタ164―0乃至1
64―3は4個までの命令について、その書込み
済個数を保持することができる。書込み済個数レ
ジスタの選択は、選択すべきレジスタにのみクロ
ツク(図示せず)を印加することによつて行われ
る。
了した場合には、読出し待機となるため、書込み
中個数レジスタ163にある書込み中個数値は、
ループの終りに書込み済個数レジスタ164―0
乃至164―3のいずれか1つに移される。図示
の例では書込み済個数レジスタ164―0乃至1
64―3は4個までの命令について、その書込み
済個数を保持することができる。書込み済個数レ
ジスタの選択は、選択すべきレジスタにのみクロ
ツク(図示せず)を印加することによつて行われ
る。
セレクタ165は、読出しを実行しようとする
命令に対応する書込み中個数レジスタ163ある
いは書込み済個数レジスタ164―0乃至164
―3のいずれか1つを選択し、減算器166へ印
加する。ある命令のARS読出し処理が終了した
とき、まず書込み済個数レジスタ164―0ない
し164―3のいずれかの内容が有効(未処理)
であるか否かを調べ、有効である場合には、VR
書込み処理部15に対して処理開始指示を与え
る。他方、各書込み済個数レジスタの内容が全て
無効なものである(処理済となつている)場合に
は、次に書込み中個数レジスタ163の内容を調
べ、それが有効である場合にVR書込み処理部1
5に対して処理開始指示を与える。この結果、実
行する命令の書込み済個数情報をもつ1つのレジ
スタが選択される。すなわち、ARS書込みが済
んでいる命令があればそのデータ読出しが優先的
に実行され、それがない場合に書込み実行中の命
令のデータが読出される。減算器166、読出し
個数レジスタ167およびセレクタ165を通る
減算ループは、ARSの読出し信号ARSRDが与え
られるたび、すなわち読出しが行われるたびに、
セレクタ165の出力をたとえば4ずつカウント
ダウンする。
命令に対応する書込み中個数レジスタ163ある
いは書込み済個数レジスタ164―0乃至164
―3のいずれか1つを選択し、減算器166へ印
加する。ある命令のARS読出し処理が終了した
とき、まず書込み済個数レジスタ164―0ない
し164―3のいずれかの内容が有効(未処理)
であるか否かを調べ、有効である場合には、VR
書込み処理部15に対して処理開始指示を与え
る。他方、各書込み済個数レジスタの内容が全て
無効なものである(処理済となつている)場合に
は、次に書込み中個数レジスタ163の内容を調
べ、それが有効である場合にVR書込み処理部1
5に対して処理開始指示を与える。この結果、実
行する命令の書込み済個数情報をもつ1つのレジ
スタが選択される。すなわち、ARS書込みが済
んでいる命令があればそのデータ読出しが優先的
に実行され、それがない場合に書込み実行中の命
令のデータが読出される。減算器166、読出し
個数レジスタ167およびセレクタ165を通る
減算ループは、ARSの読出し信号ARSRDが与え
られるたび、すなわち読出しが行われるたびに、
セレクタ165の出力をたとえば4ずつカウント
ダウンする。
第8図は、第5図における書込みアドレス保持
部17の詳細構成図である。図中、171は加算
器、172は書込み開始アドレスレジスタ、17
3―0乃至173―3は読出し開始アドレスレジ
スタ、174はセレクタ、175は読出し開始ア
ドレス出力レジスタ、176は第6図の書込みア
ドレスレジスタ164―0乃至164―3のカウ
ントアツプを指示する制御レジスタである。
部17の詳細構成図である。図中、171は加算
器、172は書込み開始アドレスレジスタ、17
3―0乃至173―3は読出し開始アドレスレジ
スタ、174はセレクタ、175は読出し開始ア
ドレス出力レジスタ、176は第6図の書込みア
ドレスレジスタ164―0乃至164―3のカウ
ントアツプを指示する制御レジスタである。
加算器171および書込み開始アドレスレジス
タ172は、アライン処理制御部からのアライン
処理済制御情報に基づいて、次のタイミングで発
生するARSの書込みアドレスを認識し、たとえ
ば1つの命令単位の処理が終了したとき、次の命
令の書込み開始アドレスを第6図の書込みアドレ
スレジスタ142―0乃至142―3に与える。
このアドレスは、同時に読出し開始アドレスレジ
スタ173―0乃至173―3の1つに移され、
命令ごとの読出し開始アドレスとして後で使用さ
れるために保持される。
タ172は、アライン処理制御部からのアライン
処理済制御情報に基づいて、次のタイミングで発
生するARSの書込みアドレスを認識し、たとえ
ば1つの命令単位の処理が終了したとき、次の命
令の書込み開始アドレスを第6図の書込みアドレ
スレジスタ142―0乃至142―3に与える。
このアドレスは、同時に読出し開始アドレスレジ
スタ173―0乃至173―3の1つに移され、
命令ごとの読出し開始アドレスとして後で使用さ
れるために保持される。
セレクタ174は、第6図のセレクタ165が
書込み済個数レジスタ164―0乃至164―3
のいずれか選択したものからアライン済データ個
数を読出すのと同期して、読出し開始アドレスレ
ジスタ173―0乃至173―3中の対応するも
のを選択し、その読出し開始アドレスを出力す
る。
書込み済個数レジスタ164―0乃至164―3
のいずれか選択したものからアライン済データ個
数を読出すのと同期して、読出し開始アドレスレ
ジスタ173―0乃至173―3中の対応するも
のを選択し、その読出し開始アドレスを出力す
る。
第9図は、アライン済情報蓄積部14のデータ
転送動作を一般的に制御するアルゴリズムの1例
についての状態遷移図である。図中、WAQは書
込み済個数レジスタ164―0乃至164―3に
保持されている命令の個数を示し、WABは書込
み中個数レジスタ163において処理中であるこ
とを示し、WASおよびWAEはそれぞれ前段のア
ライン処理部における命令のSTARTおよび
ENDを表わす信号であり、RAEは次段のVR書
込み処理部15における処理のENDを表わす信
号であり、*印は逆の信号を意味するものであ
る。
転送動作を一般的に制御するアルゴリズムの1例
についての状態遷移図である。図中、WAQは書
込み済個数レジスタ164―0乃至164―3に
保持されている命令の個数を示し、WABは書込
み中個数レジスタ163において処理中であるこ
とを示し、WASおよびWAEはそれぞれ前段のア
ライン処理部における命令のSTARTおよび
ENDを表わす信号であり、RAEは次段のVR書
込み処理部15における処理のENDを表わす信
号であり、*印は逆の信号を意味するものであ
る。
以上の本発明の説明は、ベクトル処理装置を実
施例として行われたが、縦続された複数の処理部
をもつ一般の処理装置において本発明は広く適用
できるものである。
施例として行われたが、縦続された複数の処理部
をもつ一般の処理装置において本発明は広く適用
できるものである。
本発明によれば、次段の情報処理部が空き状態
にならなくとも前段の情報処理部で次の処理を開
始することができる。そのため全体の処理速度が
高められ、さらに情報処理部を簡略化することに
よつて同一機能をもつた回路を複数個設けること
により実現できるため、回路の共通化設計がで
き、コストの低減が可能となる。
にならなくとも前段の情報処理部で次の処理を開
始することができる。そのため全体の処理速度が
高められ、さらに情報処理部を簡略化することに
よつて同一機能をもつた回路を複数個設けること
により実現できるため、回路の共通化設計がで
き、コストの低減が可能となる。
第1図は本発明の原理説明図、第2図は情報蓄
積部を介して転送される処理情報の状態例を示す
説明図、第3図は本発明の1実施例であるベクト
ル処理装置の全体構成図、第4図は第3図のアク
セスパイプラインを中心とする要部構成図、第5
図はアライン済情報蓄積部に対するベクトルデー
タの書込み・読出し制御機構の概要図、第6図は
アライン済情報蓄積部の詳細構成図、第7図はア
ライン済制御情報蓄積部の詳細構成図、第8図は
書込みアドレス保持部の詳細構成図、第9図はア
ライン済情報蓄積部のデータ転送制御の状態遷移
図である。 図中、4はベクトルレジスタVR、12はアラ
イン処理部、13はアライン処理制御部、14は
アライン済情報蓄積部、15はVR書込み処理
部、16はアライン済制御情報蓄積部、17は書
込みアドレス保持部、18はVR書込み制御部を
示す。
積部を介して転送される処理情報の状態例を示す
説明図、第3図は本発明の1実施例であるベクト
ル処理装置の全体構成図、第4図は第3図のアク
セスパイプラインを中心とする要部構成図、第5
図はアライン済情報蓄積部に対するベクトルデー
タの書込み・読出し制御機構の概要図、第6図は
アライン済情報蓄積部の詳細構成図、第7図はア
ライン済制御情報蓄積部の詳細構成図、第8図は
書込みアドレス保持部の詳細構成図、第9図はア
ライン済情報蓄積部のデータ転送制御の状態遷移
図である。 図中、4はベクトルレジスタVR、12はアラ
イン処理部、13はアライン処理制御部、14は
アライン済情報蓄積部、15はVR書込み処理
部、16はアライン済制御情報蓄積部、17は書
込みアドレス保持部、18はVR書込み制御部を
示す。
Claims (1)
- 1 複数の情報処理部が縦続結合されて多重処理
される情報処理装置において、ある情報処理部と
次段の情報処理部との間に、該次段の情報処理部
における処理に必要な制御情報を蓄積するそれぞ
れ1つないし複数個の第1および第2の制御情報
蓄積部を設け、該第1の制御情報蓄積部の少なく
とも1つはある情報処理部の処理が終わるごとに
処理された処理量を蓄積し、第2の制御情報蓄積
部のいずれかはある情報処理部で一連の処理が終
了した段階において上記第1の制御情報蓄積部の
情報を保持するようにし、第2の制御情報蓄積部
のうち少なくとも1つが有効な情報をもつている
場合には次段の情報処理部に対して、処理開始指
示を与え、第2の制御情報蓄積部の情報が全て無
効である場合には第1の制御情報蓄積部に情報が
蓄積されたことを認識することによつて次段の情
報処理部に対して処理開始指示を与えるようにし
たことを特徴とする情報処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59038415A JPS60181922A (ja) | 1984-02-29 | 1984-02-29 | 情報処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59038415A JPS60181922A (ja) | 1984-02-29 | 1984-02-29 | 情報処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60181922A JPS60181922A (ja) | 1985-09-17 |
JPH0210453B2 true JPH0210453B2 (ja) | 1990-03-08 |
Family
ID=12524670
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59038415A Granted JPS60181922A (ja) | 1984-02-29 | 1984-02-29 | 情報処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60181922A (ja) |
-
1984
- 1984-02-29 JP JP59038415A patent/JPS60181922A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS60181922A (ja) | 1985-09-17 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |