JPS6074038A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、情報処理装置が状況に応じて自身で自動的に
ハードウェア又はファームウェアの構造を慶更で虫るよ
うにカー）た情邦帆理＃習に団ｉｔ−スものである。

〔従来技術および問題点〕

従来、ひとつの計算機を設計する場合、機能拡張等は別
として、定められたハードウェアの構成ないし論理に従
って設計される。

従って、いろいろなプログラムを流した場合、そのプロ
グラムの内容により、性能が大きく変わる。特に、外部
メモリのアクセスの多い事務処理プログラムと、内部レ
ジスタを多く使用する科学技術用プログラムとでは、そ
の計算機の構造によシ性能の差が大きくでる。

汎用計算機では、どのようなプログラムに対しても性能
が上がることを目標とするが、設計上非常にむづかしく
なる。

以」二に対する対策として、構成制御によるシステムの
設定、０ＰＳＲ（Ｏｐｅｒｅａｔｉｏｎ　５ｔａｔｕｓ
　＆ｇｉｓｔｅｒ）Ｋよるハードウェア内部の論理変更
等があるが、前者はシステム設置時に決定されてしまい
、後者はおもにオペレータが０ＰＳＲを変更することに
より行なわれオペレータの負担を重くする□また両者と
もプログラムが変った時（ＴＳＳ等）に対する柔軟性は
まったくない。

〔発明の目的〕

本発明は以上の問題点を解決するために、３１９機自身
がソフトウェア、つまシ各種の命令の集合体に適するよ
うに、自動的にハードウェアないしファームウェアの構
造（構成ない（〜論理）を変更できるようにすることを
目的としている。

さらに、本発明を実施する背景としては、集積回路とし
てｖＬｓｔを使った設計に適しているということがあげ
られる。

ＶＬＳｉでは、内部のゲート数は飛躍的に増加するが、
外部とのインタフェースであるビンの数はそれに見合う
だけ増やせないということがある。

そこで、従来通りの役割をＶＬＳ＋で実現した場合、ゲ
ート数がかなシあまることにガる。そとで、あまったゲ
ートを有効利用することが考えられねばならない。本発
明ではゲート数はかなり使われるがピン数は１本ないし
数本増えるだけという利点がある。

例えば単純な１例として１つのＶＬＳ　ｒ内に２種の構
造を作っておき、外部からの信号で切換えるようにすれ
ば、ゲート数は約２倍となるが、ピン数は１本増えるだ
けで済む。

〔発明の構成〕

そして上記の目的を達成するため本発明の情報処理装置
は、情報処理装置において、ハードウェアないしファー
ムウェアの構成ないし論理を変更する構造変更機構、及
び該構造変更機構を制御する制御部を有し、上記制御部
を起動しその後情報処理装置におけるある特定の状態の
記録を開始するだめの特殊命令Ｘと上記記録を終了する
特殊命令Ｙを備えると共に、命令Ｘと命令Ｙとは同−又
は異なる命令としたことを特徴とするものである。

〔発明の実施例〕

以下、本発明を図面を参照しつつ説明する。

高速化を図る計算機においては、複数の命令及びその命
令で処理する複数の外部データをバッファリングしてお
き、演算器等の状態によシ、プログラム上後続する命令
が先行する命令よシ先に実行されることがある（命令の
追い越し）。

そのため、複数の命令及び外部データをそれぞれ命令保
持部、データ保持部に取り込んで命令の発信順序及びタ
イミングを制御する。

構成ないし論理を変更する機能の例として、最初に命令
保持部とデータ保持部の構成変更について説明する。

第１図は命令制御装置の従来例のブロック図、第２図は
第１図のフラグ制御回路のブロック図、第３図は本発明
の命令取込み回路の１実施例のブロック図、第４図は第
３図の信号３００が論理「１」のときの第３図の等価的
な構成を説明する図、第５図は第３図の信号３００が論
理「０」のときの第３図の等価的な構成を説明する図、
第６図は本発明のフラグ制御回路の要部の１実施例を示
す図である。

第１図において５ｉＲａないし乙Ｒ５けインストラクシ
ョン・レジスタ、ＡＲ，ないしＡＲ５はデータ・アドレ
ス・レジスタ、ＤＲＦはファースト・データ・レジスタ
、　ＤＲ８はセカンド・データ・レジスタ、ＣＬはクロ
ック、　ＳＥＬはセレクト信号、１０１は命令及びデー
タを伝送するバス線、１１０はインストラクション・レ
ジスタｔＲｏで処理するデータを示すアドレス信号、１
１１はＲＥＡＤアドレス信号、１１２け発信された命令
で処理されるデータの記憶場所を示すアドレス信号、１
２０は外部メモリや補助プロセッサなどの命令及びデー
タを送出する外部装置、１３０は命令取込み回路、１３
１はバッファ、１３２はフラグ制御回路、１４０は命令
発信回路、１４１と１４２はセレクタをそれぞれ示す。

第１図の従来例では、すべての命令に対しデータがふた
つ入力される場合を示す（ファーストデータ、セカンド
データ）。外部装置１２０からは、命令、ファーストデ
ータ、セカンドデータの順に情報が送られバッファ１３
１に保持される。バッファ１３１からは同様の順に情報
が取シ出され、順にクロックＣＬｏ　、ＣＬＤ　Ｆ　、
　ＣＬｏ　ｓのクロックがオンになり、命令はインスト
ラクション・レジスタｔＲ０へ、データはそれぞれデー
タ・レジスタＤ　Ｒｐ　＋ＤＲｓにセントされる。壕だ
クロックＣＬＯがオンに力るとき、フラグ制御回路１３
２では、データ・レジスタＤＲのアドレス（第１図では
Ｏないし３）のうちフラグがオフになっているもののう
ちのひとつを信号線１１０を通してアドレス・レジスタ
ＡＲ６にセットする。アドレス・レジスタＡＲｏの内容
はその後クロックＣＬＤＦ、ＣＬＤＳがオンになる時に
、それぞれデータ・レジスタＤＲｐ、ＤＲｓのＷＲＩＴ
Ｅアドレスとなる（信号線１１３）。

命令発信回路１４０では、インストラクション・レジス
タｔＲ８ないしＬＲ３のどれかがあくと、クロックＣＬ
、ないしＣＬ、のうちのひとつがオンになり、対応する
インストラクション・レジスタｉＲおよびアドレス・レ
ジスタＡＲにそれぞれｉ　ＴｔＯ、ＡＲＱの内容を取り
込む。また、演算装置、命令の前後関係などから発信す
べき命令を決定し、信号線Ｓ　Ｅ　Ｌによシ、インスト
ラクション・レジスタｔＲ３ないしｉＲ８のびとつをセ
レクトし、演算装置に命令を発信する。同時に、対応す
るアドレス・レジスタＡＲＩないしＡ　Ｒｓのひとつを
信号線１１２を通してフラグ制御回路１３２に送る。

フラグ制御回路１３２では、送られてきたアドレスを信
号線１１１を通してデータ・レジスタＤＲＦＩ、ＤＲｓ
に伝え、２つのデータを演算装置へ送る。

演算装置では、発信された命令及び２つのデータを受け
もって処理を行う。

第２図はフラグ制御回路の従来例のブロック図である。

第２図において、ＡはＡＮＤ回路、■はインバータ、０
はＯＲ回路、ＲＡＲはラッチ、２２２はデコーダ、２２
１はセレクト回路、２２０はエンコーダ、２３０ないし
２３３はセット／リセット・ラッチをそれぞれ示してい
る。デコーダ２２２は信号１１２をデコードして何のア
ドレスのフラグかを示すものであり、セレクト回路２２
１はフラグの状態から空いているアドレスを示すもので
ある。エンコーダ２２０はセレクトされたアドレス信号
をエンコードするものである。ラッチ２３０ないし２３
３のそれぞれは記憶場所０ガいし３のそれぞれと１対１
に対応しておシ、対応する記憶場所のデータが有効であ
るか否かを示す。例えばラッチ２３０がセントＪ５れて
いると、データ・レジスタＤＲｐおよびＤＲｓの記憶場
所Ｏのデータが有効であることを示す。

ラッチＲＡＲは信号１１２をラッチし、信号１１１とし
て第１図のデータ・レジスタＤＲｐおよびＤＲｓに送る
ものである。信号子ＳＥＴ’ＦＬＡＧは、第１図のクロ
ックがオンになる時にオンとなる信号であり、フラグを
セントするタイミングを決めるものである。信号子５Ｔ
ＡＲＴ　ｌＮ５ＴＲＵＣＴＩＯＮは、命令が発信される
時に命令発信制御回路から送られてくる信号であり、フ
ラグをリセットするタイミングを決めるものである。

次に第２図の動作について説明する。セレクト回路２２
１により、有効でないデータ（すでに演算装置へ送出さ
れたデータ）のアドレス（フラグはりセント状態）をセ
レクトし、（値の小さいもの全優先）、エンコーダ２２
０でコード化した後信号１１０として第１図のアドレス
・レジスタＡＲＯに伝える。捷だクロックＣＬｏがオン
になりアドレス・レジスタＡＲＯにセットされると同時
に、対応するアドレスのフラグをＳＥＴする。

命令発信回路１４０で命令が発信されると、信号＋Ｓ’
ｌ”ＡＲＴ　ｌＮ５ＴＲ，ＵＣＴＩＯＮと共にアドレス
信号１１２が送られ、対応するフラグをリセットする。

またアドレス信号はラッチＲＡＲにラッチされ、ＲＥＡ
Ｄアドレス信号１１１として第１図のデータ・レジスタ
Ｄ　Ｒｐ　＋　Ｄ　Ｒｓに送られ、発信された命令で処
理すべきデータが読み出され演算装置に送られる。

まだ以上とは別に、すべてのフラグがセット状態になる
と、ＡＬＬ　ＢＵＳＹ信号がオンになり、第１図の命令
取込み回路１３０を制御する制御部（図示せず）に送ら
れ、それ以上命令がインストラクション・レジスタｔＲ
ｏに取シ込まれるのを防ぐ。

第３図ないし第６図に示される装置は、インストラクシ
ョン・レジスタやデータ・レジスタのような複数の情報
保持部を持った装置において、それらの容量のバランス
を変更するものである。第１図の装置ではインストラク
ション・レジスタの数とデータ・レジスタの数は同じで
ある。ところが、実際の命令では外部データを使わない
ものも多く（例えば内部レジスタのみをオペランドとす
る命令）ソフトウェアによって必要なデータ・レジスタ
の個数は異なる。第３図ないし第６図の装置は、補助情
報保持部を設け、これをインストラクション・レジスタ
としてもデータ・レジスタとしても使用できるようにし
たものである。

第３図は本発明の命令取込み回路のＪ実施例のブロック
図である。第３図において、　ＳＲＦとＳｌ’（ｓは補
助情報保持部、３００は構造変更信号、３２０ないし３
２３はセレクタ、３２４はデコーダ、３２５と３２６は
セレクタをそれぞれ示している。

第３図においては、データ・レジスタＤＲｐ　、　ＤＲ
ｓは３段としである。構造変更信号３００が論理「１」
の場合には第３図の命令取込み回路は等価的に第４図に
示されるようになり、構造変更信号３００が論理「０」
の場合には第３図の命令取込み回路は等価的に第５図に
示されるようになる。これらの構造変更はセレクタ３２
０ないし３２３の動作に基づく。第４図では、インスト
１ラクシヨン・レジスタｔＲｏとアドレス・レジスタＡ
ＲＯを２段にする構成となっているが、命令発信回路１
４０内のインストラクション・レジスタを増してもよい
。この場合は、インストラクション・レジスタＬＲＩな
いしｔＲ２およびアドレス・レジスタＡＲ，ないしＡＲ
４の構成となる。デコーダ３２４は、アドレス・レジス
タＡｌ（。

の内容が数値″３″の場合には信号３２８を出力し、０
″ないし２”の場合には信号３２７を出力する。

第３図の構成にしたときには、第１図のフラグ制御回路
１３２も変更しなくてはならない。第６図はフラグ制御
回路の機能変更部分のみを示す。第６図において、構造
変更信号が論理「１」のときにはＯＲ回路６４０の出力
が常に論理「０」となシ、第２図のラッチ２３０ないし
２３２がセント状態、即ちデータ・レジスタが３個つま
ったことによシ、信号子ＡＬＬ　ＢＵＳＹ信号が論理「
１」となる。

次に、メモリ・アクセス制御装置の制御変更について第
７図ないし第１０図を参照しつつ説明する。

複数のデータ（ベクトル・データ）を高速に処理する計
算機においては、演算命令等を実行するＫあたシなるべ
く主メモリ（以後ＭＥＭと記す）を使わずベクトル・レ
ジスタ（内部レジスタ）りけで処理することが望まれる
。ベクトル・レジスタはひとつ又は複数個のエレメント
よりなり、各エレメントにひとつひとつのデータが保持
されて、一般にはエレメントｏから順番に処理され、結
果が他のベクトル・レジスタに書込まれる。上記の目的
のためにはベクトル・レジスタの数が多い程よい。この
複数のベクトル・レジスタの集合をレジスタ群と呼ぶ。

しかし、ベクトル・レジスタ群の容量の制限あるいはソ
フトウェアの性質等により主メモリとベクトル・レジス
タ群との間のデータ転送はある頻度でかならず存在する
。

第７図ないし第１０図は上記データ転送を行うアクセス
・パイプラインを複数設けたメモリ・アクセス制御装置
において、データ転送を効率よく制御する方式を説明す
るものである。

第７図はベクトル・データを高速処理する情報処理装置
の概要を示す図、第８図はベクトル・レジスタ群の構成
を示す図、第９図はバンク・タイミンクを説明する図、
第１０図はメモリ・アクセス制御装置の１実施例のブロ
ック図である。

第７図において、ＭＥＭは主メモリ、ＳＵはスカシ処理
装置、ＭＣＵはメモリ制御装置、ＣＨＰはチャネル装置
、ＶＳＵはメモリ・アクセス制御装置、ＶＩＵは命令制
御装置、ＶＬＲはベクトル長レジスタ、ＶＥＵは演算装
置、ＶＲＧはベクトル・レジスタ群、ＶＵはベクトル処
理装置をそれぞれ示している０メモリ制御装置ＭＣＵは
、他の装置と主メモリＭＥＭとの間のデータ転送を制御
するものであり、スカシ処理装置ｓＵはスカシ・データ
（ベクトル・データに対するもので、エレメントが１個
のもの）を処理するものである。ベクトル・データ処理
装置ＶＵはベクトル・データを高速処理するものであシ
、演算装置ＶＥＵはベクトル・レジスタをオペランドと
して各種演算命令を実行するものである。命令制御装置
ＶＩＵは、メモリ・アクセス制御装置ＶＳＵや演算装置
ＶＥＵに対する命令発信を制御するものである。

ベクトル長レジスタＶＬＲには、ベクトル長がセットさ
れる。ベクトル長は有効なエレメント数を示し、メモリ
・アクセス制御装［ＶＳＵはベクトル長で示された数の
エレメント・データを主メモリＭＥＭとベクトル・レジ
スタ群Ｖ　ＲＧの間で転送し、また、演算装置ＶＥＵは
ベクトル長で示された個数のエレメント・データを同一
の命令で処理する。

第８図はベクトル・レジスタ群Ｖ　ＲＧの１例を示すも
のである。ベクトル・レジスタ群Ｖ　、１１　Ｇは、ア
クセス・タイムが１τ（ＶＵのクロック・ザイクル）以
下のＲＡＭで構成され、８インタリーブとされている。

各ベクトル・レジスタＶ　Ｒのエレメント数は、説明を
簡単のだめ８個を基本とする。

実際のエレメント数は可変であり、ベクトル長によって
与えられる。ベクトル・レジスタＶ　Ｒの個数は２５６
個であり、８ビツトのＶＲアドレスで指定される。エレ
メントの割付けは、ベクトル・レジスタ群が１個の場合
、ニレメントルに対してバンクルを割付ける。

ベクトル命令語は下記に示すように、命令の種類を示す
ＯＰコード（Ｏｐｅｒａｔｉｏｎ　Ｃｏｄｅ）部並びに
３個のベクトル・データのオペランドを示すＲ８部、Ｒ
７部およびＲ５部より成る。

なお、各フィードは１バイトの大きさをもつ。一般にｓ
　ＲＩとＲ２で示されるベクトル・レジスタのベクトル
・データに対して、各同一番号のエレメントごとにＯＰ
コードで示される演算を実行し、ＲＩで示されるベクト
ル・レジスタの同一番号のエレメントに結果を書き込む
。

第１０図はメモリ・アクセス制御装置の構成を示す図で
ある。第１０図において、１００ＯＡと１０００Ｂはア
クセス・パイプライン、１’００１Ａと１００１Ｂはフ
ェッチ・データ・レジスタ、１００２Ａと１００２Ｂは
ストア・データ・レジスタ、１００３Ａと１００３Ｂは
アライン回路、１００４Ａと１００４Ｂはアライン・レ
ジスタ・スタック、１００５Ａと１００５Ｂはゲート論
理回路、ｌ０ＩＯＡとｌ０ＩＯＢは双方向バス、１０３
０は構造変更信号を示す。

アクセス・パイプライン１００ＯＡの動作を説明する。

なお、アクセス・パイプライン１００ＯＢの動作は、１
００ＯＡと同じである。データ・フェッチの場合、双方
向バスｌ０ＩＯＡを介してメモリ制御装置ＭＣＵから４
エレメント分のデータが送られ、アライン回路１００３
Ａに入り、アライン回路１００３Ａによって正しいエレ
メント順に並べ換えられ、アライン・レジスタ・スタッ
ク１００４Ａに保持される。アライン・レジスタ・スタ
ック１００４Ａに保持されたエレメント・データはＦＬ
Ｆｏ（ファーストイン・ファーストアウト）式に取り出
されて、バンク・タイムが取れた時に１エレメントずつ
ベクトル・レジスタに書込壕れる。データ・ストアの場
合、バンク・タイムが取れた時に、１エレメントずつベ
クトル・レジスタから読み出ばれ、アライン・レジスタ
・スタック１００４Ａ、に保持される。アライン・レジ
スタ・スタック１００４Ａに保持されたエレメント・デ
ータはＦｉＦｏ式に取り出され、アライン回路１００３
Ａｌ／Ｃよってアドレス順に並べ換えられてストア・デ
ータ・レジスタ１００２Ａに入シ、双方向バスｌ０ＩＯ
Ａを介してメモリ制御装置ＭＣＵに送られる。この基本
動作は、アクセス・パイプライン１００ＯＡ、１００Ｏ
Ｂとも構造変更信号１０３０の値にか＼わらず、変らな
い。ゲート論理回路１００５Ａは、入力データを出力側
に伝えるか否かを制御するゲート群より成り、構造変更
信号１０３０の値が論理「Ｏ」のときはゲートが閉じ、
論理「１」のときはゲートを開く。構造変更信号１０３
０が論理「０」のときを１パイプ・モード、論理「１」
のときを２ノくイブ・モードと呼ぶことにする。

第９図はバンク・タイミングを説明する図である。バン
ク・タイミングとは、ベクトル・レジスタの最初のエレ
メント（エレメント０）をアクセスするタイミングを各
アクセス源（アクセス・）くイブラインや演算器）ごと
に規定するものであり、Ｋ％Ｅ７、Ｒ３、Ｒ３、Ｌ、Ｆ
、、Ｆｌ、Ｆ、の８つのタイミングがサイクリックに回
っている。ＫとＬとはアクセス・パイプライン用であυ
、Ｅ、とＦｌ、Ｅ２トＦ７、Ｒ３とＲ８は演算器用であ
る。Ｅ、とＦ１％Ｅ２とＦｌ、ＥｓとＦ、では、それぞ
れ命令語のＲ，部、Ｒ２部、Ｒ１部で指定されるベクト
ル・レジスタをアクセスする。なお、２パイプ・そ−ド
の場合、バンク・タイミングにはアクセス・パイプライ
ン１００ＯＡに割き１てられ、バンク・タイミングＬは
アクセス・パイプライン１００ＯＢに割当てられている
が、■パイプ・モードの場合、バンク・タイミングには
アクセス・パイプライン１００ＯＡと１００ＯＢに割当
てられ、バンク・タイミングＬもアクセス・パイプライ
ン１００ＯＡと１００ＯＢに割呵トれる。

１パイプ・モードの場合、アライン・レジスタ・スタッ
ク１００４Ａはベクトル・レジスタ群ＶＲ，Ｇのバンク
Ｏないし３のみど接続され、アライン・レジスタ・スタ
ック１００４１１−Ｉ、ベクトル・レジスタ群ＶＲＧの
バンク４ないし７のみと接続される。

こ＼で、アクセス・パイプライン１００ＯＡと１０００
Ｂは同一命令を同時に実行する。即ち、第９図において
、アクセス・バイグライン１０００Ａと１０００Ｂは共
に１（又はＬのタイミングで同時にベクトル・レジスタ
のアクセスを開始する。たビし、アクセス・パイプライ
ン１００ＯＡはエレメント０ないし３を、アクセス・パ
イプライン１００ＯＢはエレメント４ないし７をベクト
ル・レジスタにＷＲＩＴＥ又はベクトル・レジスタから
ＲＥＡＤする。

２パイプ・モードの場合、アライン・レジスタ・スタッ
ク１００４Ａ１１００４Ｂは共にベクトル・レジスタ群
のバンク０ないし７と接続される。このモードの場合、
第９図の実線で示すように、アクセス・パイプライン１
００ＯＡと１００ＯＢの）（ンク・タイムが異っている
ため、ベクトル・レジスタ群ＶＲＧの１個のバンクに注
目すると、アクセス・パイプライン１００ＯＡと１００
ＯＢが同時に１個のバンクをアクセスすることはない。

従って、アクセス・パイプライン１００ＯＡと１００Ｏ
Ｂは独立に動作可能とな巾、同時に２命令の実行を行い
得る。

１パイプモードでは、１命令しか実行できないが、ベク
トル・レジスタをエレメントＮ　Ｏ＋＋から”７″まで
アクセスするのに４τで済む。２）（イブ・モードでは
、同時に２命令実行できるが、ベクトル・レジスタをエ
レメント″０”から”　７　”　ｔでアクセスするのに
８τかかる。

従って、メモリ・アクセス命令の頻度が多い場合、２パ
イプ・モードの方が同時に２命令実行でき有利であり、
メモリ・アクセス命令の頻度が少ない場合は、１パイプ
・モードの方がデータ転送量が２倍になるので有利であ
る。

第１１図は本発明における構成ないし論理を変更する機
構を制御する構造変更制御部の１実施例のブロック図で
ある。この笑施例は、命令タイプを記録し、その結果に
より構成変更を指示するものであり、以下の事項を前提
としている。

（イ）　第３図の命令取込み回路の構成を制御する。

（ロ）　命令タイプとして外部データを使用する命令（
以下ＥＤ命令と記す）の取込み回数を記録する。

（ハ）命令ＸとＹとして同一の既存命令（１，ＶＬ命令
）を用いる。ＶＬＶＬ命令とは第７図の命令制御装置Ｖ
ＩＵ内にあるベクトル長レジスタＶＬＲの値をセットす
る命令である。

この命令の前後で、処理すべきベクトル・データのエレ
メント数が変わるので、命令タイプを記録する区切りと
して適当であると考えられる。

に）上記ＸとＹによって定まる期間、第３図のインスト
ラクション・レジスタｔＲｏに投入された命令の回数す
なわちクロックＣＬ、がオンになった回数ルとＥＤ命令
の回数Ｘを計数する０ （ホ）　命令Ｙ終了後−があらかじめ定められた数−以
上であったなら、第３図の構成を第５図になるようにす
る。

（へ）　命令Ｙが来る以前にｎがオーバフローしたら、
その時点でマとての値を比較し、その結果によって命令
Ｙ終了後に第３図の構成を変更する。

第１１図において、１１１０はデコーダ、１１１１と１
１１２はデコーダ１１１０の出力信号線、１１２０はＡ
ＮＤ回路、１１２１と１１２２はＡＮＤ回路、１１２３
はＲＳラッチ（セット／リセット・ラッチ）、１１２４
はＡＮＤ回路、１１２５はＡＮＤ回路の出力信号線、１
１２６はＡＮＤ回路１１２２の出力信号線、１１３０は
カウンタ、１１３１はカウンタ１１３０の出力信号線、
１１４０はカウンタ、　１１４１はカウンタ１１４０の
出力信号線、１１４２はコンベア回路、１１４３は値Ｎ
を保持するレジスタ、　１１４４はコンベア回路１１４
２の出力信号線、１１５０はデバイダ（除算器）、１１
５１は信号線、１１５２は１／Ｃを保持するレジスタ、
１１５３はレジスタ１１５２の出力信号線、１１６０は
コンベア回路、１１６１はコンベア回路１１６０の出力
信号線、１１６２はＡ、　Ｎ　Ｄ回路、１１７０はシリ
アライズ制御部、１１７１はシリアライズ制御部の出力
信号線、１１８０はセット優先の１’（Ｓラッチをそれ
ぞれ示している。デコーダ１１１０ば、送られて来た命
令がＥＤであれば信号線１１１１上に論理「１」の信号
を出力し、ＶＬＶＬであれば信号線１１１２上に論理「
１」の信号を出力する。

信号線１１１１上の信号が論理「１」でクロックＣＬ。

がオンとなると、ＡＮＤ回路１１２０は論理「１」を出
力する。カウンタ１１３０は、ＡＮＤ回路１１２０の出
力が論理「１」になる度に値Ｘを＋１する。

また、信号線１１７１の信号が論理「１」になると、カ
ウンタ１１３０の値Ｘは零になる。ＡＮＤ回路１１２１
は、信号線１１１２の信号が論理「１」であること、ク
ロックＣＬｏがあること、及びＲＳラッチ１１２３がリ
セットされていることを条件として、論理「１」を出力
する。ＡＮＤ回路１１２２は、信号線１１１２の信号が
論理「１」であること、クロックＣＬＯがオンであるこ
と及びＲＳラッチ１１２３がセットされていることを条
件として、論理「工」を出力する。ＲＳラッチ１１２３
は、ＡＮＤ回路１１２１が論理「１」を出力した時にセ
ットされ、ＡＮＤ回路１１２２が論理「１」を出力した
時にリセットされる。ＡＮＤ回路１１２４は、ＲＳラッ
チ１１２３がセットされていること及び信号線１１４４
の信号が論理「１」であることを条件として、信号線１
１２５に論理「１」の信号を出力する。信号１１１１２
５の信号が論理「１」に々ると、カウンタ１１３０およ
び１１４０は、カウント・アップ可能状態となる。カウ
ンタ１１４０は、クロックＣＬｏをカウントするもので
ある。信号線１１７１の信号が論理「１」になると、カ
ウンタ１１４０の値ｎは零になる。コンベア回路１１４
２は、カウンタ１１４０の値ルとレジスタ１１４３の値
Ｎとを比較し、ｎ　＝　Ｎになると、信号線１１４４上
の信号を論理「０」にする。デバイダ１１５０は、ｘ／
ｎを算出するものである。コンベア回路１１６０は、ｘ
／ｎと１／Ｃとを比較し１．ｚＨ／ｎ≦１／Ｃのときは
、信号線１１６１上の信号を論理「１」とする。セット
優先の１？、　Ｓラッチ１１８０は、信号線１１７１の
信号が論理「１」になった時のみ変化し、このとき信号
線１１６１の信号が論理「０」であればリセットされ、
信号？ｆ９１１６１の信号が論理「１」であればセット
される。シリアライズ制御部１１７０は、信号線１１２
６の信号が論理「１」になると起動され、命令制御装置
Ｐｔ、内のインストラクション・レジスタに保持されて
いる全命令が終了するまで後続命令の実行を禁止しくク
ロックＣＩ、をオンにしない）全てのインストラクショ
ン・レジスタが空きになると、信号線１１７１の信号を
論理「１」とする。このような処理を命令のシリアライ
ズと呼ぶ。

次に全体の動作について説明する。ＲＳラッチ１１２３
がリセットされているときには動作しない。

この状態のときに、ＶＬＶＬ命令が来ると、信号線ＩＪ
１２の信号が論理「１」となり、クロックＣＬ。

がオンとなると、ＡＮＤ回路１１２１は論理「１」を出
力し、これによりＲ，Ｓラッチ１１２３はセットさ７’
Ｌる０この時点では、カウンタ１１３ｏと１１４０の値
は共に零になっており、ＡＮＤ回路１１２４の出力信夛
線１１２５の信号が論理「Ｊ」となり、カウンタ１１３
０と１１４０のカウント・アップが始まる。

ＥＤ命令が送られて来てクロックＣＬＯがオンになると
、カウンタ１１３ｏのイ直Ｘは＋１される。ｔ：た、ど
んな命令が送られて来てもクロックＣＬｏがオンになる
と、カウンタ１１４０の値几は＋１される。値、Ｔけ信
号線１１３１を介してデバイダ１１５゜に送られ、値ｎ
は信号線１１４１．を介してデバイダ１１５０に送られ
る。デバイダニ１５０はＸ／ルを算出し、これをコンベ
ア回路１１６ｏに送る。コンベア回路１１６０は、ｘ／
ｎと１／Ｃとを比較する。ｘ／ｎ≦１／Ｃであると、信
号線１１６１の信閃は論理ｌ’ｌ！　ｒ’ｌＪとなる。

ＲＳラッチ１１２３がセット状態にあるときは以上の動
作が続く。そして、途中でＶ　ｉ、Ｖ　Ｉ、命令が送ら
れて来ると、信号線１１１２の信号が論理「１」となり
、クロックＣＬＱがオンとなる。これにより、ＡＮＤ回
路１１２２の出力は論理「１」となって、ＲＳクリップ
・フロップ１１２３がリセットされる。ＲＳフリップ・
フロップ１１２３がリセットされると、信号細工１２５
の信号が論理ｆ−ＯＪとなり、カウンタ１１３０．１１
４ｏのカウント・アップが禁止される。また、ＡＮＤ回
路１１２２が論理「１」を出力すると、シリアライズ制
御部１１７゜が起動され、シリアライズ処理が終ると、
信号線１１７１の信号が論理「１」となる。このとき、
信号線１１６１の信号の値が論理ｒｌＪであると、ＲＳ
ラッチ１１８０がセットされて信号ｍ　３００上の信号
は論理「１」となり、信号線１１６１の信号の値が論理
「０」であると、ＲＳラッチ１１８ｏがリセットされて
信号線３００の信号が論理ｒＯＪとなる□つまり、ＥＤ
命令の比率が小さいとき（ｘ／ｎ≦１／Ｃ）は第３図の
命令取込み回路は第４図の構成となシ、ＥＤ命令の比率
が大きいとき（ｘ／ル＞１／Ｃ）は第３図の命令取込み
回路は第５図の構成となる。

以上はカウンタ１１４０がオーバフロー（ｎ≧Ｎ）しな
かった場合の動作であるが、ＶＬＶＬ命令の間隔が大き
い（Ｎ以上）であると、ＲＳフリップ・フロップ１１２
３がリセットされる前にｎ　＝Ｎとなが論理「０」にａ
ｂ、これにより信号線１１２５の信号が論理「１」とな
って、カウンタ１１３０．１１４０のカウント・アップ
が禁止され、信号線１１３１の信号が示す値ｘ１信号線
１１４１の信号の示す値ル、及び信号線１１６１の信号
の論理値はその時点での値で維持され、次のＶＬＶＬ命
令が来た時に上述したような動作によりＲＳラッチ１１
８０がセクト又はリセットされる。Ｃの値およびＮの値
は、固定としてもよいし、オペレータ或はプログラムに
よって変えられるようにしてもよい。

以上の説明においては、信号線１１１２の信号をＡＮＤ
回路１１２１と１１２２に入力し、ＶＬＶＬ命令が送ら
れて来た時に信号線１１１２上の信号をオンとしている
が、ＡＮＤ回路１１２２に信号線１１１２の代りに別の
信号線１１１２’の信号を入力させ、この信号線１１１
２！の信号を別の命令がバッファ１３１から読出されイ
ンストラクション・レジスタＬ１（。

にセットされるときにオンとなるようにしてもよい。ま
た、信号線１１１２上の信号をＶＬＶＬ命令とは別の命
令がバッファ１３１から読出されるインストラクション
・レジスタｔＲｏにセットされるときにオンになるよう
にしてもよい。

第１２図は構造変更制御部の他の実施例のブロック図で
ある。この実施例はハードウェアの使用状況によシ論理
変更を指示するものであって、次の事項を前提としてい
る。

（イ）　第１０図のメモリ・アクセス制ｆｉ１１装置Ｖ
ＳＵを制御する。

（ロ）ハードウェアの使用状況として第１０図のアライ
／・レジスタ・スタック１００４Ｂのうち実際使われて
いるレジスタの個数ｒを用いる１、 （ハ）　命令Ｘ１Ｙとしてそれぞれ新たな命令を用意す
る。

に）　上記ＸとＹによって定まる期間、γが現在のハー
ドウェア構造によって定められた値Ｒ１またはＲ６以上
となった回数Ｘと、クロックＣＬ。

がオンになった回数ルを計数する。

（ホ）命令Ｙ終了後ｘ／ｎがあらかじめ定められた数１
７Ｃ以上であったなら、第１０図のメモリ・アクセス制
御装置ＶＳＵの論理を２パイプ・モードとする。

第１２図において、１２１０はデコーダ、１２１１と１
２１２はデコーダの出力信号線、１２２１と１２２２は
ＡＮＤ回路、１２２３はＲＳラッチ、１２２４は、００
回路、１２２５はＲＳラッチ、１２２７はＯＲ回路、１
２２８はＡＮＤ回路、１２２９はＡＮＤ回路１２２８の
出力信号線、１２３０はカウンタ、１２３１はカウンタ
１２３０の出力信号線、１２３２はＯＲ回路、１２４０
はカウンタ、１２４１はカウンタ１２４０の出力信号線
、１２４２はコンベア回路、１２４３は値Ｎを保持する
レジスタ、１２５０はデバイダ、１２５１はデバイダ１
２５０の出力信号線、１２６０はコン〈子回路１２６０
の出力信号線、１２５２は値１／Ｃ’を保持するレジス
タ、１２５３は信号線、１２６２はＡＮＤ回路、１２７
０はシリアライズ制御部、１２７１は信号線、１２７２
と１２７３はＡ’ＮＤ回路、１２７４ｉｄ：０１１回路
、１２８０はセット優先のＲＳラッチ、１２８２と１２
８３はＲＳラッチ１２８０の出力信号線、１２９０は値
Ｒ１を保持するレジスタ、１２９１はＲ２を保持するレ
ジスタ、１２９３ないし１２９５は信号線、１２９６と
１２９７Ｕ判定回路、１２９８と１２９９はＡＮＤ回路
をそれぜれ示している。

デコーダ１２２１は、バッファ１３１から送られて来た
命令がＸであれば信号線１２１１に論理「】」の信号を
出力し、バッファ１３１から送られて来た命令がＹ″′
ｃあれば信号線１２１２に論理「１」の信号を出力する
。ＲＳフリップ・フロップ１２２３は、ＡＮＤ回路１２
２１が論理「１」を出力するとセットされ、ＡＮＤ回路
１２２２が論理「ＪＪを出力するとリセットされる。Ａ
ＮＤ回路１２２４は、ＲＳラッチ１２２３がセット状態
にあること及び信号線１２４４の信号が論理「１」であ
ることを条件として、論理「１」を出力する。ＲＳフリ
ップ・フロップ１２２５は、ＡＮＤ回路１２２４が論理
「１」を出力したときにセットされ、信号線１２７１の
信号が論理「１」となった時にリセットされる。ＯＲ回
路１２２６には、ＡＮＤ回路１２２４の出力と信号零に
なる。ＯＲ回路１２２７には、ＲＳラッチ１２２３のＤ
出力とＲＳラッチ１２２５のＤ出力とが入力されている
。Ａ、　Ｎ　Ｄ回路１２２８には、ＯＲ回路１２２７の
出力とＡＮＤ回路１２７２の反転出力とが入力されてお
り、ＡＮＤ回路１２２８の出力が論理「１」となると、
カウンタ１２３０および１２４０はカウント・アップ可
能状態となる。カウンタ１２３０は、ＯＲ回路１２３２
が論理「１」を出力する回数をカウントするものである
。カウンタ１２３０の値Ｘは信号線１２３１を介してデ
バイダ１２５０に送られる。

カウンタ１２４０は、クロックＣＬｏではなく、マシン
・サイクルのクロックをカウントするものである。カウ
ンタ１２４０の値ｎは信号線１２４１を介してデバイダ
１２５０に送られる。コンベア回路工２４２は、値ルと
値Ｎとを比較し、ｎ、　＝　ｌ’Ｊになった時に論理「
１」の信号を信号線１２４４上に出力する。

デバイダ１２５０はｘ／ｎを算出するものである。コン
ベア回路１２６０は、ｘ／ｎと１式とを比較し、ｘ／ｎ
≦１／Ｃであれば論理「１」を出力し、ｘ／ｎ、　＞　
１／Ｃ力すると起動され、シリアライズ処理が終了する
と信号線１２７１上に論理「１」の信号を出力する。

ＡＮＤ回路１２７２には、信号線１２４４（ＩＤ信号と
ＲＳラッチ１２２３のＤ出力とが入力される。ＡＮＤ回
路１２７３には、ＲＳラッチ１２２５のＤ出力とＡＮＤ
回路１２２２の出力が入力される。ＯＲ回路１２７４に
は、ＡＮＤ回路１２７２の出力とＡＮＤ回路１２７３の
出力が入力される。ＲＳラッチ１２８ｏの状態は、信号
線１２７１の信号が論理「１」になった時に変化し、こ
の時点で信号線１２６１の信号が論理「１」であればセ
ットされ、信号線１２６１の信号が論理「０」であれば
りセントされる。信号１０３０が論理「０」であれば１
パイプ・モード、論理ｒｌＪであれば２パイプ・モード
である。即ち、信号線１２８２の信号が論理「１」であ
れば１パイプ・モード、信号線１２８３の信号が論理「
１」であれば２パイプ・モードである。信号線１２９５
は第１０図のアライン・レジスタ・スタック１００４Ｂ
のうち実際に使用されているレジスタの個数γを伝える
ものである。個数γは第１０図を制御する論理部（図示
せず）から送られ、例えばアライン・レジスタ・スタッ
クのＷＲＩＴＥアドレスとＲＥＡＤアドレスとの差を用
いる。レジスタ１２９０は値Ｒ，を保持するレジスタで
あシ、レジスタ１２９１は値Ｒ２を保持するレジスタで
ある。判定回路１２９６は、γ２Ｒ１のとき論理「１」
を出力し、判定回路１２９７は、γ２　Ｒ２のとき論理
「１」を出力する。ＡＮＤ回路１２９８は、１パイプ・
モードのとき有効ににカ、ＡＮＤ回路１２９９は２バイ
ブ・モードのとき有効になる。

次に第１２図の動作について説明する。イニシャルの状
態では第１２図の実施例は動作しない。

この状態のときＫＸ命令が来ると、ＲＳラッチ１２２３
がセットされる。ＲＳラッチ１２２３がセットされると
、カウンタ１２３０の値Ｘおよびカウンタ１２４０の値
ルは零になると共に、カウンタ１２３０と１２４０はカ
ウント・アップ可能状態となる。

現在１パイプ・モードで動作中のときはＡＮＤ−路１２
９８が有効と々る。この状態では、判定回Ｊｉｚ９ａに
よってγとＲ１とが比較され、γ４Ｒ，であるとカウン
タ１２３０の値Ｘが＋１される。２バイブ・モードの場
合にはＡＮＤ回路１２９９が有効になっている。この状
態の下では、判定回路１２９７によって、γとＲ３と比
較され、γ’４　Ｒ２であると、カウンタエ２３０の値
Ｘが＋１される。

ところで、第１１図の実施例では、カウンタ１１４０が
オーバフローするとそれ以上のカウント・アップを止め
ていたが、第１２図の実施例では、オーバフローすると
、カウンタ１２３０と１２４０（＜両方とも零にセット
し、そこからＮサイクル分カウントしていく。途中でＹ
命令が来ると、その後にカウンタ１２４０の値ルがＮに
なった時点における信号線１２６１の値によシＲ８ラッ
チ１２８０の値を定める。これを第１２図の回路で詳し
く説明する。Ｙ命令が来る前にル＝Ｎとなると、信号線
１２４４の信号は論理「１」になる。この時点ではＲＳ
ラッチ１２２３はセット状態であるので、ＡＮＤ回路１
２２４は論理「１」を出力し、ＲＳラッチ１２２５がセ
ットされる。また、同時にＯＲ回路１２２６の出力は論
理「１」となシ、カウンタ１２３０の値Ｘとカウンタ１
２４０の値ルは零になる。それ以後は通常のカウント・
アップをして行く。

これが繰勺返されて行くが、途中でＹ命令が来ると、Ｒ
Ｓラッチ１２２３はリセット状態となる。

ところがラッチ１２２５はセット状態のま＼であシ、通
常のカウント・アップを続けていく。そして、ｎ　＝　
Ｎになると、信号線１２４４の信号が論理「１」となり
、ＡＮＤ回路１２７２の出力は論理ｒｌＪとなる。ＡＮ
Ｄ回路１２７２の出力が論理「１」になると、カウンタ
１２３０と１２４０のカウント・アップが禁止されると
共に、シリアライズ制御部１２７０が起動される。シリ
アライズ処理が終了すると、信号線１２７１の信号が論
理「１」となり、信号線１２６１の値によってＲＳラッ
チ１２８０の状態が決定される。また、カウンタ１２３
０と１２４０が零セットされ、ＲＳラッチ１２２５もリ
セットされ、初期状態に戻る。

第１２図の実施例では、新たな命令Ｘ、Ｙを用意してい
るが、これらの命令を第１２図の回路の＼ る。

図には詳細は示さないが、例えば命令Ｘである２つのレ
ジスタを指定し、その出力を１２９３．１２９４に伝え
ることによ’）　Ｒ１、Ｒ２の値をセットすることがで
きる。もちろん１１％　Ｒ２の値を直接命令Ｘのコード
の中に含めておきその値を直接１２９３．１２９４に伝
えてもよい。ＮやＣについても同様である。

また、第１２図の実施例では、命令ＸとＹとして両方と
も新規な命令としているが、倒れか一方のみを新規な命
令としてもよい。さらに命令Ｘと命令Ｙは同一命令とし
てもよく或は異ガる命令としてもよい。

第１３図および第１４図は情報処理装置の状態に応じて
ファームウェアにおける論理を変更する本発明の詳細な
説明するものである。

第１３図はマイクロプログラムの例を示す。このマイク
ロプログラムは、第１０図のメモリ・アクセス制御装置
ＶＳＵを制御するものであり、第１３図（イ）ｄ、１パ
イプ・モードの場合にストア命令を実行するためのマイ
クロプログラム、第１３図（ロ）は２パイプ・モードの
場合にストア命令を実行する場合のマイクロプログラム
を示している。１パイプ・モードの場合には、第１３図
（イ）のマイクロプログラムが制御記憶Ｃ８に格納され
、２パイプ・モードの場合には第１３図（ロ）のマイク
ロプログラムが制御記憶Ｃ８に格納される。第１３図に
おいて、ル、α、ｈなどは制御記憶ｃｓの番地を示す。

第１３図の各マイクロ命令は下記のような処理を行うた
めのものでちる。

ＨＫ アクセス・パイプライン１００ＯＡ、１００ＯＢのうち
現時点で空いているパイプラインを選択する。

ＲＶＲＬ ベクトル・レジスタ群ＶＲＧのバンク０ないし３をＲＥ
ＡＤ　Ｌ、アライン・レジスタ・スタックに入る。

ＲＶＲＨ ベクトル・レジスフ集合体Ｖｌ（Ｇのバンク４方いし７
をＲＥＡＤＩ、、アライン・レジスタ・スタックに入れ
る。

ＡＬＧＮＡ アクセス・パイプライン１００ＯＡのアライン回路１０
０３Ａを動作させる。

ＡＬＧＮＢ アクセス・パイプライン１００ＯＢのアライン回路１０
０３Ｂを動作させる。

ＴＭＣＵＡ アクセス・パイプライン１００ＯＡのアライン回路１０
０３Ａからの出力をメモリ制御装置ＭＣＵに送る。

ＭＣＵＢ アクセス・パイプライン１００ＯＢのアライン回路１０
０３Ｂからの出力をメモリ制御装置ＭＣＵに送る。

１パイプ・モードの場合にストア命令が発信されると番
地ルないしル＋５までのマイクロプログラン・レジスタ
・スタック１００４Ａに人、Ｄ、ＲＶＲＨによってベク
トル・レジスタ群ＶＲＧのバンク４ないし７のデータが
アライン・レジスタ・スタック１００４Ｂに入る。次に
ＡＬＧＮＡ、ＡＬＧＮＢによってそれぞれアライン回路
１００３Ａ、１００３Ｂが動作し、ＴＭＣＵＡ、ＴＭＣ
ＵＢＫよッテそれぞれ双方向バス１０１０Ａ％　ｌ０Ｉ
ＯＢを通してデータがメモリ制御装置ＭＣＵに送られる
。

２パイプ・モードの場合にストア命令が発信されると、
まずａ−１番地Ｃ’ＨＫによってアクセス・パイプライ
ン１００ＯＡ、１００ＯＢのうちどのパイプラインが空
いている（命令を実行してない）かをチェックする。ど
ちらも空いていない場合は、どちらかが空くまで待たさ
れる。次に例えばアクセス・パイプライン１００ＯＡが
空いたとするとａ番地から実行される。ＲＶＲＬによっ
てアライン・レジスタ・スタック１００４Ａにベクトル
・レジスタのバンクＯないし３のデータが入り、次にｎ
、ｖｍ−ｉ、によってバンク４ないし７のデータがアラ
イン・少ジスタ・スタック１００４Ａに入る。あとは１
パイプ・モードの場合も同様である。アクセス・パイプ
ライン１００ＯＢが空いたときは、ｈ番地から実行され
る。動作はアクセス・パイプライン１０００Ａの場合も
同房である。このように制御記憶Ｃ８の内容を変えるこ
とによシ、モードに見合ったマイクロ命令の実行がなさ
れる。

１パイプ・モードから２パイプ・モードに、又け２パイ
プ・モードから１パイプ・モードにモードが変更される
と、制御記憶Ｃ８の内容を変更する必要がある。第１４
図は制御記憶の内容を変更する方法を説明するものであ
る。第１４図において１４１０はデータ・バス、１４２
１はＸ番地から始せるエリア、１４２２はｙ番地から始
まるエリア、１４２３は一般のマイクロプログラムを格
納するエリア、１４３０は制御部、１４３１はリクエス
ト信号線をそれぞれ示している。エリア１４２１には第
１３図（イ）に示すよりな１パイプ・モード用のマイク
ロプログラムをロードするためのマイクロ命令が入ロー
ドするためのマイクロ命令が入っている。制御部１４３
０は、メモリ制御装置ＭＣＵに制御記憶のためデータを
送るようにリクエストを出すだめのものである。データ
・バス１４１０は、主メモリＭ　Ｅ　Ｍからのデータを
制御記憶Ｃ８にロードするためのものである。

第１２図の構造変更制御の出力信号線１０３０の信号が
１パイプ・モードを示していると制御記憶Ｃ８の、ｒ番
地からマイクロ命令が読み出され、その実行によりエリ
ア１４２３には１ノくイブ・モード用のマイクプログラ
ムが入る。出力信号線１０３０の信号が２パイプ・モー
ドを示していると制御記憶Ｃ８のｙ番地からマイクロ命
令が読み出され、その実行により、エリア１４２３には
２パイプ・モード用のマイクロプログラムが入る。

〔発明の効果〕

以上の説明から明らかなように、本発明の適用により計
算機自身がソフトウェアに適するように、自動的にハー
ドウェアないしファームウェアの構トを変更できるので
、ＴＳＳ等の使用によりプログラムがと甘めに変るよう
な状況においても各プログラムに応じた柔軟性に富み、
より汎用的な泪算機とすることができる。特に多種多様
なプログラムを流すような場合には非常に有効となる。

丑だ、本発明は、プログラマ等がソフトウェアを作る際
に非常に有効となる。つまり、ソフトウェアの中に本発
明による命令を入れることにより−、計算機をそのソフ
トウェアに最も適した構造とすることができるからであ
る。なお、詳細説明でｌｄ：　ＪＩＳに２つの実施例を
上げるにとソめたが、これ以外にもさまざまな構造変更
機能およびその制御部が考えられる。

また、これらの構造変更機能を随所に用いることにより
さらに柔軟性の高い計算機とすることが出来る。

【図面の簡単な説明】

第１図は命令制御装置の従来例のブロック図、ロック図
、第４図は第３図の信号３００が論理「１」のときの第
３図の等価的な構成を示す図、第５図は第３図の信号３
００が論理「０」のときの第３図の等価的な構成を説明
する図、第６図は本発明のフラグ制御回路の要部の１実
施例のブロック図、第７図はベクトル・データを高速に
処理する情報処理装置の概要を示す図、第８図はベクト
ル・レジスタ群の構成を示す図、第９図はバンク・タイ
ミングを説明する図、第１０図はメモリ・アクセス制御
装置の１実施例のブロック図、第１１図は構造変更制御
部の１実施例のブロック図、第１２図は構造変更制御部
の他の実施例のブロック図、第１３図は１パイプ・モー
ド用および２パイプ・モード用のマイクロプログラムの
例を示す図、第１４図は制御記憶の内容を変更する方法
を示す図である。 １２０・・・外部装置、１３０・・・命令取込み回路、
１４０・・・命令発信回路、１３２・・・フラグ制御回
路、ＳＵ・・・置、ＶＲＧ・・・ベクトル・レジスタ群
、ＶＩＵ・・・命令制御装置、ＶＥＵ・・・演算装置、
ＶＬＲ・・・ベクトル長レジスタ、１００ＯＡと１００
ＯＢ・・・アクセス・パイプライン。 特許出願人　富士通株式会社 代理人弁理士　京　谷　四　部 手続補正書（審糞請求時） 特許庁審官志　賀　字数 （特許庁審査官　殿） ■、事件の表示　昭和５８年特許願第１８２１５４号２
、発明の名称　情報処理装置 ３、補正をする者 事件との関係　特許出願人 （ｌ：　所　神奈川系川崎ｒｌｙ中原区上小田中１０１
５番地氏　名　（５２２）富士通株式会社 代表者　山　本　卓　眞 ４、代理人 住　所　東京都荒川区西口η里４丁目１７番１号佐原マ
ンノヨノ３ＦＢ 氏　名　（８０８９）　弁理士　京　谷　四　部５、補
正により増加する発明の数　なし補　正　の　内　容 １、　明細書第１７頁第６行の「Ｒ１とＲ２Ｊを「Ｒ２
とＲｓＪと補正する。 ２、　明細書第４０頁第８行の「に入る。」を「に入れ
る。」と補正する。 ３、　明細書第４２頁第１１行の「場合も」を「場合と
」と補正する。 ４、　明細書第必頁第１９行の「・・・・・・である。 」と「なお・・・・・・」の間に下記の文を挿入する。 「また、本発明では、構成変更制御部を起動する命令Ｘ
と特定の状態の記録を終了する命令Ｙとを備えることに
よシ、きめ細かな制御を行なえる。 例えば【ひとつの使い方として特許請求の範囲第（６）
項記載の機能を利用し、まずあるプログラムの最初に命
令Ｘを入れておく。そして構成変更制御が必要と思われ
る部分に命令Ｙを、入れることによル％Ｙの含まれるＮ
サイクルの間の情報処理装置の状態により構成を決定す
ることができる。このときＸとＹの間でカウンタｎが何
回オーバー７０−しても外部には何のアクションも起こ
さないためロスタイムばＯとなる。寸た逆に特許請求の
範囲第（５）項記載の機能を利用すれば構成変更制御が
必要と思われる部分忙命令Ｘを入れることによジ、それ
以後Ｎサイクルの間の状態によ多構成を決定することが
できる。」 以　上

Claims (1)

1. 【特許請求の範囲】 （１）　情報処理装置において、ハードウェアないしフ
   ァームウェアの構成ないし論理を変更する構造変更機構
   、及び該構造変更機構を制御する制御部を有し、上記制
   御部を起動しその後情報処理装置におけるある特定の状
   態の記録を開始するための゛特殊命令Ｘと上記記録を終
   了する特殊命令Ｙとを備えると共に、命令Ｘと命令Ｙと
   を同−又は異なる命令としたことを特徴とする情報処理
   装置。 （２）命令Ｙによυハードウェアないしファームウェア
   の構造変更機構を起動することを特徴とする特許請求の
   範囲第（１）項記載の情報処理装置。 （３）命令ＸとＹとして既存の命令を用いることを特徴
   とする特許請求の範囲第（１）項記載の情報処理（４）
   　命令ＸとＹあるいはどちらか一方として新たな命令を
   用意することを特徴とする特許請求の範囲第（１）項記
   載の情報処理装置８ （５）命令Ｙが来る前に、特定の状態を記録する記録部
   がオーパンローになる場合には、それ以後の状態の記録
   を中止することを特徴とする特許請求の範囲第（１）項
   記載の情報処理装置。 （６）命令Ｙが来る前に特定の状態を記録する記録部が
   オーバ７０−になる場合には最も古い記録から消して新
   たな状態を記録していくことを特徴とする特許請求の範
   囲第（１）項記載の情報処理装置６．１、（７）命令Ｘ
   またはＹにより、特定の状態を記録するだめのパラメー
   タを設定する仁とを特徴とする特許請求の範囲第（４）
   項記載の情報処理装置。