JPS59216252A

JPS59216252A - 情報処理装置

Info

Publication number: JPS59216252A
Application number: JP58091953A
Authority: JP
Inventors: Kazushi Sakamoto; 一志坂本
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1983-05-25
Filing date: 1983-05-25
Publication date: 1984-12-06
Also published as: JPH0232647B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】発明の技術分野本発明は情報処理装置に関し、プログラムの先頭ないし
途中に付加した制御命令によってハードウェアないしフ
ァームウェアの構造を変更するようにしたものである。

従来技術と問題点従来、計算機の設計は、機能拡張等は別として、定めら
れたハードウェアの構成ないし論理に従って設計されて
いる。従って、各種のプログラムを流した場合、そのプ
ログラムの内容により計算機の性能が大きく変わる。例
えば、外部メモリのアクセス頻度が高い事務処理プログ
ラムと、内部レジスタを多く使用する科学技術用プログ
ラムとでは、使用する計算機の構造例えばデータレジス
タ、命令レジスタのどちらが多く確保されているか等に
より性能の差が大きくでる。

このため汎用計算機においてどのようなプログラムに対
しても性能が上がるように設計しようとしても、上述し
た理由からこれは極めて難しい。

そこで従来は、（１）構成制御によるシステムの設定、
（２１０Ｐ　Ｓ　Ｒ（Ｏｐｅｒａｔｉｏｎ　５ｔａｔｕ
ｓ　　Ｒｅｇｉｓｔｅｒ）によるハードウェア内部の論
理変更等の対策が考えられているが、前者はシステム設
置時に決定されてしまい、ｆ＆者＆Ｊ主にオペレータが
０ＰＳＲを変更するものであるためオペレータの負担を
重くする。

また両者ともプログラムが変わった時（ＴＳＳ等で）に
対する柔軟性は全くない。

発明の目的本発明は、上述の如き問題点を解決するために、計算機
自身がラフ１−ウェアつまり各種の命令の集合体に適す
るように自動的にハードウェアないしファームウェアの
構造（構成ないし論理）を変更できるようにするもので
ある。

発明の構成本発明は、ハードウェアまたはファームウェアの構成な
いし論理を変更する構造変更機能を有し、そして該機能
を制御命令によって起動するようにしてなることを特徴
とするが、以下図面を参照しながらこれを詳細に説明す
る。

発明の実施例ヘクトルブロセソサのように高速化を図る計算機では、
複数の命令及びその命令で処理する複数の外部データを
バッファリングしておき、演算機等の状態によってプロ
グラム上後続する命令を先行する命令より先に実行する
ことがある（命令の追い越し）。そのために、複数の命
令及び外部データをそれぞれ命令保持部（ｉＲ）とテー
ク保持部（ＤＲ）に取り込んで命令の発信順序及びタイ
ミングを制御する。

この−例として従来のヘクトル命令制御装置（Ｖｌｕ）
を第１図に示す。この命令制御装置は命令取込み回路１
と命令発信回路２からなり、１つの命令に対しデータが
２つずつ（ファーストとセカンド）入力されるものとす
る。３ば外部メモリ、補助プロセツサ等の外部装置で命
令及びテークを送出する。命令取込の回路ｌ内の４はバ
ッファで、外部装置３からの命令及びデータをバッファ
する。

５はフラグ制御回路でデータの管理を行な・う。

ｉＲＯ〜３はインストラクションレジスタ、Ａ　Ｒｏ、
〜３はデータアドレスレジスタ、ＤＲＰはファーストテ
ークレジスタ、ＤＲＳはセカンドテークレジスタ、ＣＬ
はクロックである。またＳＥＬはセレクト回路、１０１
は命令及びデータを伝えるハス線、１１０はｉＲｏの命
令で処理するデータを示すアドレス線、１１１ばテーク
レジスタＤＲのリード（ＲＥＡＤ）アドレス線、１１２
は発信された命令で処理するデータの記ｔｆｆｌ場所を
示すアドレス線である。

外部装置３からは命令、ファーストデータ、セカンドデ
ータ（この繰り返し）の順に情報が送られ、バッファ４
に保持される。バッファ４がらは同様の順に情報が取り
出され、クロックＣＬ　ｏ。

ＣＬｎ、ｒ、　　ＣＬ　ＤＳか順にオンになると命令は
インストラクションレジスタｉＲｏへ、また２つのデー
タはそれぞれテークレジスタＤＲＦ、ＤＲ８にセントさ
れる。またクロックＣＬｏがオンになるとき、フラグ制
御回路５ではデータレジスタＤＲのアドレス（図示の例
ではＯ〜３）のうち、フラグ（後述する）がオフになっ
ているもののうらの１つを信号線１１０を通してアドレ
スレジスタＡＲ。

にセットする。アドレスレジスタＡＲｏの内容はその後
クロックＣＬすｐ　＋　　Ｄ　Ｌ　Ｄ５がオンになる時
に、それぞれデータレジスタＤＲＦ、ＤＲＣのライＩ・
（ＷＲｆ　Ｔ　Ｅ＞　７　Ｆ　＋／ストナル（（：ａ号
線１１３）。

命令発信回路２では、インストラクションレジスタｉＲ
１〜ｉＲ３のどれかが空くと、クロックＣＬ　＋〜ＣＬ
３のうちの１つがオンになり、対応するインストラクシ
ョンレジスタとアドレスレジスタにそれぞれレジスタｉ
Ｒｏ、ＡＲｏの内容を取り込む。また、演算装置（後述
する）は命令の前後関係などから発信ずべき命令を決定
し、セント信号ｓｅｌにより、レジスタｉＲ１〜ｉＲ３
の１つをセレクトし、演算装置に命令を発信する。同時
に対応するアドレスレジスタＡＲ１〜ＡＲ３の１つを信
号線１１２を通してフラグ制御回路５に送る。フラグ制
御側ｒｌＦＩ５では、送られてきたアドレスを信号線１
１１を通してデータレジスタＤ　Ｒに伝え、２つのデー
タ１ｓｔ、２＋１ｄを演算装置ヘ送る。演算装置では、
発信された命令及び２つのデータを受けとって処理を行
なう。

第２図はフラグ制御回路５の詳細図で、２１０〜２１２
ば第１図の信号線１１０〜１１２に相当する。２３０〜
２３３が第１図のデータレジスタＤＲの各アドレス０〜
３にあるデータの有効、無効を示すフラグであり、セン
ト（Ｓ）／リセット（Ｒ）型のランチを用いである。Ｓ
ＥＴ　　ＦＬＡＧは第１図のクロックＣＬｏがオンにな
るとき同時にオンになる信号で、フラグ２３０〜２３３
のセントタイミングを決定する。５ＴＡＲＴ　１ＮｓＴ
ＲＵｃＴｉｏＮは命令発信時に第１図の命令発信回路２
から送られてくる信号で、フラグ２３０〜２３３のす七
ソ１−タイミングを決定する６　２２２は信号線２１２
上のアドレスをデコードしてどのアドレスのフラグかを
示すデコーダ、２２１はフラグの状態によって空いてい
るアドレスを示すセレクト回路、２２０はセレクトされ
たアドレスをエンコードするエンコーダである。尚、セ
レクト回路２２１の出力ＡＬＬ　　ＢＵＳＹは、全ての
アドレスのデータが有効でそれ以上データを取り込めな
いことを示す信号である。またＲＡＲは信号綿２Ｉ２　
（第１図の１１２）上の信号をランチして信号線２１１
（第１図の１１１）の信号とし、これを第１図のデータ
レジスタＤＲに送るレジスタである。

動作を説明する。セレクト回路２２１により有効でない
データ（すでに演算装置へ送出されたデータ）のアドレ
ス（フラグはリセノ１へ状態）をセレクトしく値の小さ
いものを優先）、それをエンコーダ２２０でコード化し
た後信号線２１０　（第１図の１１０）の信号として第
１図のア１ζレスレジスタＡＲｏに伝える。データレジ
スタＤＲの各アドレス及び該各アドレスに対応するフラ
グ２３０〜２３３は本例では４個であるから２埴２ヒツ
トで表わされ、２３０は００，２３１は０１，２３２は
１０．１３３は１１か割当てられている。

これらのフラグのりセソ１−及びこれらのフラグによる
データレジスタＤＲの空きアドレスの詣定もこの２値２
ヒソ１−で行なわれる。例えばフラグ２３０のめリセッ
トの場合は信号線は２１０は００の状態になり、また信
号線２１２が００の状態になってフラグ２３０のリセッ
トが行なわれる。信号１ｍ　２１０の信号がクロンクＣ
ＬｏオンでレジスタＡＲｏにセットされたら、同時に対
応するアドレスのフラグ（２３０〜２３３のいずれか）
をセットする。また命令発信回路２で命令が発信される
と、５ＴＡＲＴ　　１ＮｓＴＲｕｃＴｉｏＮと共に信号
線２１２のアドレスが送られ、対応するフラグをリセッ
トする。またアドレスはレジスタＲＡＲにラッチされ、
信号線２１１のリード（ＲＥＡＤ）アドレスとして第１
図のデータレジスタＤＲに送られ、発信された命令で処
理すべきデータが読み出され演算装置に送られる。また
以」ことは別に、すべてのフラグ２３０〜２３３がセン
ト状態になると、ＡＬＬ　　ＢＵＳＹ信号がオンになる
。

この信号は命令取込み回路１全体を制御する制御部に送
られ、それ以上命令がレジスタｉＲｏに取り込まれるの
を防止する。

従来の計Ｗ　１７３１ではレジスタｉＲはインス］・ラ
クション用、レジスタＤＲはデータ用に固定され、相互
に融通し合うようなことはない。しかし和学計算機では
、データレジスタが多量に必要であり、事務用計算機で
はインストラクションレジスタが多量に必要であり、一
方に好適に設計すれば他方には不充分となる。そこで本
発明は制御命令によりハードウェアを変更する。

第３図は構造変更機能を有する情報処理装置の部分構成
例として、上述したようにインスｉ・ラクションレジス
クｉＲやデータレジスタＤＲのような情ｆμ保持部を複
数持つ装置において、それらの容量のバランスを変更可
能としたものを示す。第１図の例ではインストラクショ
ンレジスタｉＲ。

〜ｉＲ３の数とデータレジスタＤＲＦまたはＤＲ５の数
は共に４個（固定）であるが、実際の命令では外部デー
タを使わないものも多く　（例えば内部レジスタのみを
オペランドとする命令）、従ってソフトウェアによって
データレジスタＤ　Ｒの使用率が異なる。そこで本例で
は禎助情報保持部ＳＲを設け、これをｉＲとしてもＤＲ
としても使用できるようにする。全図を通してそうであ
るが、第３図でも他の図と同じ部分には同じ符号が付し
てあり、そして３０１〜３１３はそれぞれ第１図の信号
線１０１〜１１３に対応する。データレジスタＤＲＦ、
ＤＲ５は共に１段減らして３段としてあり、信号線３１
３をデコーダ３２４でデコードした出力３２７（ＤＲの
Ｏ〜２のアドレスを指定）によりハス線３０１上の入力
デークをセットするデータレジスタＤ　ＲＭ選択される
。３００は構造変更信号で、レジスタＳＲＦ、ＳＲＳを
それぞれインス１−ラクションおよびアドレスレジスタ
ｉＲｏ　′＋　Ａ　Ｒｏ　′　として使う（第４図）か
、４段目のデータレジスタＤＲＦ３．ＤＲ８３として使
う（第５図）かを選択する。つまり、信号３００が１の
ときは、第４図のような構成になる。これば、第３図に
おいてセレクタ３２０〜３２３が信号３００で切り替ら
れることによって自動的に実現される。逆に信号３００
が０のときは第５図５のような構成になる。これはセレ
クタ３２０〜３２３の状態が第４図と逆になることによ
って実現される。３２８はデコーダ３２４の出力で、デ
ータレジスタＤＲの３、つまりＤＲＦ　３　、ＤＲ５３
を選択することを示す信号である。なお３３１゜３３２
はクロックＣＬ　ｏ、ＣＩ、Ｄｐ、ＣＬＤＳの切換えゲ
ートである。

以上の例では第１図の命令取込め回路１のレジスタｉＲ
ｏ、ＡＲａに対し同種のレジスタｉ　Ｒｏ　′ＡＲｏ′
を追加したが、命令発信回路２内のレジスタをｉＲ＋〜
ｉＲａ、ＡＲ＋〜ＡＲ４のようＧこ４段構成としてもよ
い。いずれの場合もテーク用に使用できるレジスタＳＲ
Ｆ、ＳＲ，を用し）るので、第４図に斜線で示すように
アドレスレジスタＡＲでは一部未使用の部分が生ずる。

第４図の構成にした時には、第２図のフラグ制御回路５
も変更しなければならない（データレジスタＤＲの数が
３１［１ｉ１に減るので）。このための変更機能部分を
第６図に示す。同図において、６２１．６３３はそれぞ
れ第２図の２２１，２３３１こ対応する。６４０が追加
となるオアケー１−である。

６００は第３図の３００と同じ構造変更信号で、これが
１のときは、オアゲー１−６４０の出力が宙に１となり
、第２図においてフラグ２３０〜２３２が全てセラ１−
された状態、すなわちデータレジスタＤＲ（３個）が全
てデータで満たされた状態と等価になり、−１ＡＬＬ　
　ＢＵＳＹ信号が１となる。

以上の実施例はハードウェアのうちのレジスタ構成を自
動的に変更する（ソフトウェアの性質によるところは後
述する）例を示したが、変更対象とするハードウェアは
これに限定されない。第７図以下はヘクトルアクセス制
御装置の制御変更に適用した例である。

複数のデータ（ベクトルデータ）を高速に処理する口１
算機においては、演算命令等を実行するにあたりなるべ
くメ・ｆンメモリ　（ＭＥＭ）を使わす、内部レジスタ
（ＶＲ）だけで処理することが望まれる。ヘクｊ−ルレ
ジスタとも呼ばれるこの内部レジスタＶＲは１つ又は複
数個のエレメントよりなり、各エレメントに１つずつデ
ータが保持される。

そして、一般にはエレメントＯから順番に処理され、そ
の結果が他のＶＲに書き込まれる。このためにはＶＲの
数が多い程よい。複数のＶＲの集合はベクトルレジスタ
群（、ＶＲＧ）と呼ばれるか、このしかし、ＶＲＧの容
量の制限あるいはソフトウェアの性質等によりＭＥＭと
ＶＲＧとの間にはある頻度で必ずデータ転送が必要とな
る。メモリアクセス制御装置（ＶＳｕ）は例えばアクセ
ス制御部（以後アクセスパイプあるいは単にパイプと記
ず）を複数設けて上記のデータ転送を効率よく制御する
ようにされる。

第７図はベクトルデータを高速処理する機能を備えた情
報処理装置全体のブロック図で、１１はメインメモリ　
（ＭＥＭ）　、１２ばメモリ制御装置（ＭＣｕ）　、ｌ
　３はエレメントが１つのスカラデータを処理するスカ
ラデータ処理装置、１４はチャネル装置（ＣＨＰ）　、
ｌ　５は外部の入出力装置（Ｉｌｏ）である。破線枠１
６内かハク１−ルデータ処理装ｆｆ（Ｖｕ：ヘクトルユ
ニソト）で、ここにはへクトルレジスタ群（ＶＲＧ）１
７、メモリアクセス制御装置（ＶＳｕ）１８、先の例で
示した命令制御装置（Ｖｌｕ）１９および演算装置（Ｖ
Ｅｕ）２０が含まれる。ＶＲＧ１７は前述のように複数
のへクトルレジスタＶＲから構成されるが、演算装置２
０はＶＲをオペランドとして各種演算命令等を実行する
。この演算装置２０には加算用のＡＤＤ加算器２０Ａ３
乗算用のＭｕＬＴｉ演算器２０Ｂ、除算用のＤｆＶｉＤ
Ｅ演算器２０Ｃがある。前述した命令制御装置９ばこの
メモリアクセス制御装置１８と演算装置２０への命令発
信を制御する。図中、ＩＴは命令発信、Ｄはデータ、■
は命令の流れを示す。

第８図はＶＲＧ１７の構成例である。このＶＲＧ１７に
は例えばアクセスタイムが１τ（Ｖｕのクロックザイク
ル）以下のＲＡＭを使用し、インタリーブ構成としであ
る。即ちＶＲＧを構成する各レジスタＶＲｏ〜■Ｒ２，
５の同じ番号のエレメントを１　ｎ’ｊ−とじてバンク
とし、そしてこのバンクが８個で１つのＶＲＧが構成さ
れるものとし、ＶＳｕ内の複数のアクセス制御部からの
アクセスタイミングをこのバンク単位で異ならせる（ず
らす）ようにする。このようにインクリープ構成とする
と、複数のパイプ（アクセス制御部）で同時に同じＶＲ
Ｇをかち合うことなくアクセスすることができる。第９
図はこの説明図である（後述する）。

各ベクトルレジスタＶＲｏ、ＶＲ＋・・・・・・のエレ
メント数は可変でもよいが、簡単のため８を基本とする
。実際に有効なニレメン１−の数はへり）−ルレングス
ＶＬによって与えられる。１つのＶ　ＲＧを構成するＶ
Ｒの数は２５６とし、８ヒツトのアドレスで指定される
。ニレメン１−の割り伺けは、ＶＲＧが１つの場合バン
クｎに対してニレメン１−ｎを対応させる。第８図でＥ
はエレメントで、その中の数字はエレメント番号である
。

第７図の命令制御装置１９にはへクトルレングスレジス
タＶＬＲがあり、そこには制（ａ１１命令によってＶＬ
の値がセットされろ。このＶＬは有’ＪＪなエレメント
の数を示ず。メモリアク去ス制御装置（ＶＳｕ）１８で
はＶＬで示される数のデータをＭＥＭＩＩとＶＲＧ１７
の間で転送する。また演算装置２０ではＶＬで示される
数のデータを同一命令で処理する。

第９図はへクトルレジスクＶＲの最初のエレメント（エ
レメント番号Ｏ）をアクセスするタイミングを、各アク
セス源（パイプ、演算器）ごとに規定するバンクタイミ
ングのタイムチャートで、Ｋ、　Ｅｌ、　Ｆ２．　Ｆ３
．　Ｌ、　Ｆｌ、　Ｆ２．　Ｆ３の８つのタイミングが
サイクリックに繰り返される。

このうらに、Ｌはパイプ用、ＥＩないしＦｌ、Ｆ２ない
しＦ２．Ｆ３ないしＦ３は演算器用で、それぞれ命令語
のＲＩ、Ｒ２，Ｒ３部で指定されるＶＲをアクセスする
。■命令語は１バイト（８ピント）のオペレーションコ
ード部（ＯＰ）とそれに続く３つのへクトルデータオペ
ランド部Ｒ１，Ｒ２、Ｒ３（各ｌバーイト）からなり、
一般にＲ２゜Ｒ３で示されるＶＲのベクトルデータに対
し、各同一番号のエレメントごとにｏＰで示される演算
を実行し、その結果をＲ１で示されるＶＲの同一番号の
エレメントに書き込む。

第１Ｏ図は構造変更機能を有する情報処理装置の他の部
分構成例として、２パイプ型のメモリアクセス制御装置
によって１つのＶＲＧを扱う場合の制御変更機能を示し
である。同図において破線枠の１００ＯＡ、１００ＯＢ
　（以下Ａ、Ｂば１１１３す）は２台のパイプ（アクセ
ス制御部）で、これに制御回路等を付加すると第７図の
メモリアクセス制御装置（ＶＳｕ）８となる。１（１１
０（節用化のため添字Ａ、Ｂは適宜省略する、他のもの
も同様）は双方向パスで、ゲートの切換えによってメ；
モリ制御装置（ＭＣＵ）１２へ入出力する双方向データ
を転送する。１０ｏ１はＭＣＵ１２がらのフェッチデー
タを保持するフェソチデータレシスク（ＦＤＲ）　、１
００２は逆ＫＭＣＵ２へのストアデータを保持するスト
アデータレジスフ（ＳＤＲ）、１００３ばデータ列を再
配列するアライン回路（ＡＬｉＧＮ）　、１００４はア
ラインレジスクスタソク（ＡＲ３）　、１０２０ばヘク
トルレジスタ群である。

ここまでの構成は既提案のものと同様である。

先ずその動作を説明するに、＋１１データフエツチ命令
の場合には双方向ハス、１０１０を通しｒＭｃ０１２か
ら送られた各４工レメント分のデータはレジスタｌ　Ｏ
，０１に入り、アライン回路１００３を通して正しいニ
レメンｉ・順に並べ変えられた後スタック１００４に保
持される。スタック１００４に保持されたデータはＦｉ
Ｆｏ　　（ファーストイン、ファーストアウトタイムか取れた時に１エレメントごとにＶＲＧＩ０２０
の該当するＶＲに書き込まれる。（２）データストア命
令の場合にはバンクタイムが取れた時に１エレメントご
とにＶＲからデータが読め出されスタック１００４に保
持される。そして、スタック１００４に保持されたデー
タはＦｉＦｏ式に取り出され、アライン回路１００３を
通してメモリ１１　（第７図）のアドレス順に並べ変え
られた後レジスタ１００２に入り、双方向パス１０１０
を通してＭＣＵ１２に送られる。

本例では各パイプ１０’００Ａ，１００ＯＢにケートロ
ジック（ＧＬ）１００５Ａ，１００５Ｂを追加してこれ
を構造変更信号１０３０で制御する。

ゲートロジック１００５は入力データを出力側に伝える
か否かを制御するデー１一群より成り、構造変更信号１
０３０がＯのときはゲートが閉じ、１のときはゲートが
開く。以下で番．１該信号１０３０が０のときを１パイ
プモード、■のときを２パイプモードと呼び、各モート
の動作を説明する。

■パイプモード：このときはデ用１川」シック１００５
Ａ，１００５Ｂが閉じているので、スタック１００４Ａ
（ＡＲＳ　　Ａ）はＶＲＧ　１　０　２　０のバンク０
〜３のみと接続され、またスタック１００４Ｂ（ＡＲＳ
　　Ｂ）はＶＲＧ　１　０　２　００）ハン）４〜７の
みと接続される。この場合にはパイプ１０００Ａ，１０
０ＯＢは同一命令を同時に実行できる。つまり第９図に
おいて、パイプ１００ＯＡ。

１０００Ｂ共にＫまたばＬのいずれか（一方が実線、他
方が破線）のタイミングで同時にＶＲのアクセスを開始
する。そして、パイプ１００ＯＡはエレメント０から３
を、またパイプ１００ＯＢはエレメント４から７を扱い
、そこにデータをラーｆトまたはりートする。ＶＲのア
クセス開始とはその最初のバンクからのアクセス開始を
示すので、これか同じであるとかち合う恐れがあるが、
ＶＲをＯ〜３，４〜７の２群に分レノればそのアクセス
開始バンクはＯと４であり、以後一方は１，２。

３、０，１．・・・・・・、他方は５，６．７，４，５
。

・・・・・・と進んで行くので、かち合うことはない。

２パイプモート：このときはグー１−ロジック１００５
Δ，１００５Ｂが開くので、スタッカ１００４、Ａ，１
００４Ｂは共にＶＲＧ１０２０のノ＼ンクＯ〜７と接続
される。この場合は第９図に実線で示すようにパイプ１
０００Δとパイプ１０００Ｂでバンクタイムを異ならせ
（一方がＫで、他方がＬ）　、ＶＲＧＩ　０　２　０の
同しバンクに同時にパイプ１００ＯＡとパイプ１００Ｏ
Ｂがアクセス＜　ｔａｉ突）することがないようにした
上で、両パイプを独立に動作可能として同時に２命令を
実行させる。

上述した各モードの長所、短所は次の通りである。■パ
イプモードでは１命令しか実行できないが、ＶＲをエレ
メント０から７までアクセスするのに４τで済む。これ
に対し２パイプモードでば同時に２命令実行できるが、
ＶＲをエレメントＯから７までアクセスするのに８τか
かる。従って、メモリアクセス命令の頻度が多い場合、
２パイプモードの方が同時に２命令実行でき有利であり
、メモリアクセス命令の頻度が少ない場合は、１パイプ
モードの力がデータ転送量が２倍になるので有利になる
。

以上、構造変更信号によってハードウェアの構造を変更
する例を２つ説明したが、次にこの構造変更信号を特殊
な制御命令を受けて発生ずる制御命令実行部について説
明する。第１１図はその一例である。本例の制御命令実
行部は第１図の命令制御装置に付加する形で形成される
。つまり、第１１図の１１００．１１０１はそれぞれ第
１図の命令取込み回路１と命令発信回路２に相当し、こ
れらで命令制御装置を構成する。従来の命令制御装置で
は命令発信回路１１０１てセレク１へされた通當の命令
とデータレジスタＤＲから出力されるデータは第１図と
同様に演算装置へ送られるが、本例では特殊な制御命令
（後述する）についてはこれを制御命令実行部へ送るよ
うにする。

つまり、１１１０は、命令取込み回路１１００において
バッファからの命令がレジスタｉＲｏにセットされるタ
イミングに、信号線１１０２を通して送られてくる該命
令が、本発明に係る構造変更用の制御命令であることを
デコードする回路、１１２０は、命令発信回路１１０１
から信号線１１０３を通して送られてくる命令を七ソＩ
−するレジスタ（ｉＲＢ）、１１３０はレジスタｉＲＢ
にセットされた命令をデコードし、それぞれの命令に応
した信号を出力するデコーダである。１１８１〜１１８
ｎは本発明に係る構造変更用の制御命令によって決定さ
れる値がセットされるラッチで。

その出力（構造変更信号）１１９１〜１１９ｎはそれぞ
れ定められた構造変更機能の構造変更信号線、例えば第
３図の３００、第６図の６００、第１０図の１０３０等
に接続される。

次に、各種制御命令の動作を例をあげて説明する。第１
２図は本発明に係る３種の制御命令の命令語の例を示す
。同図ｆａｔのＣＤ命令（Ｃ１＋ａｎｇｅ　　Ｄｉｒｅ
ｃ　を命令）は８ピツ］・の命令コードＯＰ　（Ｏｐｅ
ｒａｔｔｏｎ　Ｃｏｄｅ）部のみから構成され、（ｂｌ
のＯＲ命令（Ｃｈａｎｇｅ　　ｂｙ　　Ｒｅｇｉｓｔｅ
ｒ命令）には更に８ヒ・ノドのレジスタ指定部（Ｒ部）
が、またＦＣｌのＣＢ命令（ＣＩ＋ａｎｇｅ　　ｂｙ　
　Ｂｉｔ命令）には多ヒ・ノＩ−（例えは２４ビツト）
のビットパターン部（Ｂ部）がそれぞれイ」加される。

（ａｌのＣＤ命令はＣＤ０ＮＸまたはＣＤ０ＦＸという
形で与えられ、前者は機能Ｘのオン（ＯＮ）を、また後
者は機能Ｘのオフ（ＯＦ）を指定する。

そして、機能ＸがＸ＝Ａ、Ｂ、・・・・・・とある場合
には命令数は各機能について２つ、全体では機能数の２
倍ＣＤ０ＮＡ、ＣＤ０ＦＡ、ＣＤ０ＮＢ、ＣＤ０ＦＢ、
・・・・・・が用意される。つまり、このＣＤ命令はそ
の名の通り、変更すべき機能を直接指定する。

これに刻しくｂｌのＯＲ命令はあるレジスタの７トレス
をＲ部で指定し、そのレジスタの内容に従い構造変更さ
せるものである。（Ｃ１のＣＢ命令はＢ部の各ビットが
それぞれ構造変更機能に対応し、その１，０で構造変更
を指定する。従ってＢ　ｔｔＢか２４ビツトであれば最
大２４ｔ！３１能の構造変更を同時に指定できる。この
他にも同様の構造変更命令の形態は考えられるが、ここ
では省略する。

第１３図は第１１図の構造変更命令デコーダ１１３００
）８Ｉ！：細口で、破線枠１３０１内が該デコーダ１１
３０に相当する。１３００は第１１図のレジスタ（ｉＲ
ｐ）１１２０に相当する。このレジスタにはＣＤ命令の
場合には０２部だけに、またＯＲ命令の場合にはＯＰと
Ｘ部に、さらにＣＢ命令の場合にはＯＰとＸ、Ｙ、Ｚ部
に有効なデータがセントされる。デコーダ１３０１内の
信号線１３５１〜１３５ｎは第１１図の信号線群１１４
２を構成する各信号線１１７１〜１１７　ｎにり１応し
、また信号線１３６０は信号線１１４０に、さらに信号
綿１’　３４１〜１３４ｎばそれぞれ信号線１１３１〜
１１３ｎに対応する。

１３２０は信号線１３０２によって伝えられる命令コー
トをデコードし、第１２図に示される命令のときだけ対
応する出力信号を１にする。即ち、信号線１３２１Ｎ−
１３２ｎＮはそれぞれＣＤ０ＮＡ、ＣＤ０ＮＢ、・・・
・・・のとき１となり、また信号線１３２１Ｆ〜１３２
ｎＦはそれぞれＣＤ０ＦＡ、ＣＤ０ＦＢ、・・・・・・
のとき１となる。一方、信号線１３３０ばＯＲ命令のと
き１となり、また信号線１３３１はＣＢ命令のとき１と
なる。信号綿１３１０はＣＢ命令のＢ部を伝え、各ビッ
ト１３１１〜１３１ｎごとにゲートを通して信号綿１３
３１が１のときにそれぞれ信号線１３４１〜Ｊ３４ｎに
出力される。

１３５１〜１３５ｎは第１１図のクロックイネーブル信
号１１８１〜１１８ｎに相当し、命令発信制御回路から
送られる５ＴＡＲＴ　　１ＮＳＴＲＵＣＴｉｏＮ信号が
来た時Ｃ１ｌ、ＣＢ命令ではすべて１になり、またＣＤ
命令ではその命令によって定められた信号のみ１となる
。またＣＤ命令ではＣＤ０Ｎのときは信号線１３４１〜
１３４ｎのうち定められた信号だけカ月となり、ＣＤ０
Ｆのときは該信号が０となる。

再び第１１図に戻ると、ＣＤ、Ｃｌマ、　　Ｃｆ３命令
が命令取込み回路１１００内のバッファからレシスタｉ
Ｒｏにセットされると同時に、シリアライズ制御回路１
１１３が起動される。このシリアライズ制御回路１１１
３は第１図１のインストラクションレジスタ（ｉＲ）に
保持されている全命令が終了するまで後続命令の実行を
禁止しくクロツクＣＬｏをオンにしない）、すべてのレ
ジスタｉＲが空き状態になると制御を終了する。またこ
の期間はレジスタｉＲに保持されている命令はプログラ
ム通りの順に実行される。以上の動作を命令のシリアラ
イズと呼ぶ。従ってシリアライズ処理中の一番最後に実
行される命令が本発明の構造変更命令となる。この命令
が実行される（ＳＴ八へＴｉＮｓＴＲ［ＩｃＴｉｏＮが
来る）ときはそれ以前の命令はすべて終了しているので
ハードウェアないしファームウェアの構造変更が可能と
なる。

ＣＤ命令が実行されると、第１・・１図の信号線１１３
１〜１１３ｎのうちその命令によって定められた信号か
、ＣＤ０Ｎのとき１、ＣＤ０Ｆのとき０となる（例えば
ＣＤ０ＮＡでは１１３１が１となり、ＣＤ０Ｆ　　Ｂで
は１１３２が０になる）。

またそれと同時に信号線１１４０の値は０信号線１１４
１の値は１となっているので、信何線１１３１−１１３
ｎの値がそのまま信号線１１６１〜１１６ｎに伝えられ
る。また信号線１１７１〜１１７ｎのうち命令によって
定められた信号のみ１となる（例えばＣＤ０ＮＡ、ＣＤ
０Ｆ八では１１７１のみ１）のでランチ１１８１〜１１
８ｎのうちその命令で変更すべき機能につながれている
う・ノチのみに値がセットされる。

ＣＲ命令が実行されるときは、あらかしめＲ部によって
指定された外部レジスタ（第１図の外Ｑ３装置３内にあ
る）のデータが読み出され、データレジスタＤＲに書込
まれている。次に５ＴＡＲＴ　１ＮＳＴ−１？０ＣＴｉ
ｏＮが来ると信号線１１４０の値が１、信号線１１４１
の値が０となっており、かつ信号線１１７１〜１１７ｎ
の値はずべて１となる。従ってデータレジスタＤＲから
読出されたデータ１１０４の各ビット１１５１〜１１５
ｎの値がそれぞれラッチ１１８１〜１１８ｎにセットさ
れる。この命令の実行にあたっては、あらかじめ変更す
べき機能に対応するヒツトの値を定めたデータをＲ部で
指定されるレジスタに店き込んでおく必要がある。

ＣＢ命令が実行されると、第１１図の信号線１１３１〜
１１３ｎにはピントパターン部Ｂのビットパターンがそ
のまま現われる。このとき信号綿１１４０はＯ１信号線
１１４１ば１となり、また信号線ｌｌ７１〜１１７ｎは
ずべて１となるのでラッチ１１８１〜ｌ１８ｎには該Ｂ
の値がそのままセントされる。

なお第１１図および第１３図に示されるｎの値について
は構造変更機能の数だけあればよい。またＣＤ命令にお
いては、１つの命令で１つの構造を変更する場合を述べ
たが、■命令で複数の構造を変更するようにしてもよい
。同様にＣＲ，ＣＢ命令においても１つのビットで複数
の構造を変更するようにしてもよい。

発明の効果以上述べたように本発明によると、プログラマ等がソフ
（・ウェアを作る際に非電に有利になる。これはソフト
ウェアの中に本発明による構造変更命令を入れることに
より、計算機をそのソフトウェアに最も適した構造に変
更できるからである。但し、次の２点には留意する必要
がある。（ｉ）本発明を有効に利用するためには、プロ
グラマが構造変更の対象となるハードウェアないしファ
ームウェアに対するある程度の知識を持たねばならない
。（ｉｉ　）本発明による命令が実行される時、それに
よる時間ロスが出る。

上記２点に対する対策を以下に述べる。（ｉ）に関して
は、Ｏ８（オペレーティングシステム）を作るプログラ
マは本来ある程度ハードウェアの知識を持っているので
、Ｏ３においては問題とならない。それ以外の一般ユー
ザ等では、それなりの知識を持ったプログラマが自己の
ラフ１−ウェアをさらに高速にしようとした時に利用す
ればよい。

（１１）に関しては、本発明による命令を！！Ｊ繁に使
うと全体として性能ダウンにつながるので、構造変更し
たことによる利点が該命令実行によるロスに比して大き
くなるためには、該命令の頻度を少なくする必要がある
。

しかし、例えば高速化をねらった科学技術用計算機等で
は、もともと構造変更の頻度は少なくてよいのでロスは
非常に小さくなる。しかも、多数のデータを１命令で処
理するベクトル命令等に比べると本発明の命令の実行時
間は非常に小さいので（ｉｉ＞のロスは問題にならない
。また汎用機においても、例えばそれをＴＳＳ利用して
いる時などプログラムが変わった時には、もともとその
ための時間ロスがかなり大きいので、その時点で本発明
の命令を実行すれば（ｉｉ　）のロスは無視できるほど
の小さいものとなる。

以」二により本発明はその利用を効果的に行なうことに
より、前述の大きなメリットが得られる。

【図面の簡単な説明】

第１図は構造変更機能のない従来の命令制御装置の一例
を示す構成図、第２図はそのフラグ制御回路の詳細図、
第３図は上記の命令制御装置の一部を構造変更可能とし
た構成図、第４図および第５図はその要部の構造変更状
態を示す説明図、第６図は第４図の構造変更に伴うフラ
グ制御１１回路への追加部分を示す要部構成図、第７図
は複数のデータを高速処理する情報処理装置全体の概略
構成図、第８図はそのベクトルデータ処理装置内に設け
られるベクトルレジスタ群の説明図、第９図は該レジス
タ群へのアクセスタイミングを示ず夕・ｆムチヤード、
第１０図は該へクトルデータ処理装置内に設けられるメ
モリアクセス制御装置の一部を構造変更可能とした構成
図、第１１図は構造変更命令をデコードして各種構造変
更信号を発生ずる制御命令実行部の例を示す構成図、第
１２図は本発明の制御命令（構造変更命令）の各側を示
す説明図、第１３図は構造変更命令デコーダの詳細図で
ある。図面でＯＰは制御命令の命令コード部、Ｒはレジスタを
措定する部分、Ｂはビットパターン部である。出願人　富士通株式会社代理人弁理士　　　青　　　柳　　　　　稔第４図第５図第（）図第８図２０ババ１　　　　　　　　　ノＺ・ＲＧ ■ 第ｔｉ図第１２図（ａ）　　ＣＤ命令匿ココロ第１３図Ｌ−−一■−――−−−−紳−Ｕ

Claims

【特許請求の範囲】

（１）ハードウェアまたはファームウェアの構成ないし
論理を変更する構造変更機能を有し、そして該機能を制
御命令によって起動するようにしてなることを特徴とす
る情報処理装置。
（２）制御命令がその命令コード部で直接１もしくは複
数の構造変更機能を起動するものであることを特徴とす
る特許請求の範囲第１項記載の情報処理装置。
（３）制御命令がレジスタを指定する部分を有し、該レ
ジスタの内容に従って構造変更機能を起動させるもので
あることを特徴とする特許請求の範囲第１項及び第２項
記載の情報処理装置。
（４）制御命令が１もしくは複数の構造変更機能を起動
するビット部を有し、任意のビットで対応する構造変更
機能だけを起動するものであることを特徴とする特許請
求の範囲第１項ないし第３項記載の情報処理装置。