JPH02130634A - プロセッサシステム、コンピュータシステム及び命令処理方法 - Google Patents

プロセッサシステム、コンピュータシステム及び命令処理方法

Info

Publication number
JPH02130634A
JPH02130634A JP63283673A JP28367388A JPH02130634A JP H02130634 A JPH02130634 A JP H02130634A JP 63283673 A JP63283673 A JP 63283673A JP 28367388 A JP28367388 A JP 28367388A JP H02130634 A JPH02130634 A JP H02130634A
Authority
JP
Japan
Prior art keywords
instruction
instructions
register
address
data processing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP63283673A
Other languages
English (en)
Other versions
JP2810068B2 (ja
Inventor
Takashi Hotta
多加志 堀田
Nariya Tanaka
成弥 田中
Hideo Maejima
前島　英雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP63283673A priority Critical patent/JP2810068B2/ja
Priority to US07/433,368 priority patent/US5233694A/en
Priority to EP97103969A priority patent/EP0782071B1/en
Priority to DE68929215T priority patent/DE68929215T2/de
Priority to EP89120881A priority patent/EP0368332B1/en
Priority to DE68929483T priority patent/DE68929483T2/de
Priority to KR1019890016275A priority patent/KR0149658B1/ko
Priority to DE68928340T priority patent/DE68928340T2/de
Priority to EP99122100A priority patent/EP0996057B1/en
Publication of JPH02130634A publication Critical patent/JPH02130634A/ja
Priority to US07/979,772 priority patent/US6256726B1/en
Priority to US08/149,932 priority patent/US5404472A/en
Priority to KR1019980007835A priority patent/KR0160602B1/ko
Application granted granted Critical
Publication of JP2810068B2 publication Critical patent/JP2810068B2/ja
Priority to US09/853,769 priority patent/US7424598B2/en
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
    • G06F9/3885—Concurrent instruction execution, e.g. pipeline, look ahead using a plurality of independent parallel functional units
    • G06F9/3889—Concurrent instruction execution, e.g. pipeline, look ahead using a plurality of independent parallel functional units controlled by multiple instructions, e.g. MIMD, decoupled access or execute
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
    • G06F9/3802—Instruction prefetching
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
    • G06F9/3824—Operand accessing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
    • G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
    • G06F9/3842—Speculative instruction execution
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
    • G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
    • G06F9/3851—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution from multiple instruction streams, e.g. multistreaming
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
    • G06F9/3885—Concurrent instruction execution, e.g. pipeline, look ahead using a plurality of independent parallel functional units

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はミニコン、マイコン等のＣＰＵに係り、特に高
速動作に好適なデータ処理装置及び方法に関する。
〔従来の技術〕
従来より、計算機の高速化のために、種々の工夫が行な
われている。代表的な手法にパイプラインがある。パイ
プラインとは、１つの命令の処理を完全に終えてから次
の命令を始めるのではなくて、１つの命令を複数ステー
ジに分け、最初の命令が２番目のステージにさしかかっ
たところで、次の命令の最初のステージの処理を始める
というようにバケツリレー式に処理する方式である。こ
の様な方式については、富田眞治著「並列計算機。
構成論」昭晃堂ｐ、２５〜６８に詳しく論じられている
。ｎ段パイプライン方式を用いれば、それぞれのパイプ
ラインステージにて処理されている命令は１つであるが
、全体としてｎ個の命令を同時に処理することができ、
パイプラインピッチごとに、１つの命令の処理を終える
ことができる。
さて、計算機の命令アーキテクチャが、その処理方式、
処理性能に及ぼす影響が大であることは周知である。命
令アーキテクチャの観点から計算機を分類すると、ＣＩ
　Ｓ　Ｃ（Ｃｏ［ｌ１ｐｌｅｘ　Ｉｎ５ｔｒｕｃｔｉｏ
ｎＳｅｔ　Ｃｏｍｐｕｔｅｒ）とＲＩ　Ｓ　Ｃ（Ｒｅｄ
ｕｃｅｄ　Ｉｎ５ｔｒｕｃｔｉｏｎＳｅｔ　Ｃｏｍｐｕ
ｔｅｒ）に分けられる。Ｃｌ５Ｃでは複雑な命令をマイ
クロ命令を使って処理する。これに対して、ＲＩＳＣで
は、命令を簡単なものに絞る代わりに、マイクロ命令を
用いずに、ハードワイヤド論理による制御で高速化を計
っている。以下、従来のＣｌ５Ｃ，ＲＩＳＣの両者につ
いて、ハードウェア概要とそのパイプライン動作につい
て述べる。
第２図はＣｌ５Ｃ型計算機の一般的構成を説明する図で
ある。２００はメモリインタフェース、２０１はプログ
ラムカウンタ（ＰＣ）、２０２は命令キャッシュ、２０
３は命令レジスタ、２０４は命令デコーダ、２０５はア
ドレス計算制御回路、２０６はマイクロ命令を格納して
おく　ＣｏｎｔｒｏｌＳｔｏｒａｇｅ（ＣＳ　）　、２
０７はマイクロ命令カウンタ、２０８はマイクロ命令レ
ジスタ、２０９はデコーダ、２１０はメモリとデータを
やり取りするレジスタＭ　Ｄ　Ｒ（Ｍｅｍｏｒｙ　Ｄａ
ｔａ　Ｒｅｇｉｓｔｅｒ）　、　２１１はメモリ上のオ
ペランドアドレスを示すレジスタＭＡＲ（Ｍｅｍｏｒｙ
　Ａｄｄｒｅｓｓ　Ｒｅｇｉｓｔｅｒ）　、　２１２は
アドレス加算器、２１３はレジスタファイル、２１４は
Ａ　Ｌ　Ｕ　（Ａｒｉｔｈｍｅｔｉｃ　Ｌｏｇｉｃａｌ
　Ｕｎｉｔ）である。
動作の概要を説明する。ＰＣ２０１によって示された命
令が、命令キャッシュより取り出され、信号２１７を通
して、命令レジスタ２０３にセットされる。命令デコー
ダ２０４は命令を信号２１８を通して受けとり、マイク
ロ命令の先頭アドレスを信号２２０を通して、マイクロ
プログラムカウンタ２０７にセットする。また、アドレ
ス計算方法を４Ｍ号２１９を通してアドレス計算制御回
路２０５に指示する。アドレス計算制御回路２０５は、
アドレス計算に必要なレジスタの読み出し、アドレス加
算器２１２の制御等を行う。アドレス計算に必要なレジ
スタは、レジスタファイル２１３よりバス２２６，２２
７を通してアドレス加算器２１２に送出される。一方、
マイクロ命令は１マシンサイクルごとにＣ８２０６より
読み出され、デコーダ２０９によりデコードされ、ＡＬ
Ｕ２１４゜レジスタファイル２１３を制御するのに使わ
れる。
２２４は、これらの制御信号である。ＡＬＵ２１４は、
レジスタよりバス２２８，２２９を通して送られるデー
タを演算し、再びレジスタファイル２１３に格納する。
メモリインターフェース２００は、命令のフェッチ、オ
ペランドのフェッチ等。
メモリとのやり取りを行う回路である。
次に、第２図で示した計算機のパイプライン動作を第３
．４．５図を用いて説明する。パイプラインは６段であ
る。Ｉ　Ｆ　（Ｉｎｓｔｒｕｃｔｉｏｎ　Ｆｅｔｃｈ）
ステージでは、命令キャッシュ２０２より命令が読み出
され、命令レジスタ２０３にセットされる。
Ｄ　（Ｄｅｃｏｃｆｅ）ステージでは、命令デコーダ２
０４により、命令のデコードが行なわれる。Ａ　（Ａｄ
ｄｒｅｓｓ）ステージでは、アドレス加算器２１２によ
り、オペランドのアドレス計算が行なわれる。０Ｆ（Ｏ
ｐｅｒａｎｄ　Ｆｅｔｃｈ）ステージでは、メモリイン
タフェース２００を通して、ＭＡＲ２１１で指されたア
ドレスのオペランドがフェッチされ、ＭＤＲ２１０にセ
ットさ九る。次に、Ｅ　Ｘ　（Ｅｘｅｃｕｔｉｏｎ）ス
テージでは、レジスタファイル２１３、及び。
ＭＤＲ２１０より、データが読み出され、ＡＬＵ２１−
４に送られ、演算される。最後にＷ　（ｗｒｉｔｅ）ス
テージでは、演算結果がレジスタファイル２１３の中の
１つのレジスタにバス２３０を通して格納される。
さて、第３図は、基本命令の１つである加算命令ＡＤＤ
を連続して処理する様子を示したものである。１マシン
サイクルごとに、１命令処理されており、ＡＬＵ２１４
．アドレス加算器２１２共に毎サイクル並列して動いて
いる。
第４図は、条件付分岐命令ＢＲＡｃｃの処理の様子を示
したものである。ＴＥ、ＳＴ命令でフラグが生成される
。第４図は条件成立時のフローを示したものである。フ
ラグ生成がＥＸステージで行われるため、ジャンプ先命
令のフェッチまでに３サイクルの待サイクルが生じる。
パイプライン段数を増やせば増やす程、この待サイクル
は増え、性能向上のネックとなる。
第５図は、複雑な命令の実行フローを示したものである
。命令１が複雑な命令である。複雑な命令とはストリン
グコピーの様に多数のメモリアクセスがある命令等で、
通常ＥＸステージを多数回延長することにより処理され
る。ＥＸステージはマイクロプログラムにより制御され
る。マイクロプログラムは１マシンサイクルに１回アク
セスされる。即、複雑な命令は、マイクロプログラムを
複数回読み出すことにより処理する。この時、ＥＸステ
ージには１つの命令しか入らないので、次の命令（第５
図命令２）は待たされる。このような時には、ＡＬＵ２
１４は常に動いているが、アドレス加算器２１２には遊
びが生じてしまう。
次にＲＩＳＣ型計算機について説明する。第６図はＲＩ
　Ｓ’Ｃ型計型機算機般的構成を説明する図である。６
０１はメモリインタフェース、６０２はプログラムカウ
ンタ、６０３は命令キャッシュ、６０４はシーケンサ、
６０５は命令レジスタ、６０６はデコーダ、６０７はレ
ジスタファイル、６０８はＡＬＵ、６０９はＭＤＲ１６
１０はＭＡＲである。
第７図に基本命令の処理フローを示す。ＩＦ（Ｉｎｓｔ
ｒｕｃｔｉｏｎ　Ｆｅｔｃｈ）ステージでは、プログラ
ムカウンタ６０２で指される命令が、命令キャッシュよ
り読み出され、命令レジスタ６０５にセットされる。ま
た、シーケンサ６０４は命令信号６１５゜ＡＬＵ６０８
よりのフラグ信号６１６より、プログラムカウンタ６０
２を制御する。Ｒ（Ｒｅａｄ）ステージでは、レジスタ
ファイル６０７より、命令で示されたレジスタが、バス
６１８，６１９を通して、ＡＬＵ６０８に転送される。
また、Ｅ（Ｅｘｅｃｕｔｉｏｎ）ステージでは、ＡＬＵ
６０８により、演算が行なわれる。最後にＷ（Ｗｒｉｔ
ｅ）ステージでは、演算された結果がレジスタファイル
６０７に、バス６２０を通して格納される。
ＲＩＳＣ型計算機では、命令を基本的な命令のみに限定
している。演算はレジスターレジスタ間に限られており
、オペランドフェッチを伴う命令はロード命令とストア
命令のみである。複雑な命令は基本命令を組み合わせる
ことによって実現する。また、マイクロ命令は使用され
ず、命令レジスタ６０５の内容が直接デコーダ６０６で
デコードされ、ＡＬＵ６０８等を制御する。
第７図はレジスターレジスタ間演算の処理フローを示し
ている。パイプラインは命令が簡単なため、４段ですん
でいる。
第８図は条件分岐時の処理フローを示している。
Ｃｌ５Ｃ型計算機に比して、パイプライン段数が少ない
ため、待サイクルが少ない、第８図の例では、待サイク
ルは１サイクルのみである。ただし、必ずしも、レジス
タ間演算ばかりではなく、メモリからのオペランドのロ
ードや、メモリへのオペランドのストアが必要である。
Ｃｌ５Ｃ型計算機では、アドレス加算器があるため、メ
モリからのオペランドのロードが１マシンサイクルで実
行可能だが、第６図に示したＲＩＳＣ型計算機では、ロ
ード命令は、アドレス計算命令とロード命令に分解され
るため、２マシンサイクルを要してしまう。
〔発明が解決しようとする課題〕
上記従来技術の問題点について整理して述べる。
Ｃｌ５Ｃ型計算機では、アドレス加算器があるためメモ
リ、レジスタ間命令を１マシンサイクルで実行できるが
、パイプライン段数が多いため、分岐時のオーバヘッド
が大きい。また、複雑な命令を実行する時にはＥステー
ジのみが動くので、アドレス加算器に遊びが生じてしま
うという問題点があった。
また、ＲＩＳＣ型計算機では、パイプライン段数が少な
いため分岐時のオーバヘッドが小さい。
ところが、アドレス加算器がなく、メモリ、レジスタ間
演算のためには、ロード命令、レジスタ間。
演算命令の２命令を要するという問題点があった。
本発明の第１の目的は、複数の演算器を無駄なく動作さ
せて処理能力を高めることにある。
本発明の第２の目的は、分岐時のオーバヘッドを小さく
することにある。
また本発明の第３の目的は、メモリ、レジスタ間演算等
の複雑な命令の処理時間を短縮することにある。
〔課題を解決するための手段〕
上記目的は、主にレジスタファイルを共用する複数の演
算ユニットを設け、命令を簡単にしてパイプライン段数
を少なくし、かつ、１マシンサイクルに複数の命令を読
み出し、複数演算ユニツ＋−を制御すること等により達
成される。
〔作用〕
複雑な命令は基本命令に分解され、かつ、１マシンサイ
クルで複数の命令が同時に読み出され、実行されるため
、複数の演算ユニットが同時に動き、処理能力を高める
ことができる。
また、命令の機能が簡単で、パイプライン段数を短くで
きるので、分岐時のオーバヘッドを小さくできる。
また、複数演算ユニットが並列して動くため、複雑な命
令の処理時間を短縮することができる。
〔実施例〕
以下、本発明の一実施例を説明する。
第９図は、本実施例で述べるプロセッサの命令−覧であ
る。基本命令は全てレジスタ間演算である。分岐命令に
は、無条件分岐命令ＢＲＡ、条件付分岐命令ＢＲＡｃｃ
（ｃｃは分岐条件を示す。）、サブルーチンへの分岐命
令ＣＡＬＬ、サブルーチンからの戻り命令ＲＴＮの４つ
がある。他に、ロード命令ＬＯＡＤ、とストア命令５Ｔ
ＯＲがある。
説明の都合上、データ型は３２ビツト整数のみとしたが
これに限定されるものではない。またアドレスは３２ビ
ツト（４バイト）毎にふられているものとした。簡単の
ために、上記の如く命令数を制限しているが、これは、
本発明を制限するものではなく、１マシンサイクルで処
理できる内容であれば、さらに命令を増やしてもよい。
第１０図に命令フォーマットを示す、命令は全て３２ビ
ツトの固定長である。基本命令中の下、ＳＬ、Ｓ２．Ｄ
フィールドは、それぞれ、演算結果をフラグに反映する
かどうかを指示するビット。
第１ソースレジスタを指示するフィールド、第２ソース
レジスタを指示するフィールド、ディスティネーション
レジスタを指示するフィールドである。
本実施例の構成を示したのが、第１図である。
１００はメモリインタフェース、１０１は３２ビツトの
プログラムカウンタ、１０２はシーケンサ、１０３は命
令ユニット、１０４は３２ビツトの第１命令レジスタ、
１０５は３２ビツトの第２命令レジスタ、１０６は第１
デコーダ、１０７は第２デコーダ、１０８はＭＤＲ１１
０９はＭＡＲｌｌｌｏは第１演算ユニツト、１１１はレ
ジスタファイル、１１２は第２演算ユニツトである。
本実施例では、１マシンサイクルの間に２つの命令が並
列して読み出され実行される。本実施例でのパイプライ
ン処理の様子を示したのが、第１１〜１４図である。パ
イプラインはＩ　Ｆ　（Ｉｎｓｔ−ｒｕｃｔｉｏｎ　Ｆ
ｅｔｃｈ）　、　Ｒ（Ｒｅａｄ）　、　Ｅ　Ｘ（Ｅｘｅ
ｃｕｔｉｃｎ）。
Ｗ　（ｔｙｒｉｔｅ）の４段である。
再び、第１図を用いて、本実施例の動作について説明す
る。
ＩＦＸステージは、プログラムカウンタによって指され
る２つの命令が読み出され、バス１１５゜１１７を通し
て、それぞれ第１命令レジスタ１０４、第２命令レジス
タ１０５にセットされる。ＰＣが偶数の時には、ｐｃ番
地の命令が第１命令レジスタに、ＰＣ＋１番地の命令が
第２命令レジスタに格納される。また、ＰＣが奇数の時
には、第１命令レジスタにはＮＯＰ命令が、第１命令レ
ジスタにはｐｃ番地の命令がセットされる。シーケンサ
１０２はプログラムカウンタを制御する回路である。第
１命令レジスタ、第２命令レジスタ共に、分岐命令でな
い時には、プログラムカウンタには、前プログラムカウ
ンタ値＋２の値をセットする。
分岐時には、分岐アドレスを計算してプログラムカウン
タにセットする。条件分岐時には、第１演算ユニツトよ
りのフラグ情報１２３、及び、第２演算ユニツトよりの
フラグ情報１２４より、分岐の成否を判定する。また、
命令ユニットより送出される信号１１６は、第１命令、
第２命令間の各種の競合を示す競合信号である。競合信
号がアサートされた場合には、競合を避けるようにハー
ドウェアで制御する。競合回避方法については、後に詳
しく述べる。
次に基本命令処理時のＲステージの動作について説明す
る。Ｒステージでは、第１命令レジスタ１０４の内容が
第１デコーダ１０６でデコードされ、また、第２命令レ
ジスタ１０５の内容が第２デコーダ１０７でデコードさ
れる。その結果、第１命令レジスタ１０４の第１ソース
レジスタフイールドＳ１で指されるレジスタの内容がバ
ス１２５を通して、第２ソースレジスタフイールドＳ２
で指されるレジスタの内容がバス１２６を通して、第１
演算ユツト１１０へ送出される。また、第２命令レジス
タの第１ソースジスタＳ１で指されるレジスタの内容が
バス１２７を通して、第２ソースレジスタフイールドＳ
２で指されるレジスタの内容がバス１２８を通して、第
２演算ユニツト１１２に送出される。
次にＥＸステージの動作について説明する。
ＥＸステージでは、第１命令レジスタのオペコードの内
容に従って、第１演算ユニツト１１０において、バス１
２５，１２６により送られてきたデータ間の演算を行う
。並列して、第２命令レジスタ１０５のオペコードの内
容に従って、第２演算ユニツト１１２において、バス１
２７，１２８により送られてきたデータ間の演算を行う
。
最後にＷステージの動作を説明する。Ｗステージでは、
第１演算ユニット１．１０の演算結果が、バス１２９を
通して、第１命令レジスタのディスティネーションフィ
ールドＤで指されるレジスタに格納される。また、第２
演算ユニツト１１２の演算結果が、バス１３１を通して
、第２命令レジスタのディスティネーションフィールド
Ｄで指されるレジスタに格納される。
第１１図は、基本命令を連続して処理するフローを示し
たものである。１マシンサイクルに２命令ずつ処理され
る。また、この例では、第１演算ユニツトと第２演算ユ
ニツトは常に並列して動作している。
第１２図は第１命令としてロード命令、または、ストア
命令、第２命令として基本命令を連続して処理するフロ
ーを示したものである。ロード命令実行時には、Ｒステ
ージで、第１命令レジスタの８２フイールドで指される
レジスタの内容が、バス１２６を通して、ＭＡＲ１０９
に転送される６次に、ＥＸステージで、メモリインタフ
ェース１００を通して、オペランドをフェッチする。最
後に、Ｗステージでフェッチされたオペランドが、バス
１２９を通して、第１命令レジスタのディスティネーシ
ョンフィールドＤで指されるレジスタに格納される。Ｅ
Ｘステージ、１マシンサイクルでオペランドをフェッチ
することは、メモリインタフェースに高速キャッシュを
備えていれば、可能である。特に、第１図に示す、計算
機全体が半導体基板上に集積され、命令キャッシュ、デ
ータキャッシュ共にオンチップ化されている場合などは
容易である。もちろん、キャッシュがミスヒツトした場
合には、１マシンサイクルでオペランドフェッチを終了
することができない。このような時は、システムクロッ
クを止めて、ＥＸステージを延長すればよい。これは、
従来の計算機でも行なわれていることである。
次にストア命令実行時には、Ｒステージにおいて、第１
命令レジスタの第１ソースレジスタフイールドＳ１で指
されるレジスタの内容がデータとして、バス１２５を通
してＭＤＲ１０８に転送される。また同時に、第１命令
レジスタの第２リースレジスタフイールドＳ２で指され
るレジスタの内容がアドレスとして、バス１２６を通し
てＭＡＩＩ１１０９に転送される。次にＥＸステージで
、ＭＡＲ１０９で指される番地に、ＭＤＲ１０８内のデ
ータが書き込まれる。第１２図に示すように、ロード命
令、ストア命令が第１命令にある場合についても、１マ
シンサイクルに２命令ずつ処理することができる。ロー
ド命令、ストア命令が第２命令に出現した時の処理につ
いては後に詳しく述べる。
第１３図は、第２命令として無条件ジャンプＢＲＡ命令
実行時の処理フローを示したものである。ＢＲＡ命令が
読み出されると、Ｒステージにおいてシーケンサ１０２
はディスプレースメントフィールドｄとプログラムカウ
ンタとの加算を行い、プログラムカウンタ１０１にセッ
トする。この間にＢＲＡ命令の次の番地の命令、と、そ
の次の番地の命令（第１３図命令１と命令２）が読み出
される。その次のサイクルに、ジャンプ先の２命令が読
み出される。本実施例では、命令１，２とも実行可能な
ハードウェアとしている。即ち、ジャンプ命令処理時も
、待サイクルが発生しない。
この手法は、遅延分岐と呼ばれるもので、ＲＩＳＣ型の
従来計算機でも行なわれているものである。ただし、従
来のＲＩＳＣ型計算機では、ジャンプ命令のアドレス計
算中に、１命令しか実行できなかったが、本実施例では
、ジャンプ命令のアドレス計算中にも、２命令間時処理
されるため、より処理能力を高めることができる。ＣＡ
　Ｌ　Ｌ命令。
ＲＴＮ命令の処理フローも同様である。コンパイラによ
り、分岐命令のアドレス計算中にできるかぎり有効な命
令を実行できるようにコード生成するが、何もすること
がない時には第１３図命令１゜２をＮＯＰ命令としてお
く、この時には、実質的に１マシンサイクルの待ちが生
ずる。しかしながら、パイプライン段数が浅いので、従
来例で述べたＣｌ５Ｃ型の計算機に比して、分岐時のオ
ーバへ・ラドを小さくできるという利点がある。
第１４図は条件分岐命令Ｂ　ＲＡ　ｃｃの処理フローを
示したものである。ＡＤＤｉＦ　　と示した命令で。
フラグのセットが行なわれ、その結果に従い分岐の成否
が決められる。この時も、第１３図を用いて説明した無
条件分岐命令処理時と同様にＢＩｔＡｃｃ命令のおかれ
ている番地の次の命令、第１４図命令１と、その次の命
令、第１４図２が読み出され処理される。ただし、この
２命令の処理フロー中Ｗステージにおいては、ＢＲＡｃ
ｃ命令の分岐条件不成立時のみ演算結果のレジスタファ
イルへの書き込みが行なわれる。即ち、分岐命令成立時
には４演算結果の書き込みが抑制される。
以上、第１１〜１４図を用いて説明したように、本実施
例では、１マシンサイクルに２命令ずつ処理するので、
その処理能力が最大２倍に向上されるという利点がある
。また、命令が簡単で、ワイヤドロシックによる制御で
パイプライン段数が４段と少ないため、分岐時のオーバ
ヘッドを最大１マシンサイクルと小さくすることができ
る。さらにコンパイラによる遅延分岐の最適化が成功す
れば、上記オーバヘッドをなくすことができる。
また、複雑な処理も、簡単な命令の組み合わせで実行す
るため、従来のＣｌ５Ｃ型計算機におけるパイプライン
並列によるアドレス加算器とＡＬＵの並列動作に比して
、第１図第１演算ユニツト１１０と第２演算ユニツト１
１２の並列動作をより遊びなく行うことができるという
利点がある。
この点について、もう少し説明する。メモリからレジス
タへのロードを繰り返す場合、従来Ｃｌ５Ｃ型計算機で
は第１５図に示すように、１マシンサイクルに１つずつ
データをロードすることができる。
これに対して本実施例においては、１つのデータのロー
ドに、アドレス計算用ＡＤＤ命令と、そのアドレスを用
いたＬＯＡＤ命令の２命令かかるが。
第１６図に示すように１マシンサククルに２命令ずつ実
行できるので、やはり、１マシンサイクルに１つずつデ
ータをロードできる。演算器の並列動作という意味では
１両者とも２つの演算器が同時に並列して動いており、
この例では同じである。
さらに複雑な処理について比較したのが、第１７図と第
１８図である。従来のＣｌ５Ｃ型計算機で６サイクルの
ＥＸステージでの処理を要していた第１７図に示す命令
１は、第１８図に示すように、本実施例では３サイクル
で終了することができる。これは従来のＣｌ５Ｃ型計算
機では、命令１の実行中、アドレス加算器の動作がとま
ってしまうが１本実施例では、２つの演算器が毎サイク
ル並列して動くことが可能となるためである。
第１図第１演算ユニツト１１０の中を説明したのが第１
９図である。１５００はＡＬＵ、１５０１はバレルシフ
タ、１５ｏ２はフラグ生成回路である。
バス１２５，１２６より転送されてきたデータは、加減
算、論理演算の時にはＡＬＵｉ５００で、ＳＦＴ命令の
時にはバレルシフタで処理される。
処理結果はバス１３０に送出される。演算結果によりフ
ラグがフラグ生成回路１５０２により生成され、信号１
２３として送出される。
第１図第２演算ユニツト１１２の中を一例として説明し
たのが第２０図である。１６００はＡＬＵ、１６０１は
フラグ生成回路である。第１演算ユニツトとの相違点は
バレルシフタがない点である。
これは、ＳＦＴ命令は算術論理演算命令に比して出現び
ん度が低いため、省略したのである。こうすることによ
り、１マシンサイクルに、２つのＳＦＴ命令を実行する
ことができなくなるが、ハードウェア量を削減できると
いう利点がある。２つのＳＦＴ命令が出現した時の制御
方法については後述する。
第２１図は第１図レジスタファイル１１１の中を示した
ものである。１７０８はレジスタ、１７００〜１７０９
はバススイッチである。各レジスタは、４つのリードボ
ード、２つの書込みポートを持つ。
バススイッチは、前命令のディスティネーションフィー
ルドで指されたレジスタを、次命令で直ちに使う時に、
レジスタファイルをバイパスするために用いられる。例
えば、バススイッチ１７０２は、バス１２９から１２７
へのバイパススイッチであり、第１命令のディスティネ
ーションレジスタフィールドＤと第２命令の第１ソース
レジスタフイールドＳ１が一致した時に開けるようにす
ればよい。
次に第１命令と第２命令の競合解消方法について第２２
図から第２９図を用いて説明する。第１命令と第２命令
の組み合せによっては、両命令を同時に実行できないこ
とがある。これを競合と呼ぶことにする。以下の場合に
競合がおこる。
１、ロード、ストア命令が第２命令として出現した場合
。
２．８ＦＴ命令が第２命令として出現した場合。
３、第１命令のディスティネーションレジスタフィール
ドＤで指されるレジスタと、第２命令の第１ソースレジ
スタフイールドＳ１で指されるレジスタ、または、第２
命令の第２ソースレジスタフイールドＳ２で指されるレ
ジスタが一致する時。
上記、競合の内、１と２は、第２演算ユニツトで、ロー
ド、ストア命令、及び、ＳＦＴ命令が処理できないこと
により生ずる本実施例特有の問題である。第１図におい
て、バス１２７に第２　ＭＤＲ、バス１２８に第２ＭＡ
Ｒを追加し、メモリインタフェースにて、１マシンサイ
クルに２つのデータをアクセスできるようにすれば、第
１の競合条件は解消できる。また、第２演算ユニツトに
もバレルシフタを設ければ、第２の競合条件も解消でき
る。本実施例では、ハードウェア削減のため、上記競合
条件が生じたのである。この様な場合も、後に述べるよ
うに、容易に競合を解消できるので、必要性能と、許さ
れるハードウェア量に応じて。
同時処理大の命令に対応するハードウェアのみ２重化す
ることは、実質的に性能を落とさずに、ハードウェアを
削減できるという利点がある。
第２２図を用いてＳＦＴ命令が第２命令として出現した
時の制御方法について述べる。第２２図上部では、第２
命令となるアドレス“３″にＳＦＴ命令がある場合であ
る。第２２図下部は、実行時の第１命令レジスタ、第２
命令レジスタに入る命令を示している。プログラムカウ
ンタ２の時、第２命令がＳ　Ｆ　Ｔ命令であることをハ
ードウェアで検出し、第１命令レジスタには２番地の命
令を、第２命令レジスタにはＮＯＰ命令をセットする。
さらに、次のマシンサイクルでは、プログラムカウンタ
をｒｒ　１　ｒｒだけインクリメントし、３番地をセッ
トする。そして、第１命令レジスタには、３番地のＳＦ
Ｔ命令を第２命令レジスタにはＮＯＰ命令をセットする
。このように２マシンサイクルに分けて処理することに
より、正しく処理することができる。もちろん、コンパ
イラによる最適化を行い、できるだけ第２命令にＳＦＴ
命令が出現しないようにすることが好ましい。
別の競合解消方式について第２３図を用いて述べる。即
ち、第２命令となる奇数アドレスには、・ＳＦＴ命令を
おくことを禁止し、他に実行する命令のない時にはＮＯ
Ｐ命令を入れておく。こうすれば、プログラムサイズは
若干増加するが、競合解消のためのハードウェアを省略
できるよいう利点がある。
第２４図は、ロード命令が第２命令として出現した時の
処理方法を示している。３番地にロード命令がある。処
理方法は、ＳＦＴ命令の時と同じである。
第２５図は、レジスタ競合時の処理方式を示している。
２番地の命令が８番レジスタに書き込んでおり、同じ８
番レジスタを３番地の命令が読み出している。この場合
も、ＳＦＴ命令同様、２マシンサイクルに分けて実行す
る。
ロード、ストア命令、レジスタ競合についても。
奇数番地におくことを禁止して、競合を解消してもよい
。効果はＳＦＴ命令のところで述べたのと同じである。
次に、第２２〜２５図で説明した処理方式を実現するハ
ードウェア方式について説明する。第２６図はこのため
の、第１図命令ユニット１０３の構成を示した図である
。２３００は競合検出回路、２３０１はキャッシュメモ
リ、２３０２は第１マスク回路、２３０３は第２マスク
回路である。
バス１１３からは、通常プログラムカウンタの値が入力
され、プログラムカウンタで指される命令とその次の番
地の命令が、バス２３０５．バス２３０６に送出される
。キャッシュミスヒツト時にはメモリインタフェース１
００により命令のフェッチが行なわれ、バス１１３を通
して、キャッシュ２３０１に書き込まれる。この時競合
検出回路が第１命令と第２命令の間の競合をチエツクし
、競合があれば、競合信号２３０４をアサートする。
キャッシュには２命令に１ビツトずつ両命令の競合状態
を示すビットが設けられており、キャッシュミス時に競
合信号２３０４を格納する。第１マスク回路は、入力と
して第１命令、第２命令、競合ビット、プログラムカウ
ンタの最下位ビットを受け、第２７図に示すように、第
１命令レジスタ１０４への信号１１５を制御する。また
、第２マスク回路は、入力として第２命令、競合ビット
。
プログラムカウンタの最下位ビットを受け、やはり、第
２７図に示すように、第２命令レジスタ１０５への信号
１１７を送出する。
第２７図に示すように、競合ビット、ＰＣ最下位ともに
Ｏの時には第１命令レジスタに第１命令が、第２命令レ
ジスタに第２命令が送出される。
これは通常ケースである。競合ビットが１．ＰＣ最下位
がＯの時には、第１命令レジスタに第１命令が、第２命
令レジスタにＮＯＰ命令が送出される。これは、競合命
令処理時の第１マシンサイクル時の処理である。次に、
競合ビットが１でＰＣ最下位も１の時には、第１命令レ
ジスタに第２命令を、第２命令レジスタにＮＯＰを送出
する。これは、競合命令処理時の第２マシンサイクル時
の処理である。上記処理により、第２２．２３゜２５図
で説明した競合命令の処理フローが実現される。
分岐命令が奇数番地に分岐した時には、第２７図に示す
ように、競合ビットの値によらず、第２命令のみ実効さ
れるので正しい処理が可能である。
キャッシュ読出しは毎サイクル行なわれるが、キャッシ
ュへの書き込みは、キャッシュがミスヒツトした時のみ
、しかも、数マシンサイクルかけて行なわれる。従って
、競合検出回路を、キャッシュ書込み時に動作させ、キ
ャッシュに競合ビットを保持しておくことは、マシンサ
イクルを短縮する上で有効である。
第２８図は、第２６図命令キャッシュ２３０１の構成を
示したものである。２５００はディレクトリ、２５０１
はデータメモリ、２５０２はセレクタ、２５０３はアド
レスレジスタ、２５０４は書込みレジスタ、２５０５は
コンパレータ、２５０６はキャッシュ制御回路である。
第２８図のキャッシュは通常のキャッシュの構成とほぼ
同じであるが、データメモリ２５０１に、２命令分８バ
イトに１つずつ、競合ビット保持用のフィールドがある
こと、キャッシュ読出し時に、ＰＣ最下位を無視し、常
に第１命令２３０５と第２命令２３０６と競合信号１１
６を送出する点が異なっている。
第２８図では、データメモリ８に語分、ブロックサイズ
３２バイトとしである。プログラムカウンタより送出さ
れた信号１１３はアドレスレジスタ２５０３にセットさ
れる。アドレスの３〜１２ビツトで、ディレクトリ２５
００とデータメモリ２５ｏ１が引かれる。コンパレータ
２５０５は、ディレクトリ出力とアドレスレジスタの１
３〜３２ビツトを比較する。不一致であれば、信号２５
０８により、キャッシュ制御回路２５０６にそれを知ら
せる。キャッシュ制御回路２５０６は、主メモリよりミ
スヒツトした命令を含むブロックを読み出し、データメ
モリ２５ｏ１にセットする。
一方、セレクタ２５０２は、アドレスレジスタの第１，
２ビツトを用いて、ブロックの中から必要な２命令を選
択する。第１命令と第２命令は必ず同一ブロック内にあ
り、片方のみミスヒツトすることはない。
第２９図は、第１図命令ユニット１０３の他の構成例を
示したものである。２６００はキャッシュメモリ、２６
０１は競合検出回路、２３０２は第１マスク回路、２３
０３は第２マスク回路である。第２６図の構成との違い
は、シャツシュに競合ビット保持のフィールドがなく、
キャッシュ出力の第１命令２６０１と第２命令２６０２
を、毎サイクル競合検出回路２６０１が監視しているこ
とである。第１マスク回路２３０２．第２マスク回路２
３ｏ３の動作は、第２６図のものと同じである。本実施
例によれば、キャッシュ読み出し後に毎サイクル競合検
出回路が働くので、マシンサイクルが伸びるという欠点
があるが、キャッシュ内の競合ビットフィールドがなく
てよいという利点がある。
さらに、本実施例では、１マシンサイクルに２命令ずつ
処理されることを生かして、第３０図に示すように特殊
な場合に条件付分岐命令をさらに高速化することができ
る。即ち、条件付分岐命令において、条件成立時の分岐
先が次の次の命令（第３０図命令２）である時、条件の
成否にかかわらず、命令２．命令３を実行し、条件の成
否により、命令１のＷステージを抑止するかどうかを制
御することにより、条件成立時の待サイクルをなくすこ
とができる。ただし、この場合、条件分岐命令は必ず第
１命令側におくこととする。通常の条件付分岐では、第
１４図を用いて説明したように、分岐成立時には、１サ
イクルの待サイクルが生じる。言葉を換えて説明すれば
、本発明では１マシンサイクルに２命令ずつ処理するの
で、２命令ｍ位での命令処理フローに影響を与えずに、
第１命令側の条件付分岐命令の条件の成否により、第２
命令側の命令の実行を制御することができる。
さらに、本実施例では、１マシンサイクルに２命令ずつ
処理されることを生かして、″アトミック″な処理を容
易に実現することができる。アトミック処理とは、必ず
−続きに行なわれる処理のことで、プロセス間の同期等
に使用される。第３１図（ａ）は従来の計算機の場合で
あり、（ｂ）は本実施例について説明している。（ａ）
では各命令の間に割込みが入る可能性があるが、（ｂ）
では、命令１と命令２の間、及び、命令３と命令４の間
には決して割込みが入らない。このため、（ａ）では、
任意の命令のすき間に、他のプロセスを処理するプログ
ラムが入る可能性があるが、（ｂ）では、命令１と命令
２．命令３と命令４は必ず−続きに実行されることが保
証されているという利点がある。
第３２図は１本発明の他の実施例の構成を示した図であ
る。本実施例では、１マシンサイクルに４命令ずつ処理
することができる。３２００はメモリインタフェース、
３２０１はプログラムカウンタ、３２０２はシーケンサ
、３２０３は命令ユニット、３２０４〜３２０７は、第
１〜４命令レジスタ、３２０８〜３２１１は、第１〜４
デコーダ、３２１２はＭＤＲ１３２１３はＭＡＲ１３２
１４。
３２１５．３２１７．３２１８は、第１〜４演算ユニツ
ト、３２１６はレジスタファイルである。
各演算ユニットはレジスタファイル３２１６を共有して
いる。各部の動作説明は、第１図で示した実施例と同じ
なので省略する。
同様に、さらに並列度をあげることは可能であるが、数
命令に１つの割合で分岐命令が存在するようなプログラ
ムもあり、そのようなプログラムでは、極端に並列度を
あげても、あまり効果が得られない、２〜４命令命令部
理程度が至当である。
分岐が少なく、競合も少ないプログラムでは、さらに並
列度をあげれば、効果的に性能が高まる。
また、並列度を２ｎ　（ｎは自然数）とすることにより
、命令ユニットの制御を容易にすることができる。
さらに、本発明の他実施例について述べる。これまでの
実施例では、常に複数命令同時処理を行っていた。通常
は１マシンサイクルに１命令ずつ処理し、部分的に複数
命令同時処理を行うことによっても利益を得ることがで
きる。第３３図に３つの例を示す、第３３図（ａ）では
、第１命令は主メモリ、第２命令はアドレス空間の先頭
部分のみにあり、かつ、ＲＯＭ化されている。（ｂ）で
は、第１命令、第２命令ともに、アドレス空間の先頭部
分でＲＯＭ化されている。他の部分は第１命令のみで、
主メモリにある。（ｃ）では、（ａ）とほぼ同じである
が、第２命令のＲＯＭ化部分がアドレス空間の中間にあ
る。計算機全体の構成は第１図と同じであり、ただ命令
ユニット１０３を変更すればよい。ＲＯＭ部分には、使
用ひん度が高く、並列度の高いプログラムを書いておき
、主ルーチンよりサブルーチンコールによって利用する
。ＲＯＭ部分は小容量でよいので、コンパイラがなくて
も、アセンブラにより最適なプログラムを作成すること
ができる。
第３４図は、第３３図（ａ）を実現するための、第１図
命令ユニット１０３の構成を示したものである。２９０
０はキャッシュ、２９０１は４に語のＲＯＭ、２９０３
はマスク回路、２９０２はマスク回路制御回路である。
マスク回路制御回路はアドレス１１３を常に監視してお
リアドレスの上位１２〜３１ビツトがオールゼロの時の
み、有効信号２９０４をアサートする。マスク回路２９
０３は。
有効信号２９０４がアサートされた時のみ、ＲＯＭ出力
２９０５を第２命令レジスタへの出力１１７として送出
する。他の時はＮＯＰ命令を送出する。
第３３図（ｃ）を実現するためには、第３４図マスク回
路制御回路２９０２を第３５図のようにすればよい。３
０００はコンパレータ、３００１はペースレジスタであ
る。ペースレジスタの上位１２〜３１ビツトと、アドレ
ス１１３の上位１２〜３１ビツトが一致した時に、コン
パレータ３０００は、有効信号２９０４をアサートする
。
第３３図（ｂ）を実現するためには、第１図命令ユニッ
ト１０３を第３６図のように構成すればよい。２９０１
，２９０２．２９０３の機能は第２９図で説明した同一
番号のものと同じである。
３１００はキャッシュ、３１０１は４に語ノＲＯＭ、３
１０２はセレクタ制御回路、３１０７はセレクタである
。セレクタ制御回路３　］−０２は、アドレス１１３の
上位１２〜３１ビツトを常に監視し、それらがオールゼ
ロの時のみＲＯＭ選択信号３１０５をアサートする。セ
レクタ３１．０７は、ＲＯＭ選択信号３１０５がアサー
トされた時のみＲＯＭ出力信号３１０４を、第１命令レ
ジスタへの出力１１５として送出する。他の時には、キ
ャッシュ出力３１０３を送出する。
第３３〜３６図を用いて述べたように、部分的に複数命
令同時処理を行い、その部分をＲＯＭ化することにより
ハードウェアを削減できる。また、ＲＯＭ部分のみであ
ればアセンブラによって最適設計できるので、複数命令
同時処理を意識したコンパイラを開発しなくてもよいと
いう利点がある。
さらに、ＲＯＭ部分を書き換えることにより、アプリケ
ーションごとに、アプリケーションに適した高速化が実
現できる。
〔発明の効果〕
本発明によれば、複雑な命令は基本命令に分解され、か
つ、１マシンサイクルで複数の命令が同時に読み出され
、実行されるために、複数の演算器が同時に動き、処理
能力を高めることができる。
また、命令の機能が簡単で、パイプライン段数を短くで
きるので、分岐時のオーバヘッドを小さくできる。
また、複数演算器が並列して動くため、複雑な処理の処
理時間を短縮することができる。
【図面の簡単な説明】
第１図は本発明の一実施例の全体ブロック図、第２図は
従来例の全体ブロック図、第３図〜第５図はその動作を
説明するタイミングチャート、第６図はもう１つの従来
例の全体ブロック図、第７図、第８図はその動作を説明
するタイミングチャート、第９図は本発明の一実施例の
命令−覧を示す図、第１０図は本発明の一実施例にかか
る命令フォーマットを示す図、第１１図〜第１４図は本
発明の一実施例の動作を説明するタイミングチャート、
第１５図は従来例の動作を説明するタイミングチャート
、第１６図〜第１８図は本発明の一実施例の動作を説明
するタイミングチャート、第１９図は第１図の第１演算
ユニツト１１０の構成図、第２０図は第１図の第２演算
ユニツト１１２の構成図、第２１図は第１図のレジスタ
ファイル１１１の構成図、第２２図〜第２５図は、第１
図に示した本発明の一実施例の動作を説明する図。 第２６図は第１図の命令ユニット１０３の構成図、第２
７図はその動作を説明する図、第２８図は第２６図のキ
ャッシュ２３０１の構成図、第２９図は第１図の命令ユ
ニット１０３の他の構成図、第３０図は本発明の一実施
例の動作を説明するタイミングチャート、第３１図は命
令構成を示す図、第３２図は本発明の他の実施例の全体
ブロック図。 第３３図〜第３６図は部分的に複数命令同時処理を行な
う本発明の他の実施例の説明図である。 １０３・・・命令ユニット、１０４・・・第１命令レジ
スタ、１０５・・・第２命令レジスタ、１１０・・・第
１演算ユニツト、１１１・・・レジスタファイル、１１
２第２図 第１図 第３図 第４図 第５図 待サイクル 第６図 第７図 第８図 待サイクル 第１０図 基本命令 分岐命令 ３゜ ロードストア命令 ＯＰ　　　　　　　　３１　　　Ｓ２　　　　ＤＡＬ）
Ｌ） 第９図 第１１図 第１２図 第１３図 第１５図 第１６図 第１４図 ＤＤ （アドレス計算） ＩＦ　　　　ＲＥＸ　　　　Ｗ ジャンプ先命令２ ＩＦ　　　　ＲＥＸ　　　　Ｗ 第１９図 第１７図 第１８図 第２０図 第２１図 第２４図 第１命令　　　　　　　　　　第２命令ＡＤＤ　　Ｒ（
１１，Ｒ（２１，Ｒ１３１ＡＤＤ　　Ｒｔ４Ｌ　Ｒ（５
１，Ｒｔ６１ＬＯＡＤ　　Ｒ（３１，Ｒｕｎ）　　　　
　　　ＬＯＡＤ　　Ｒｔ６１．　Ｒ（ＩｌｌＡＤＤ　　
Ｒ（５１，Ｒ（２１，Ｒ＋３１　　　　ＡＤＤ　　Ｒ（
４１，Ｒ（１１，Ｒ＋６１ＤＤ ＬＯＡＤ ＬＯＡＤ ＡＤＤ 第１命令 Ｒ１１１，Ｒｔ２１．　Ｒｔ３１ Ｒｔ３Ｌ　Ｒ１１１１１ｉ Ｒ１６１，ＲＧＩ） Ｒｆ５１．Ｒｆ２１．　Ｒ（３１ 第２命令 、６Ｊ）Ｄ　　Ｒ（４）、　Ｒ（５１゜ＯＰ ＯＰ ４八〇Ｄ Ｒｏｌｌ。 Ｒ（４）。 Ｒ（６） Ｒ（６） 第２５図 第１命令　　　　　　　　　　第２命令ＡＤＤ　　Ｉ’
２＋１＋、　Ｒ１２１，Ｒｆ３１　　　ＡＤＤ　　Ｒ１
４１，Ｒ１５１，Ｒｆ６）ＡＤＤ　　Ｒ１１１，Ｒ１５
１，Ｒ（８１ＡＤＤ　　Ｒ（８１，Ｒｆ９１．　Ｒ＋Ｉ
αＡＤＤ　　Ｒｕｂ、　Ｒ１１３１，Ｒ（１４１ＡＤＤ
　　Ｒｕ５１．　Ｒｔｌａ、　ＲＱ７１ＤＤ ＡＤＤ ＡＤＤ ＡＤＤ 第１命令 Ｒ１１１，Ｒ（２１゜ Ｒｏｌｌ、　Ｒｔ５１゜ Ｒ＋８）、　Ｒｆ９１゜ Ｒ（１３，Ｒ（１３゜ 第２命令 ＡＤＤ　　Ｒ＋４１．　Ｒｆ５１゜ ＯＰ ＯＰ ＡＤＤ Ｒ（ｌｅ。 Ｒｎり。 Ｒ（６） ＲＯり 第２２図 第１命令　　　　　　　　　　　第２命令５ＦＴＲＨＯ
，Ｒｔ２Ｌ　Ｒ（３１ＡＤＤ　　Ｒ＋４＋、　Ｒｔ５１
．　Ｒｔ６１５ＦＴ　　Ｒ＋７１．　Ｒｆ１３＋、　Ｒ
１９１５ＦＴ　　Ｒ１］０１．　Ｒｏｌｌ）、　ＲＯＺ
ＡＤＤ　　Ｒ（１４１，Ｒｕ１５１．　Ｒｕ６１　　　
　ＡＤＤ　　Ｒ（１７１，Ｒ（ＩＩＰ、　Ｒ［ｉＤ↓ ＦＴ ＦＴ ＦＴ ＡＤＤ Ｒｆｉｌ。 Ｒ＋７１゜ Ｒｔｌｏｌ。 Ｒｕ１４１゜ Ｒ２）。 Ｒ＋８１゜ Ｒｆｌｌｉ。 Ｒｕ５１゜ ＡＤＤ ＯＰ ＯＰ ＡＤＤ Ｒ＋４１゜ Ｒｕ１７１゜ Ｒｔ５１゜ Ｒｔ＋８１゜ Ｒ（６） Ｒ（１９１ 第２３図 ＦＴ ＦＴ ＦＴ ＡＤＤ Ｒ１１ｉ。 Ｒ＋７１゜ Ｒｔ＋０１゜ Ｒ（１４１。 Ｒｔ２１．　　Ｒ（３） Ｒｔ８１．　　Ｒｔ９１ ＲＧＩＬ　　Ｒ１１２ Ｒ（＋５１．　　Ｒｕ１６１ ＡＤＤ ＯＰ ＯＰ ＡＤＤ Ｒ１４１゜ ＲＧＩ。 ｔ５Ｌ Ｒ０秒。 Ｒ（６） 第２６図 第２７図 命令３ 第２８図 第３０図 ＩＦ　　　　ＲＥＸ　　　　Ｗ 第２９図 第３１図 なとこる 第３３図 第１命令　第２命令 格納　　　格納 場所　　　場所 第１命令第２命令 格納　　格納 場所　　場所 第１命令　第２命令 格納　　　格納 場所　　　場所 ａｌ ｂｌ ｃｌ 第３４図 第３５図

Claims (1)

  1. 【特許請求の範囲】 １、読み出すべき命令を指示するプログラムカウンタと
    、指示された命令を格納する命令レジスタと、データが
    格納されるレジスタファイルと、前記命令に従い、レジ
    スタファイルから該当するデータを取り出し演算を行な
    う演算ユニットを備え、パイプライン動作を行なうデー
    タ処理装置において、ワイヤド論理による命令を１マシ
    ンサイクルにｍ個（ｍ＝２、３・・・）同時に格納する
    ｍ個の命令レジスタと、前記レジスタファイルを共有す
    るｍ個の演算ユニットを設け、前記プログラムカウンタ
    をｍずつ増加させ、このプログラムカウンタの指示する
    番地から連続するｍ個の命令を読み出し、このｍ個の命
    令をｍ個の同一機能の演算ユニットで処理することを特
    徴とするデータ処理装置。 ２、請求項第１項において、前記命令は固定長であり、
    １マシンサイクルに処理する複数の命令数ｍ＝２＾ｎ（
    ｎ＝１、２・・・）であることを特徴とするデータ処理
    装置。 ３、請求項第１項において、１マシンサイクルの間に同
    時に読み出されるｍ個の命令の中で、所定の番地の命令
    が書き込むレジスタを、それ以降の番地の命令が読むと
    いう競合状態がレジスタファイル中で生じないように、
    命令を配置することを特徴とするデータ処理装置。 ４、請求項第１項において、１マシンサイクルの間に同
    時に読み出されるｍ個の命令の中で、所定の番地の命令
    が書き込むレジスタを、それ以降の番地の命令が読むと
    いう競合状態がレジスタファイル中に生ずることを検出
    し、その際には、該レジスタに書き込む命令を実行した
    後に、該レジスタを読む命令を実行するように制御する
    手段を備えたことを特徴とするデータ処理装置。 ５、請求項第４項において、命令のためのキャッシュメ
    モリを有し、このキャッシュメモリの中には、同時に読
    み出されるｍ個の命令毎に、前記競合状態を示すビット
    を設けたことを特徴とするデータ処理装置。 ６、請求項第１項において、状態フラグと、状態フラグ
    を変化させる命令と、状態フラグにより分岐する命令を
    有し、プログラムカウンタにより読み出されるｍ個の命
    令の中の所定の番地に条件付分岐命令があることを検出
    し、条件成立時に、ｍ個の命令の中の該当する番地より
    後の命令の実行を抑止する手段を備えたことを特徴とす
    るデータ処理装置。 ７、請求項第６項において、分岐アドレスが、条件付分
    岐命令を含むｍ個の命令の次の番地であることを検出し
    、それが検出された時に、条件の成否にかかわらず、条
    件付分岐命令を含むｍ個の命令を読み出した次のサイク
    ルで、条件付分岐命令を含むｍ個の命令に引き続くｍ個
    の命令を実行する手段を備えたことを特徴とするデータ
    処理装置。 ８、請求項第１項において、命令の格納されるメモリの
    １部をＲＯＭとすることを特徴とするデータ処理装置。 ９、請求項第１項において、同時に読み出されるｍ個の
    命令間では割込みを禁止することを特徴とするデータ処
    理装置。 １０、読み出すべき命令を指示するプログラムカウンタ
    と、指示された命令を格納する命令レジスタと、データ
    が格納されるレジスタファイルと、前記命令に従い、レ
    ジスタファイルから該当するデータを取り出し演算を行
    なう演算ユニットを備え、パイプライン動作を行なうデ
    ータ処理装置において、ワイヤド論理による命令を１マ
    シンサイクルにｍ個（ｍ＝２、３・・・）同時に格納す
    るｍ個の命令レジスタと、前記レジスタファイルを共有
    するｍ個の演算ユニットを設け、前記プログラムカウン
    タをｍずつ増加させ、このプログラムカウンタの指示す
    る番地から連続するｍ個の命令を読み出し、このｍ個の
    命令を異なる機能の演算ユニットを含むｍ個の演算ユニ
    ットで処理することを特徴とするデータ処理装置。 １１、請求項第１０項において、前記命令は固定長であ
    り、１マシンサイクルに処理する複数の命令数ｍ＝２＾
    ｎ（ｎ＝１、２、・・・）であることを特徴とするデー
    タ処理装置。 １２、請求項第１０項において、ｍ個の命令を、それぞ
    れｍ個の演算ユニットで同時に処理可能かどうかを検知
    し、処理可能な命令であれば同時に処理し、処理不可能
    な命令は、次のマシンサイクルで処理可能な演算ユニッ
    トに転送して処理する手段を備えたことを特徴とするデ
    ータ処理装置。 １３、請求項第１２項において、命令のためのキャッシ
    ュメモリを有し、キャッシュメモリの中には、同時に読
    み出すｍ個の命令が、ｍ個の演算ユニットで同時に処理
    可能かどうかを示すビットを設けたことを特徴とするデ
    ータ処理装置。 １４、請求項第１０項において、少なくとも１つ異なる
    機能を有するｍ個の演算ユニットで同時に処理可能なよ
    うに、あらかじめ並べられたｍ個の命令を読み出し実行
    することを特徴とするデータ処理装置。 １５、請求項第１０項において、状態フラグと、状態フ
    ラグを変化させる命令と、状態フラグにより分岐する命
    令を有し、プログラムカウンタにより読み出されるｍ個
    の命令の中の所定の番地に条件付分岐命令があることを
    検出し、条件成立時に、ｍ個の命令の中の該当する番地
    より後の番地の命令の実行を抑止する手段を備えたこと
    を特徴とするデータ処理装置。 １６、請求項第１５項において、分岐アドレスが、条件
    付分岐命令を含むｍ個の命令の次の番地であることを検
    出し、それが検出された時には、条件の成否にかかわら
    ず、条件付分岐命令を含むｍ個の命令を読み出した次の
    サイクルで、条件付分岐命令を含むｍ個の命令に引き続
    くｍ個の命令を実行する手段を備えたことを特徴とする
    データ処理装置。 １７、請求項第１０項において、命令の格納されるメモ
    リの１部をＲＯＭとすることを特徴とする計算機。 １８、請求項第１０項において、同時に読み出されるｍ
    個の命令間では割込みを禁止することを特徴とする計算
    機。 １９、読み出すべき命令を指示するプログラムカウンタ
    と、指示された命令を格納する命令レジスタと、命令レ
    ジスタの命令をデコードするデコーダと、データが格納
    されるレジスタファイルと、デコードされた内容を従い
    、レジスタファイルから該当するデータを取り出し演算
    を行なう演算ユニットを備え、パイプライン動作を行な
    うデータ処理装置において、ワイヤド論理による命令を
    １マシンサイクルにｍ個（ｍ＝２、３・・・）同時に格
    納するｍ個の命令レジスタと、これらの命令をデコード
    するｍ個のデコーダと、前記レジスタファイルを共有す
    るｍ個の演算ユニットを設け、前記プログラムカウンタ
    が所定の限定された範囲にあるときのみ、プログラムカ
    ウンタの指示する番地から連続するｍ個の命令を読み出
    し、このｍ個の命令を前記ｍ個の同一機能の演算ユニッ
    トで処理し、前記範囲以外の時にはｌ個（ｌ≠ｍ、ｌ＝
    １、２・・・）の命令を読み出し、このｌ個の命令をｌ
    個の同一機能の演算ユニットで処理することを特徴とす
    るデータ処理装置。 ２０、請求項第１９項において、ｌ＝１としたことを特
    徴とするデータ処理装置。 ２１、請求項第１９項において、前記データ処理装置全
    体を１チップの半導体基板上に集積し、かつ前記限定さ
    れた範囲のプログラムの少なくとも１部をＲＯＭとして
    半導体基板上に集積したことを特徴とするデータ処理装
    置。 ２２、読み出すべき命令を指示するプログラムカウンタ
    と、指示された命令を格納する命令レジスタと、データ
    が格納されるレジスタファイルと、前記命令に従い、レ
    ジスタファイルから該当するデータを取り出し演算を行
    なう演算ユニットを備えたデータ処理装置において、ワ
    イヤド論理による命令を１マシンサイクルに複数同時に
    読み出し、処理することを特徴とするデータ処理装置。
JP63283673A 1988-11-11 1988-11-11 プロセッサシステム、コンピュータシステム及び命令処理方法 Expired - Lifetime JP2810068B2 (ja)

Priority Applications (13)

Application Number Priority Date Filing Date Title
JP63283673A JP2810068B2 (ja) 1988-11-11 1988-11-11 プロセッサシステム、コンピュータシステム及び命令処理方法
US07/433,368 US5233694A (en) 1988-11-11 1989-11-08 Pipelined data processor capable of performing instruction fetch stages of a plurality of instructions simultaneously
DE68928340T DE68928340T2 (de) 1988-11-11 1989-11-10 Fliessband-Datenprozessor
EP89120881A EP0368332B1 (en) 1988-11-11 1989-11-10 Pipeline data processor
DE68929483T DE68929483T2 (de) 1988-11-11 1989-11-10 Datenprozessor mit einer Befehlseinheit, die einen Cachespeicher und einen ROM aufweist.
KR1019890016275A KR0149658B1 (ko) 1988-11-11 1989-11-10 데이터 처리장치 및 데이터 처리방법
EP97103969A EP0782071B1 (en) 1988-11-11 1989-11-10 Data processor
EP99122100A EP0996057B1 (en) 1988-11-11 1989-11-10 Data processor with an instruction unit having a cache and a ROM
DE68929215T DE68929215T2 (de) 1988-11-11 1989-11-10 Datenprozessor
US07/979,772 US6256726B1 (en) 1988-11-11 1992-11-20 Data processor for the parallel processing of a plurality of instructions
US08/149,932 US5404472A (en) 1988-11-11 1993-11-10 Parallel processing apparatus and method capable of switching parallel and successive processing modes
KR1019980007835A KR0160602B1 (ko) 1988-11-11 1998-03-10 데이터 처리장치
US09/853,769 US7424598B2 (en) 1988-11-11 2001-05-14 Data processor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63283673A JP2810068B2 (ja) 1988-11-11 1988-11-11 プロセッサシステム、コンピュータシステム及び命令処理方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP09352657A Division JP3102399B2 (ja) 1997-12-22 1997-12-22 データ処理装置及び方法

Publications (2)

Publication Number Publication Date
JPH02130634A true JPH02130634A (ja) 1990-05-18
JP2810068B2 JP2810068B2 (ja) 1998-10-15

Family

ID=17668583

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63283673A Expired - Lifetime JP2810068B2 (ja) 1988-11-11 1988-11-11 プロセッサシステム、コンピュータシステム及び命令処理方法

Country Status (5)

Country Link
US (3) US5233694A (ja)
EP (3) EP0368332B1 (ja)
JP (1) JP2810068B2 (ja)
KR (2) KR0149658B1 (ja)
DE (3) DE68929215T2 (ja)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07105002A (ja) * 1993-09-20 1995-04-21 Internatl Business Mach Corp <Ibm> 計算機システム
US5680637A (en) * 1992-01-06 1997-10-21 Hitachi, Ltd. Computer having a parallel operating capability
US5713012A (en) * 1993-01-20 1998-01-27 Hitachi, Ltd. Microprocessor
US5809294A (en) * 1991-07-12 1998-09-15 Mitsubishi Denki Kabushiki Kaisha Parallel processing unit which processes branch instructions without decreased performance when a branch is taken
JP2000148483A (ja) * 1992-09-29 2000-05-30 Seiko Epson Corp コンピュ―タシステム
JP2000330790A (ja) * 1999-05-03 2000-11-30 Stmicroelectronics Sa コンピュータシステム動作方法、コンピュータシステムにおける命令スケジューリング方法およびコンピュータシステム
JP2000353091A (ja) * 1999-05-03 2000-12-19 Stmicroelectronics Sa コンピュータシステムにおける命令実行方法およびコンピュータシステム
US6182211B1 (en) 1997-07-02 2001-01-30 Matsushita Electric Industrial Co., Ltd. Conditional branch control method
US6282630B1 (en) 1991-07-08 2001-08-28 Seiko Epson Corporation High-performance, superscalar-based computer system with out-of-order instruction execution and concurrent results distribution
US6647485B2 (en) 1991-07-08 2003-11-11 Seiko Epson Corporation High-performance, superscalar-based computer system with out-of-order instruction execution

Families Citing this family (90)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5504932A (en) * 1990-05-04 1996-04-02 International Business Machines Corporation System for executing scalar instructions in parallel based on control bits appended by compounding decoder
EP0459232B1 (en) * 1990-05-29 1998-12-09 National Semiconductor Corporation Partially decoded instruction cache and method therefor
JP2834292B2 (ja) * 1990-08-15 1998-12-09 株式会社日立製作所 データ・プロセッサ
JPH04111127A (ja) * 1990-08-31 1992-04-13 Toshiba Corp 演算処理装置
JP2532300B2 (ja) * 1990-10-17 1996-09-11 三菱電機株式会社 並列処理装置における命令供給装置
JP2682232B2 (ja) * 1990-11-21 1997-11-26 松下電器産業株式会社 浮動小数点演算処理装置
US5446849A (en) * 1990-11-30 1995-08-29 Kabushiki Kaisha Toshiba Electronic computer which executes squash branching
RU1804645C (ru) * 1991-03-27 1993-03-23 Институт Точной Механики И Вычислительной Техники Им.С.А.Лебедева Центральный процессор
US5488729A (en) * 1991-05-15 1996-01-30 Ross Technology, Inc. Central processing unit architecture with symmetric instruction scheduling to achieve multiple instruction launch and execution
JP2984463B2 (ja) * 1991-06-24 1999-11-29 株式会社日立製作所 マイクロコンピュータ
JP3105197B2 (ja) 1991-06-24 2000-10-30 株式会社日立製作所 除算回路及び除算方法
US5493687A (en) 1991-07-08 1996-02-20 Seiko Epson Corporation RISC microprocessor architecture implementing multiple typed register sets
KR100294276B1 (ko) * 1991-07-08 2001-09-17 야스카와 히데아키 고속트랩및예외상태를구현한알아이에스씨마이크로프로세서구조
US5961629A (en) * 1991-07-08 1999-10-05 Seiko Epson Corporation High performance, superscalar-based computer system with out-of-order instruction execution
JPH0546386A (ja) * 1991-08-13 1993-02-26 Hitachi Ltd データプロセツサ
GB9123271D0 (en) * 1991-11-02 1991-12-18 Int Computers Ltd Data processing system
GB2263565B (en) * 1992-01-23 1995-08-30 Intel Corp Microprocessor with apparatus for parallel execution of instructions
DE4237417C2 (de) * 1992-03-25 1997-01-30 Hewlett Packard Co Datenverarbeitungssystem
US5438668A (en) * 1992-03-31 1995-08-01 Seiko Epson Corporation System and method for extraction, alignment and decoding of CISC instructions into a nano-instruction bucket for execution by a RISC computer
WO1993020505A2 (en) 1992-03-31 1993-10-14 Seiko Epson Corporation Superscalar risc instruction scheduling
US5371864A (en) * 1992-04-09 1994-12-06 International Business Machines Corporation Apparatus for concurrent multiple instruction decode in variable length instruction set computer
EP0638183B1 (en) 1992-05-01 1997-03-05 Seiko Epson Corporation A system and method for retiring instructions in a superscalar microprocessor
US5416913A (en) * 1992-07-27 1995-05-16 Intel Corporation Method and apparatus for dependency checking in a multi-pipelined microprocessor
US6735685B1 (en) * 1992-09-29 2004-05-11 Seiko Epson Corporation System and method for handling load and/or store operations in a superscalar microprocessor
US5628021A (en) 1992-12-31 1997-05-06 Seiko Epson Corporation System and method for assigning tags to control instruction processing in a superscalar processor
EP1107111A3 (en) 1992-12-31 2002-02-06 Seiko Epson Corporation System and method for register renaming
US5416911A (en) * 1993-02-02 1995-05-16 International Business Machines Corporation Performance enhancement for load multiple register instruction
US5560025A (en) * 1993-03-31 1996-09-24 Intel Corporation Entry allocation apparatus and method of same
US5673409A (en) * 1993-03-31 1997-09-30 Vlsi Technology, Inc. Self-defining instruction size
US5463748A (en) 1993-06-30 1995-10-31 Intel Corporation Instruction buffer for aligning instruction sets using boundary detection
US5878245A (en) * 1993-10-29 1999-03-02 Advanced Micro Devices, Inc. High performance load/store functional unit and data cache
DE69434669T2 (de) * 1993-10-29 2006-10-12 Advanced Micro Devices, Inc., Sunnyvale Spekulative Befehlswarteschlange für Befehle mit variabler Byteslänge
EP0651332B1 (en) * 1993-10-29 2001-07-18 Advanced Micro Devices, Inc. Linearly addressable microprocessor cache
DE69427265T2 (de) 1993-10-29 2002-05-02 Advanced Micro Devices Inc Superskalarbefehlsdekoder
US5689672A (en) * 1993-10-29 1997-11-18 Advanced Micro Devices, Inc. Pre-decoded instruction cache and method therefor particularly suitable for variable byte-length instructions
US5630082A (en) * 1993-10-29 1997-05-13 Advanced Micro Devices, Inc. Apparatus and method for instruction queue scanning
US5604909A (en) 1993-12-15 1997-02-18 Silicon Graphics Computer Systems, Inc. Apparatus for processing instructions in a computing system
US5974534A (en) * 1994-02-14 1999-10-26 Hewlett-Packard Company Predecoding and steering mechanism for instructions in a superscalar processor
US5537629A (en) * 1994-03-01 1996-07-16 Intel Corporation Decoder for single cycle decoding of single prefixes in variable length instructions
US5608885A (en) * 1994-03-01 1997-03-04 Intel Corporation Method for handling instructions from a branch prior to instruction decoding in a computer which executes variable-length instructions
US5586277A (en) * 1994-03-01 1996-12-17 Intel Corporation Method for parallel steering of fixed length fields containing a variable length instruction from an instruction buffer to parallel decoders
US5566298A (en) * 1994-03-01 1996-10-15 Intel Corporation Method for state recovery during assist and restart in a decoder having an alias mechanism
US5673427A (en) * 1994-03-01 1997-09-30 Intel Corporation Packing valid micro operations received from a parallel decoder into adjacent locations of an output queue
US5630083A (en) * 1994-03-01 1997-05-13 Intel Corporation Decoder for decoding multiple instructions in parallel
US5600806A (en) * 1994-03-01 1997-02-04 Intel Corporation Method and apparatus for aligning an instruction boundary in variable length macroinstructions with an instruction buffer
US5559974A (en) * 1994-03-01 1996-09-24 Intel Corporation Decoder having independently loaded micro-alias and macro-alias registers accessible simultaneously by one micro-operation
US5758116A (en) * 1994-09-30 1998-05-26 Intel Corporation Instruction length decoder for generating output length indicia to identity boundaries between variable length instructions
US5901302A (en) * 1995-01-25 1999-05-04 Advanced Micro Devices, Inc. Superscalar microprocessor having symmetrical, fixed issue positions each configured to execute a particular subset of instructions
US6237082B1 (en) 1995-01-25 2001-05-22 Advanced Micro Devices, Inc. Reorder buffer configured to allocate storage for instruction results corresponding to predefined maximum number of concurrently receivable instructions independent of a number of instructions received
JP3180175B2 (ja) * 1995-02-13 2001-06-25 株式会社日立製作所 命令レベルの並列処理制御方法およびプロセッサ
US5737550A (en) * 1995-03-28 1998-04-07 Advanced Micro Devices, Inc. Cache memory to processor bus interface and method thereof
US5859991A (en) * 1995-06-07 1999-01-12 Advanced Micro Devices, Inc. Parallel and scalable method for identifying valid instructions and a superscalar microprocessor including an instruction scanning unit employing the method
US5867701A (en) * 1995-06-12 1999-02-02 Intel Corporation System for inserting a supplemental micro-operation flow into a macroinstruction-generated micro-operation flow
US5926642A (en) * 1995-10-06 1999-07-20 Advanced Micro Devices, Inc. RISC86 instruction set
US5706489A (en) * 1995-10-18 1998-01-06 International Business Machines Corporation Method for a CPU to utilize a parallel instruction execution processing facility for assisting in the processing of the accessed data
US5796974A (en) * 1995-11-07 1998-08-18 Advanced Micro Devices, Inc. Microcode patching apparatus and method
US5815724A (en) * 1996-03-29 1998-09-29 Intel Corporation Method and apparatus for controlling power consumption in a microprocessor
US5862398A (en) * 1996-05-15 1999-01-19 Philips Electronics North America Corporation Compiler generating swizzled instructions usable in a simplified cache layout
CN1145099C (zh) * 1996-05-15 2004-04-07 特莱麦迪雅技术公司 用于存储混洗指令的方法与装置
US6131152A (en) * 1996-05-15 2000-10-10 Philips Electronics North America Corporation Planar cache layout and instruction stream therefor
JPH1011289A (ja) * 1996-06-19 1998-01-16 Mitsubishi Electric Corp 並列処理プロセッサにおける命令数拡張方法および並列処理プロセッサ
US5884055A (en) * 1996-11-27 1999-03-16 Emc Corporation Method and apparatus including a shared resource and multiple processors running a common control program accessing the shared resource
US5890207A (en) * 1996-11-27 1999-03-30 Emc Corporation High performance integrated cached storage device
US5890219A (en) * 1996-11-27 1999-03-30 Emc Corporation Redundant writing of data to cached storage system
US5852727A (en) * 1997-03-10 1998-12-22 Advanced Micro Devices, Inc. Instruction scanning unit for locating instructions via parallel scanning of start and end byte information
US6467035B2 (en) * 1997-09-08 2002-10-15 Agere Systems Guardian Corp. System and method for performing table look-ups using a multiple data fetch architecture
JP2954119B2 (ja) * 1997-11-26 1999-09-27 日本電気株式会社 命令実行サイクル可変回路
DE19802364A1 (de) * 1998-01-22 1999-07-29 Siemens Ag Vorrichtung und Verfahren zur Steuerung von Prozessen auf einem Computersystem
DE19819531C1 (de) * 1998-04-30 1999-12-02 Siemens Ag RISC-Prozessor mit einer Debug-Schnittstelleneinheit
US6233690B1 (en) * 1998-09-17 2001-05-15 Intel Corporation Mechanism for saving power on long latency stalls
US6668316B1 (en) * 1999-02-17 2003-12-23 Elbrus International Limited Method and apparatus for conflict-free execution of integer and floating-point operations with a common register file
US6442677B1 (en) * 1999-06-10 2002-08-27 Advanced Micro Devices, Inc. Apparatus and method for superforwarding load operands in a microprocessor
US7149878B1 (en) * 2000-10-30 2006-12-12 Mips Technologies, Inc. Changing instruction set architecture mode by comparison of current instruction execution address with boundary address register values
US7711926B2 (en) 2001-04-18 2010-05-04 Mips Technologies, Inc. Mapping system and method for instruction set processing
US6826681B2 (en) 2001-06-18 2004-11-30 Mips Technologies, Inc. Instruction specified register value saving in allocated caller stack or not yet allocated callee stack
US7107439B2 (en) * 2001-08-10 2006-09-12 Mips Technologies, Inc. System and method of controlling software decompression through exceptions
EP1387253B1 (en) * 2002-07-31 2017-09-20 Texas Instruments Incorporated Dynamic translation and execution of instructions within a processor
US7366352B2 (en) * 2003-03-20 2008-04-29 International Business Machines Corporation Method and apparatus for performing fast closest match in pattern recognition
US7698539B1 (en) * 2003-07-16 2010-04-13 Banning John P System and method of instruction modification
US6996916B2 (en) * 2004-03-09 2006-02-14 Helen Of Troy Limited Variable ion hair styling appliances
US20050224091A1 (en) * 2004-04-08 2005-10-13 Helen Of Troy Limited Ion curling iron and straightener
JP4435177B2 (ja) * 2004-11-12 2010-03-17 株式会社ジャストシステム データ処理装置およびデータ処理方法
US7985566B2 (en) 2005-04-22 2011-07-26 Mitsubishi Chemical Corporation Biomass-resource-derived polyester and production process thereof
KR101419668B1 (ko) 2006-09-06 2014-07-15 실리콘 하이브 비.브이. 데이터 처리회로 및 데이터 처리방법
US20090138890A1 (en) * 2007-11-21 2009-05-28 Arm Limited Contention management for a hardware transactional memory
US9513959B2 (en) * 2007-11-21 2016-12-06 Arm Limited Contention management for a hardware transactional memory
SE536462C2 (sv) * 2011-10-18 2013-11-26 Mediatek Sweden Ab Digital signalprocessor och basbandskommunikationsanordning
JP6106499B2 (ja) * 2013-04-11 2017-03-29 株式会社日立製作所 データ反映方法
US11599358B1 (en) * 2021-08-12 2023-03-07 Tenstorrent Inc. Pre-staged instruction registers for variable length instruction set machine
KR102449203B1 (ko) 2022-03-08 2022-09-29 주식회사 제이비티 안전상태정보 관리 방법

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3573853A (en) * 1968-12-04 1971-04-06 Texas Instruments Inc Look-ahead control for operation of program loops
US3614745A (en) * 1969-09-15 1971-10-19 Ibm Apparatus and method in a multiple operand stream computing system for identifying the specification of multitasks situations and controlling the execution thereof
US3771138A (en) * 1971-08-31 1973-11-06 Ibm Apparatus and method for serializing instructions from two independent instruction streams
US4521850A (en) * 1977-12-30 1985-06-04 Honeywell Information Systems Inc. Instruction buffer associated with a cache memory unit
JPS6043535B2 (ja) 1979-12-29 1985-09-28 富士通株式会社 情報処理装置
US4616331A (en) * 1980-02-25 1986-10-07 Tsuneo Kinoshita Information processing system consisting of an arithmetic control unit formed into a one-chip typed by application of a highly-integrated semiconductor device
JPS6028015B2 (ja) * 1980-08-28 1985-07-02 日本電気株式会社 情報処理装置
US4437149A (en) 1980-11-17 1984-03-13 International Business Machines Corporation Cache memory architecture with decoding
EP0072373B1 (en) * 1981-08-19 1986-03-19 International Business Machines Corporation Improved microprocessor
EP0082903B1 (fr) * 1981-12-29 1987-05-13 International Business Machines Corporation Unité de commande pouvant être connectée à deux mémoires de vitesses différentes
JPS5932045A (ja) * 1982-08-16 1984-02-21 Hitachi Ltd 情報処理装置
US4928223A (en) * 1982-10-06 1990-05-22 Fairchild Semiconductor Corporation Floating point microprocessor with directable two level microinstructions
US4546428A (en) * 1983-03-08 1985-10-08 International Telephone & Telegraph Corporation Associative array with transversal horizontal multiplexers
US4594655A (en) * 1983-03-14 1986-06-10 International Business Machines Corporation (k)-Instructions-at-a-time pipelined processor for parallel execution of inherently sequential instructions
JPS59186062A (ja) * 1983-04-07 1984-10-22 Nec Corp 分散形プロセツサシステム
JPS6015746A (ja) * 1983-07-08 1985-01-26 Hitachi Ltd デ−タ処理装置
JPS60120439A (ja) * 1983-12-05 1985-06-27 Nec Corp 演算処理装置
JPS60136872A (ja) 1983-12-26 1985-07-20 Hitachi Ltd ベクトル処理装置
US4599708A (en) * 1983-12-30 1986-07-08 International Business Machines Corporation Method and structure for machine data storage with simultaneous write and read
AU553416B2 (en) * 1984-02-24 1986-07-17 Fujitsu Limited Pipeline processing
US4873629A (en) * 1984-06-20 1989-10-10 Convex Computer Corporation Instruction processing unit for computer
US4620275A (en) * 1984-06-20 1986-10-28 Wallach Steven J Computer system
JPS619734A (ja) * 1984-06-26 1986-01-17 Nec Corp プロセツサ制御方式
US4766564A (en) * 1984-08-13 1988-08-23 International Business Machines Corporation Dual putaway/bypass busses for multiple arithmetic units
US4677545A (en) * 1984-10-12 1987-06-30 American Telephone And Telegraph Company Microprocessor having macro-rom and main program queues
US4794517A (en) * 1985-04-15 1988-12-27 International Business Machines Corporation Three phased pipelined signal processor
US4789925A (en) * 1985-07-31 1988-12-06 Unisys Corporation Vector data logical usage conflict detection
DE3751503T2 (de) 1986-03-26 1996-05-09 Hitachi Ltd Datenprozessor in Pipelinestruktur mit der Fähigkeit mehrere Befehle parallel zu dekodieren und auszuführen.
US4722050A (en) * 1986-03-27 1988-01-26 Hewlett-Packard Company Method and apparatus for facilitating instruction processing of a digital computer
US4825360A (en) * 1986-07-30 1989-04-25 Symbolics, Inc. System and method for parallel processing with mostly functional languages
US4766566A (en) * 1986-08-18 1988-08-23 International Business Machines Corp. Performance enhancement scheme for a RISC type VLSI processor using dual execution units for parallel instruction processing
JPS6373332A (ja) 1986-09-16 1988-04-02 Nec Corp マイクロプログラム制御方式
JPS63131230A (ja) * 1986-11-21 1988-06-03 Hitachi Ltd 情報処理装置
JPH0810430B2 (ja) 1986-11-28 1996-01-31 株式会社日立製作所 情報処理装置
US4811296A (en) * 1987-05-15 1989-03-07 Analog Devices, Inc. Multi-port register file with flow-through of data
US5101341A (en) * 1988-08-25 1992-03-31 Edgcore Technology, Inc. Pipelined system for reducing instruction access time by accumulating predecoded instruction bits a FIFO
US5072364A (en) * 1989-05-24 1991-12-10 Tandem Computers Incorporated Method and apparatus for recovering from an incorrect branch prediction in a processor that executes a family of instructions in parallel
EP0407911B1 (en) 1989-07-07 1998-12-09 Hitachi, Ltd. Parallel processing apparatus and parallel processing method
JPH03288246A (ja) 1990-04-04 1991-12-18 Matsushita Electric Ind Co Ltd 命令キャッシュメモリ
US5214763A (en) 1990-05-10 1993-05-25 International Business Machines Corporation Digital computer system capable of processing two or more instructions in parallel and having a coche and instruction compounding mechanism
EP0459232B1 (en) 1990-05-29 1998-12-09 National Semiconductor Corporation Partially decoded instruction cache and method therefor

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
DTS-EDITION SIMP=S63 *

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6282630B1 (en) 1991-07-08 2001-08-28 Seiko Epson Corporation High-performance, superscalar-based computer system with out-of-order instruction execution and concurrent results distribution
US7941635B2 (en) 1991-07-08 2011-05-10 Seiko-Epson Corporation High-performance superscalar-based computer system with out-of order instruction execution and concurrent results distribution
US7555632B2 (en) 1991-07-08 2009-06-30 Seiko Epson Corporation High-performance superscalar-based computer system with out-of-order instruction execution and concurrent results distribution
US7028161B2 (en) 1991-07-08 2006-04-11 Seiko Epson Corporation High-performance, superscalar-based computer system with out-of-order instruction execution and concurrent results distribution
US6986024B2 (en) 1991-07-08 2006-01-10 Seiko Epson Corporation High-performance, superscalar-based computer system with out-of-order instruction execution
US6934829B2 (en) 1991-07-08 2005-08-23 Seiko Epson Corporation High-performance, superscalar-based computer system with out-of-order instruction execution
US6915412B2 (en) 1991-07-08 2005-07-05 Seiko Epson Corporation High-performance, superscalar-based computer system with out-of-order instruction execution
US6647485B2 (en) 1991-07-08 2003-11-11 Seiko Epson Corporation High-performance, superscalar-based computer system with out-of-order instruction execution
US5809294A (en) * 1991-07-12 1998-09-15 Mitsubishi Denki Kabushiki Kaisha Parallel processing unit which processes branch instructions without decreased performance when a branch is taken
US5680637A (en) * 1992-01-06 1997-10-21 Hitachi, Ltd. Computer having a parallel operating capability
JP2000148490A (ja) * 1992-09-29 2000-05-30 Seiko Epson Corp コンピュ―タシステム
JP2000148493A (ja) * 1992-09-29 2000-05-30 Seiko Epson Corp コンピュ―タシステム
JP2000148481A (ja) * 1992-09-29 2000-05-30 Seiko Epson Corp コンピュ―タシステム
JP2000148492A (ja) * 1992-09-29 2000-05-30 Seiko Epson Corp コンピュ―タシステム
JP2000148483A (ja) * 1992-09-29 2000-05-30 Seiko Epson Corp コンピュ―タシステム
US5713012A (en) * 1993-01-20 1998-01-27 Hitachi, Ltd. Microprocessor
JPH07105002A (ja) * 1993-09-20 1995-04-21 Internatl Business Mach Corp <Ibm> 計算機システム
US6182211B1 (en) 1997-07-02 2001-01-30 Matsushita Electric Industrial Co., Ltd. Conditional branch control method
JP2000353091A (ja) * 1999-05-03 2000-12-19 Stmicroelectronics Sa コンピュータシステムにおける命令実行方法およびコンピュータシステム
JP2000330790A (ja) * 1999-05-03 2000-11-30 Stmicroelectronics Sa コンピュータシステム動作方法、コンピュータシステムにおける命令スケジューリング方法およびコンピュータシステム

Also Published As

Publication number Publication date
EP0368332A2 (en) 1990-05-16
EP0996057B1 (en) 2003-08-13
KR0160602B1 (ko) 1999-10-01
KR900008394A (ko) 1990-06-04
US5233694A (en) 1993-08-03
US20010021970A1 (en) 2001-09-13
EP0368332B1 (en) 1997-09-24
EP0782071A2 (en) 1997-07-02
JP2810068B2 (ja) 1998-10-15
DE68928340D1 (de) 1997-10-30
EP0996057A1 (en) 2000-04-26
DE68929483T2 (de) 2004-07-01
KR0149658B1 (ko) 1998-10-15
US7424598B2 (en) 2008-09-09
DE68929483D1 (de) 2003-09-18
DE68929215T2 (de) 2001-01-25
EP0782071B1 (en) 2000-05-24
US6256726B1 (en) 2001-07-03
DE68929215D1 (de) 2000-06-29
EP0368332A3 (en) 1992-07-15
DE68928340T2 (de) 1998-02-12
EP0782071A3 (en) 1997-07-30

Similar Documents

Publication Publication Date Title
JPH02130634A (ja) プロセッサシステム、コンピュータシステム及び命令処理方法
JP2550213B2 (ja) 並列処理装置および並列処理方法
US5649145A (en) Data processor processing a jump instruction
JP2834837B2 (ja) プログラマブルコントローラ
US4648034A (en) Busy signal interface between master and slave processors in a computer system
JP3842474B2 (ja) データ処理装置
US5167026A (en) Simultaneously or sequentially decoding multiple specifiers of a variable length pipeline instruction based on detection of modified value of specifier registers
US5142633A (en) Preprocessing implied specifiers in a pipelined processor
JP2834292B2 (ja) データ・プロセッサ
US5905881A (en) Delayed state writes for an instruction processor
JP3543181B2 (ja) データ処理装置
JPH07120284B2 (ja) データ処理装置
US5363490A (en) Apparatus for and method of conditionally aborting an instruction within a pipelined architecture
JP3182591B2 (ja) マイクロプロセッサ
JP3102399B2 (ja) データ処理装置及び方法
JP3147884B2 (ja) 記憶装置及び情報処理装置
JP2636821B2 (ja) 並列処理装置
JP2785820B2 (ja) 並列処理装置
JP2927281B2 (ja) 並列処理装置
JPS6346856B2 (ja)
JPS61112240A (ja) デ−タ処理装置
JP2001067335A (ja) マイクロコンピュータ

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080731

Year of fee payment: 10

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080731

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080731

Year of fee payment: 10

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080731

Year of fee payment: 10

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080731

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080731

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080731

Year of fee payment: 10

R370 Written measure of declining of transfer procedure

Free format text: JAPANESE INTERMEDIATE CODE: R370

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080731

Year of fee payment: 10

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080731

Year of fee payment: 10

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080731

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080731

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090731

Year of fee payment: 11

EXPY Cancellation because of completion of term
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090731

Year of fee payment: 11