JPS6373332A - マイクロプログラム制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプログラム制御方式に関し、特に情報
処理装置におけるマイクロプログラム制御方式に関する
。

〔従来の技術〕

従来、この種のマイクロプログラム制御方式は、情報処
理装置においてマイクロ制御の各ステップでマイクロ制
御に必要なビット数が異なる場合、次の様な方式をとっ
ていた。

■１マイクロ命令当りのビット数をマイクロ制御に必要
なビット数が最大のステップに合わせる方式。

■１マイクロ命令当りのビット数をｎと定めマイクロ制
御するためにｎビットでは不足するステップのすべての
制御あるいは不足するビット分の制御をハードウェア制
御による方式。

〔発明が解決しようとする問題点〕

上述した前者■の方式ではマイクロ命令が格納される記
憶装置の容量が必要以上に大きくなり、後者■の方式で
は制御方式の拡張性・融通性が小さくなるという欠点が
ある。

本発明の目的はマイクロ制御の各ステップでマイクロ制
御に必要なビット数が異なる場合にハードウェア制御に
よらないでマイクロ命令が格納される記憶装置の容量を
減少させることができるマイクロプログラム制御方式を
提供することにある。

〔問題点を解決するための手段〕

本発明のマイクロプログラム制御方式は、マイクロ命令
が格納される第１及び第２の制御記憶装置と前記マイク
ロ命令により制御される第１及び第２の被制御回路と、
前記第１及び第２の制御記憶装置に格納されているマイ
クロ命令のうちそれぞれ１個を単独に選択する第１及び
第２の選択手段とを有し、前記第１の被制御回路のみを
制御するステップでは前記第１の選択手段により選択さ
れたマイクロ命令により前記第１の被制御回路を制御し
前記第２の被制御回路のみを制御するステップでは前記
第２の選択手段により選択されたマイクロ命令により前
記第２の被制御回路を制御し、前記第１及び第２の被制
御回路双方を同時に制御するステップでは前記第１及び
第２の選択手段により選択されたマイクロ命令により前
記第１及び第２の被制御回路双方を同時に制御するよう
に構成している。

〔実施例〕

次に本発明の実施例について図面を参照して説明する。

第１図は本発明の一実施例を示す。第１図において本実
施例は被制御回路である演算回路３及び４がそれぞれコ
ントロール・レジスタ８及び９にセ・ソトされたマイク
ロ命令によって独立に制御されるように構成されている
。

制御記憶装置３及び４は、マイクロ命令を格納する記憶
装置で、読出しアドレス２０で指定される番地のマイク
ロ命令が読出される。制御記憶装置３及び４に格納され
るマイクロ命令は演算回路３及び４を制御するマイクロ
命令語とコントロールレジスタ８及び９にセットすべき
マイクロ命令が制御記憶袋Ｗ３及び４のいずれから読出
されたマイクロ命令かを切替回路５及び６に指示する制
御情報と該マイクロ命令が分岐用マイクロ命令であった
時の分岐先アドレスを含む。

切替回路７は、制御記憶装置３及び４から読出された制
御情報及び分岐先アドレスを選択する切替回路で、読出
しアドレスの最上位ビット２１が０の時には制御記憶３
の出力信号２４を選択し、１の時には制御記憶４の出力
信号２５を選択する。

ここで制御情報について説明する。制御情報は４ビツト
（Ｃｏ−Ｃ３）で構成され下記の制御に使用する。

ＣＯ・・・切替回路５へ制御記憶装置３及び４の出力信
号のうちどちらを選択するかを指示する（ＣＯ＝Ｏのと
き制御記憶３の出力信号２２を、１のとき制御記憶４の
出力信号２３を選択するよう指示する。）信号２６に対
５一 応する。

Ｃ１・・・ＣＯと同様に切替回路６へ制御記憶装置３及
び４の出力信号のうちどちらを選択するかを指示する信
号２７に対応する。

Ｃ２・・・演算回路１ヘコントロールレジスタ８にセッ
トされたマイクロ命令が有効か無効かを指示する（Ｃ２
＝Ｏのとき無効、１のとき有効）信号２８に対応する。

Ｃ３・・・Ｃ２と同様に演算回路２ヘコントロールレジ
スタ９にセットされたマイクロ命令が有効か無効かを指
示する信号２９に対応する。

切替回路５及び６は前述の制御情報の指示通り制御記憶
装置３及び４の出力信号２２及び２３を選択出力する。

コントロールレジスタ８及び９は切替回路５及び６の出
力信号３１及び３２のマイクロ命令をセットするレジス
タである。

切替回路１０は読出しアドレス２０を加算器１２で＋１
した結果３４と切替回路７の出力信号３０を選択する切
替回路で、加算器１２の出力信号３４を選択するときは
分岐時以外であり、切替同路７の出力信号３０を選択す
るときは分岐時である。アドレスレジスタ１１は切替回
路１０の出力をセットするレジスタである。

次に本実施例の動作について説明する。第２図は本発明
の詳細な説明するための図であり、制御記憶装置３及び
４へのマイクロ命令の格納状況を示している。なお説明
を簡略化するため制御記憶装置３及び４はそれぞれ４ワ
ードで構成されているものとする。即ち読出しアドレス
は３ビツトで構成され第１図における読出しアドレス２
０は２ビット読出しアドレス最上位ビット２１は１ビツ
トである。

第２図を参照するとマイクロ命令Ａ、Ｂ、Ｅ及びＦはそ
れぞれ単独に実行され、マイクロ命令ＣとＧ及びＤとＨ
は同時に実行される。またマイクロ命令Ａ〜Ｈは以下に
示す通り演算回路１あるいは２を制御する。

マイクロ命令Ａ・・・・・・演算回路１を制御する。

１１Ｂ・・・・・・ノＪ２ｎ ｎＣ・・・・・・ｎｌｔノ ｌノＤ・・・・・・ｎ２ツノ ！ＩＥ・・・・・・１１１−ｎ ＩＩＦ・・・・・・ｎ２ｔノ ｌノＧ・・・・・・ツノ２１ノ ｌノＨ・・・・・・ノ／１／１ 第３図はマイクロ命令Ａ〜Ｈの制御情報と読出しアドレ
スを示している。

以降マイクロ命令Ａ〜Ｈが実行されるステップの動作に
ついて説明する。

マイクロ命令Ａが実行されるステップでは、読出しアド
レスの最上位ビット２］がＯのなめ切替回路７では制御
記憶装置３の出力２４が選択され、信号２６．２８及び
２９はそれぞれ０，１．Ｏとなり切替回路５では制御記
憶装置３の出力２４（即ちマイクロ命令Ａ）が選択され
コントロールレジスタ８にセットされ演算回路１が制御
される。

演算回路２は信号２９がＯのため制御されない。

マイクロ命令Ｂが実行されるステップでは上記マイクロ
命令Ａと同様に信号２７．２８及び２９はそれぞれＯ，
０，１となり、マイクロ命令Ｂがコントロールレジスタ
９にセットされ演算回路２が制御される。演算回路１は
信号２８が０のため制御されない。マイクロ命令Ｅが実
行されるステップでは信号２６．２８及び２９はそれぞ
れ０゜１．０となり、マイクロ命令ＥがコンＩ・ロール
レジスタ８にセットされ演算回路１が制御される。

演算回路２は信号２９がＯのため制御されない。

マクロ命令Ｆが実行されるステップでは信号２７．２８
及び２９はそれぞれ１，０．１となりマイクロ命令Ｆが
コントロールレジスタ９にセットされ演算回路２が制御
される。

マイクロ命令Ｃ及びＧが同時実行されるステップでは信
号２６，２７．２８及び２９は０，１゜１．１となりマ
イクロ命令Ｃがコントロールレジスタ８に、マイクロ命
令Ｇがコントロールレジスタ９にセットされ演算回路１
及び２が同時制御される。

マイクロ命令り及びＨが同時実行されるステップでは信
号２６，２７．２８及び２９は１，０゜１．１となりマ
イクロ命令りがコントロールレジスタ９に、マイクロ命
令Ｈがコントロールレジスタ８にセットされ演算回路２
及び１が同時制御される。

〔発明の効果〕

以上説明したように本発明は第１及び第２の被制御回路
を同時に制御する必要があるステップでは第１及び第２
の制御記憶装置に格納されたマイクロ命令を同時実行し
、第１の被制御回路あるいは第２の被制御回路の片方の
みを制御するステップでは第１あるいは第２の制御記憶
装置の片方からマイクロ命令を読出し実行することによ
り制御記憶装置の容量を削減できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図及
び第３図は本発明の詳細な説明するための図である。

Claims (1)

【特許請求の範囲】
1. マイクロ命令が格納される第１及び第２の制御記憶装置
   と前記マイクロ命令により制御される第１及び第２の被
   制御回路と、前記第１及び第２の制御記憶装置に格納さ
   れているマイクロ命令のうち、それぞれ１個を独立に選
   択する第１及び第２の選択手段とを有し、前記第１の被
   制御回路のみを制御するステップでは前記第１の選択手
   段により選択されたマイクロ命令により前記第１の被制
   御回路を制御し、前記第２の被制御回路のみを制御する
   ステップでは前記第２の選択手段により選択されたマイ
   クロ命令により前記第２の被制御回路を制御し、前記第
   １及び第２の被制御回路双方を同時に制御するステップ
   では前記第１及び第２の選択手段により選択されたマイ
   クロ命令により前記第１及び第２の被制御回路双方を同
   時に制御するようにしたことを特徴とするマイクロプロ
   グラム制御方式。