JPH0531170B2 - - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、簡素な回路構成で複数のメモリオ
ペランドのアドレスの格納、保持を行なうアドレ
ス制御回路に関する。

（従来の技術） マイクロプロセツサにおいては、機械語装置か
ら供給される機械語命令を、マイクロプロセツサ
に適した命令形式（以下「内部命令」と呼ぶ）に
変換して、命令の実行処理が行なわれている。

第３図は、機械語命令を内部命令に変換して、
内部命令中で示されるメモリオペランドのアドレ
スを保持するアドレス制御回路のブロツク図であ
る。このアドレス制御回路は、複数のメモリオペ
ランドを有する機械語命令を、１つのメモリオペ
ランドを有する複数の内部命令に変換、分割し、
それぞれの内部命令中で示されるメモリオペラン
ドのアドレスを保持して、この保持されたメモリ
オペランドのアドレスでメモリをアクセスするも
のである。

アドレス制御回路は、機械語命令レジスタ１、
デコード分割回路３、内部命令レジスタ５を有し
ている。なお、第３図においては、メモリをアク
セスするための構成および前記アドレスレジスタ
の更新回路の構成は省略してある。

機械語命令レジスタ１は、外部から供給される
機械語命令を保持するためのレジスタである。こ
の機械語命令レジスタ１に外部から供給される機
械語命令は、複数のメモリオペランドを有する命
令である。

デコード分割回路３は、機械語命令レジスタ１
に保持された機械語命令を解釈して、この機械語
命令を実行する処理装置において実行可能な内部
命令に変換するものである。さらに、この変換処
理において、デコード分割回路３は複数のメモリ
オペランドを有する機械語命令を、１つのメモリ
オペランドを有する複数の内部命令に変換する。
変換された複数の内部命令は１つずつ先行する内
部命令が終了するたびに、内部命令レジスタ５に
供給される。

内部命令レジスタ５は、デコード分割回路３に
接続されており、デコード分割回路３により変換
された内部命令を保持するためのレジスタであ
る。

アドレス制御回路は、さらに、選択回路７、制
御回路９、２個のアドレスレジスタ１１，１３を
有している。なお、このアドレス制御回路におい
ては、機械語命令が有するメモリオペランドを２
つとしているので、アドレスレジスタは２個用意
されているが、アドレスレジスタは、機械語命令
が有するメモリオペランドの個数と同数以下だけ
用意されてもかまわない。

選択回路７は、内部命令レジスタ５に保持され
るそれぞれの内部命令中で示されるメモリオペラ
ンドを、選択して選択されたメモリオペランドの
アドレスをアドレスレジスタ１１，１３のうち所
定のアドレスレジスタに供給するものであり、こ
の選択及び供給動作は、制御回路９から選択回路
７に与えられる制御信号に基づいて行なわれてい
る。アドレスレジスタ１１，１３に供給されたそ
れぞれのメモリオペランドのアドレスは、それぞ
れのアドレスレジスタ１１，１３により保持され
て、この保持されたメモリオペランドのアドレス
によりデータ処理装置のメモリ（図示せず）がア
クセスされる。

（発明が解決しようとする問題点） 以上説明したように、上述したアドレス制御回
路においては、複数のメモリオペランドを有する
１つの機械語命令は、１つのメモリオペランドを
有する複数の内部命令に分割、変換されて、それ
ぞれの内部命令中で示されるメモリオペランドの
アドレスが個別に保持されるようになつている。
このため、それぞれのメモリオペランドのアドレ
スを、これらを保持するための所定のアドレスレ
ジスタに供給するための選択回路及びこの選択回
路を制御する制御回路が必要となつていた。

そこで、この発明は、上記に鑑みてなされたも
のであり、回路構成の簡略化を図つたアドレス制
御回路を提供することを目的とする。

［発明の構成］ （問題点を解決するための手段） 上記目的を達成するために、この発明は、複数
のメモリオペランドを有する１つの機械語命令
を、１つのメモリオペランドを有する複数の内部
命令に変換し、変換によつて得られるそれぞれの
メモリオペランドのアドレスを順次出力する変換
手段と、変換手段から順次出力されるメモリオペ
ランドのアドレスを受けて、順次シフトして格納
保持する格納手段と、格納手段に格納されたアド
レスを選択してメモリに供給する選択手段とから
構成される。

（作用） 上記構成において、この発明は、順次出力され
るメモリオペランドのアドレスを、順次シフトし
て格納保持し、メモリオペランドが順次出力され
る都度に、メモリオペランドのアドレスを格納す
る領域を指定する処理を不要としている。

（実施例） 以下図面を用いてこの発明の一実施例を説明す
る。

第１図はこの発明の一実施例に係るアドレス制
御回路の構成を示すブロツク図である。同図に示
すアドレス制御回路は、機械語命令レジスタ１、
デコード分割回路３、内部命令レジスタ５を有し
ており、これらは第３図で示したものと同一物で
あり同一の機能を有し、変換分割手段として機能
するものである。さらに、アドレス制御回路は、
第１アドレスレジスタ２３及び第２アドレスレジ
スタ２５、２個の更新回路２７，２９、選択回路
３１、制御回路３３を有しており、第１アドレス
レジスタ２３と第２アドレスレジスタ２５は格納
手段として機能するものであり、選択回路３１及
び制御回路３３は選択手段として機能するもので
ある。

第１アドレスレジスタ２３は、内部命令レジス
タ５に接続されており、この内部命令レジスタ５
に保持されている内部命令で示されるメモリオペ
ランドのアドレスが供給される。第１アドレスレ
ジスタ２３に内部命令レジスタ２３からアドレス
が供給されると、第１アドレスレジスタ２３はこ
のアドレスを保持する。

さらに、第１アドレスレジスタ２３に内部命令
レジスタ５から、次のメモリオペランドのアドレ
スが供給されると、第１アドレスレジスタ２３
は、最初に供給されたアドレスを第２アドレスレ
ジスタに転送して、次に供給されたアドレスを保
持する。

第２アドレスレジスタ２５は、第１アドレスレ
ジスタ２３に接続されており、第１アドレスレジ
スタ２３から転送されたアドレスを保持するもの
である。

第１アドレスレジスタ２３と第２アドレスレジ
スタ２５は、内部命令レジスタ５に保持されるそ
れぞれの内部命令で示されるメモリオペランドで
あるアドレスの転送経路に対して、直列に接続さ
れている。したがつて、内部命令レジスタ５から
出力されて第１アドレスレジスタ２３に保持され
たアドレスは、次のメモリオペランドのアドレス
が、内部命令レジスタ５から第１アドレスレジス
タ２３に供給されると、あたかも情報がシフトレ
ジスタでシフトされるが如く、第２アドレスレジ
スタに移動して、この第２アドレスレジスタに保
持される。

なお、この実施例にあつては、機械語命令は２
つのメモリオペランドを有するものとしているた
めに、それぞれのメモリオペランドのアドレスを
保持するためのアドレスレジスタは２個用意され
ている。したがつて、アドレスレジスタは、機械
語命令のメモリオペランドの個数と同数以下だけ
用意すれば、機械語命令のそれぞれのメモリオペ
ランドのアドレスは別々に保持されることにな
る。

更新回路２７，２９は、内部命令の実行によつ
て、それぞれ対応する第１のアドレスレジスタ２
３、第２アドレスレジスタ２５に保持されたアド
レスを増加あるいは減少させて更新するものであ
る。このような更新回路２７，２９は、ストリン
グ命令や割り込み処理を実行する際に使用され
て、有効に機能するものである。

ストリング命令は、一般的にソースアドレスと
デイステイネーシヨンアドレスをそれぞれ有し、
それぞれのアドレスを更新しながら、メモリ領域
を他の領域に移動したり、メモリ領域の内容と他
のメモリ領域の内容とを比較する命令である。こ
のようなストリング命令を使用して、例えば１ワ
ードの情報を順次転送処理する場合には、以下に
示すように、 (1) ソースアドレスの内容をデイステイネーシヨ
ンアドレスに転送 (2) ソースアドレス＋４の内容をデイステイネー
シヨンアドレス＋４に転送 (3) ソースアドレス＋８の内容をデイステイネー
シヨンアドレス＋８に転送 (4) ソースアドレス＋12の内容をデイステイネー
シヨンアドレス＋12に転送 (n) ソースアドレス＋4nの内容をデイステイネ
ーシヨンアドレス＋4nに転送 して、転送処理を実行処理する。

このように、ソースアドレス、デイステイネー
シヨンアドレスを基にして、このアドレスに一定
の値を加算又は減算してアドレスを算出し、算出
したアドレスによつて順次メモリをアクセスする
ような場合には、内部命令を実行処理する際にそ
の直前の内部命令が有していたオペランドを使用
する必要が生じ、ソースアドレス及びデイステイ
ネーシヨンアドレスを保持しておく必要がある。

また、２つのメモリオペランドを有する命令が
実行中にメモリ障害（バスエラー）が発生した場
合には、メモリ障害を引き起こしたメモリアドレ
スをスタツク等に出力する必要があるため、ソー
スアドレス、デイステイネーシヨンアドレスを保
持しておく必要がある。

選択回路３１は、第１アドレスレジスタ２３と
第２アドレスレジスタ２５とから、内部命令の実
行の際に必要なメモリオペランドのアドレスが保
持されたアドレスレジスタを、制御回路２３から
供給される制御信号に基づいて選択するものであ
る。選択回路３１によりアドレスレジスタが選択
されると、選択されたアドレスレジスタに保持さ
れたアドレスは、選択回路３１とメモリ３５とを
接続するアドレス線３７を介してメモリ３５に供
給される。メモリ３５は、供給されたアドレスに
よりアクセスされる。

以上説明したように、この実施例のアドレス制
御回路は構成されており、次にこの実施例の作用
を第２図を用いて説明する。

第２図は第１図で示したアドレス制御回路の動
作を説明するためのタイミングチヤートであり、
同図は、機械語命令レジスタ１、内部命令レジス
タ５、第１アドレスレジスタ２３、第２アドレス
レジスタ２５、アドレス線３５の情報を各クロツ
ク毎に示したものである。

この実施例においては、２つのメモリオペラン
ドのアドレス（アドレスα、アドレスβ）を有す
る機械語命令のアドレス更新を含むメモリのアク
セスについて説明する。

まず、機械語命令を機械語命令レジスタ１に転
送して、機械語命令レジスタ１に保持しておく。
この状態で、第１クロツクにより機械語命令は、
デコード分割回路３に転送される。デコード分割
回路３に転送された機械語命令は、内部命令に変
換されるとともに、アドレスαをメモリオペラン
ドのアドレスとする第１の内部命令とアドレスβ
をメモリオペランドのアドレスとする第２の内部
命令とに分割される。これらの内部命令のうち、
第１の内部命令は、第２クロツクにより内部命令
レジスタ５に転送され、この第１の内部命令のア
ドレスαが第１アドレスレジスタ２３に転送され
て、第１アドレスレジスタ２３に保持される。さ
らに、このアドレスαでメモリ３５をアクセスす
るために、選択回路３１は第１アドレスレジスタ
２３を選択して、アドレスαがアドレス線３７を
介してメモリ３５に供給されてアクセスされる。

次に、第２の内部命令が、第３クロツクにより
内部命令レジスタ５に転送されて、この第２の内
部命令のアドレスβが第１アドレスレジスタ２３
に転送される。この時に、第１アドレスレジスタ
２３に保持されたアドレスαは、第２アドレスレ
ジスタ２５に移動して、アドレスαは第２アドレ
スレジスタ２５に保持される。さらに、アドレス
βでメモリ３５をアクセスするために、選択回路
３１は第１アドレスレジスタ２３を選択して、ア
ドレスβがアドレス線３７を介してメモリ３５に
供給されてアクセスされる。

次に、第１アドレスレジスタ２３に保持された
アドレスβは、第４クロツクにより更新回路２７
でアドレスβ′に更新されるとともに、第２アドレ
スレジスタ２５に保持されたアドレスαは、第４
クロツクにより更新回路２９でアドレスα′に更新
される。そして、アドレスαによりメモリ３５を
アクセスしたと同様に、アドレスα′でメモリ３５
がアクセスされ、さらに、第５クロツクにより、
アドレスβ′でメモリ３５がアクセスされる。

なお、第２図において、第４クロツクで第２ア
ドレスレジスタ２５の更新と、この第２アドレス
レジスタ２５に保持されたアドレスによるメモリ
アクセスが行なわれているが、クロツクの前半に
おいてアドレスの更新を行ない、クロツクの後半
で更新されたアドレスでメモリのアクセスを行な
うようにしている。

このように、内部命令レジスタ５から第１アド
レスレジスタ２３に転送されて保持されているア
ドレスは、内部命令レジスタ５から第１アドレス
レジスタ２３に新たにアドレスが転送されると、
第２アドレスレジスタ２５に移動して保持される
ので、内部命令レジスタ５から出力されるアドレ
スを保持するためのアドレスレジスタを選択する
必要はなくなり、したがつて、選択のための回路
を設ける必要がなくなる。

［発明の効果］ 以上説明したように、この発明によれば、複数
のメモリオペランドを有する１つの機械語命令
を、１つのメモリオペランドを有する複数の内部
命令に変換し、順次出力されるそれぞれのメモリ
オペランドのアドレスを順次シフトして格納保持
するようにしたので、メモリオペランドのアドレ
スを格納する領域をその都度指定する必要がなく
なる。これにより、指定するための構成が不要と
なり、構成を簡素化することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係るアドレス制
御回路の構成を示すブロツク図、第２図は第１図
の動作を説明するためのタイミングチヤート、第
３図はアドレス制御回路の一従来例を示す構成ブ
ロツク図である。 図の主要な部分を表わす符号の説明、１……機
械語命令レジスタ、３……デコード分割回路、５
……内部命令レジスタ、２３……第１アドレスレ
ジスタ、２５……第２アドレスレジスタ。

Claims (1)

1. 【特許請求の範囲】 １ 複数のメモリオペランドを有する１つの機械
   語命令を、１つのメモリオペランドを有する複数
   の内部命令に変換し、変換によつて得られるそれ
   ぞれのメモリオペランドのアドレスを順次出力す
   る変換手段と、 変換手段から順次出力されるメモリオペランド
   のアドレスを受けて、順次シフトして格納保持す
   る格納手段と、 格納手段に格納されたアドレスを選択してメモ
   リに供給する選択手段と を有することを特徴とするアドレス制御回路。