JPH03204030A - コンピュータ用プロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はコンピュータに関し、特に、縮小命令セットコ
ンピュータにおいて記憶動作をスピードアップする方法
および装置を提供することである。

〔従来の技術および発明が解決しようとする問題点〕

デジタルコンピュータの開発は、若干の基本命令のみを
処理することができ、プログラミングを機械語レベルで
実行しなければならないプロセッサから始まり、高レベ
ル言語で書き込まれた非常に複雑な命令を処理できるプ
ロセッサに至るまで、一連の段階を経てきた。このよう
な開発が行なわれた理由の少なくとも１つは、プログラ
マ−にとっては高レベル言語のほうが簡単であり、よシ
多くのプログラムがさらに迅速に開発されるということ
である。別の理由は、開発のある時点までは、さらに進
んだ機械がよシ急速に動作を実行していたことである。

しかしながら、よシ複雑な命令を実行するコンピュータ
の能力が絶えず向上してきた結果、コンピュータの動作
が、現実には、研究者達がごく少数の基本命令のみを使
用して動作する機械によって可能になると考えたよりも
、−層、コンピュータの動作を遅くしてしまうときが来
たのだった。

研究者達は、そこで、限られた数の命令、いわゆる縮小
命令セットを実行する進んだ機械を設計することを始め
、そのような機械が実際にある種の動作に関してはよシ
窩速で動作することを実証することができた。このよう
にして、縮小命令セットコンピュータはその略語である
ＲＩＳＣによって知られ始めたのである。

典型的なＲＩＳＣコンピュータの中央処理装詮は非常に
簡単であシ、クロックサイクルごとに１つの命令を取り
出す。最も簡単な実施例においては、ロードと記憶を除
く全ての命令は中央処理装置内の内部レジスタに作用す
る。ロード命令は、外部メモリからデータを取り出し、
そのデータを内部レジスタに導入するために使用され、
記憶命令は、内部レジスタの内容を取り出して、外部メ
モリに導入するために使用される。ＲＩＳＣプロセッサ
は命令をパイプライン化することにより動作をスピード
アップする。パイプライン化動作を実行するために利用
されるプロセッサは、通常、命令を実行するごとに、取
り出し動作ステップ、復号動作ステップ、実行動作ステ
ップ、そして戻し書き込み動作ステップを繰り返す。典
型的なパイプライン化システムでは、個々の命令は重複
しておシ、そのため、システムのクロックサイクルごと
に１つの命令が一度実行されることになる。

ＲＩＳＣコンピュータの１つの構成は、カリフォルニア
州マウンテンビューのＳｕｎ　Ｍｉｃｒｏｓｙｓｔｅｍ
ｓ＋Ｉｎｃ、が設計し、この会社が５ＰＡＲＣシリーズ
のコンピュータとして販売している５ｃａｌａｂｌｅ　
Ｐｒ。

ｃｅｓｓ　Ａｒｃｈｉｔｅｃｔｕｒｅ　（５ＰＡＲＣ）
に基づいている。５ＰＡＲＣコンピュータの１つの顕著
な特徴は、３２ビツトの命令語を使用することである。

多くのコンピュータの場合と同様、命令は、コンピュー
タ内の特定の位置へ導くアドレスと、コンピュータに何
をすべきかを教える指令とを有する。本質的には、命令
は、その命令によシアドレスされるレジスタの内容に対
し、この動作を実行することをプロセッサに指示する。

５ＰＡＲＣコンピュータでは、命令はレジスタアドレス
と、指令とを含む。通常の命令（レジスタ子レジスタ命
令と呼ばれる）は読み取られるべきレジスタの２つのア
ドレスと、それらのレジスタアドレスでデータに対し実
行されるべき動作と、動作の結果を導入すべきレジスタ
のアドレスとを指定する。このような命令の場合には、
コンピュータと関連するレジスタファイルは２つの読み
取りポートと、１つの書き込みポートとを有していなけ
ればならない。他のＲＩＳＯコンピュータと同じように
、それらの通常命令のいずれにおいても、５ＰＡＲＣコ
ンピュータのプロセッサはオフチップにならず、単にレ
ジスタファイル内の情報によって動作するのみである。

しかし、ロード命令または記憶命令はメモリからデータ
を得るため、またはメモリにデータを記憶するために使
用される。従って、そのようなロード命令や記憶命令は
、プロセッサがメモリをオフチップでアクセスすること
を要求する。これを実行するための５ＰＡＲＣ命令は、
メモリアドレス（レジスタアドレスに対抗して）を形成
するために追加されるべきデータが見出される２つのレ
ジスタアドレスを指定する。ロード命令の場合、第２の
アドレスは、そのメモリアドレスのデータを書き込むべ
きレジスタを指定する。これに対し、記憶命令の場合に
は、第３のアドレスは、メモリアドレスに書き込むべき
情報を保持しているレジスタを指定する。すなわち、５
ＰＡＲＣコンピュータにおける大半の命令は、２つのレ
ジスタを読み取り且つ第３のレジスタに書き込むように
セットアツプされるが、記憶命令はメモリアドレスを確
定するための２つのレジスタと、メモリアドレスに書き
込むべきデータを検索するための第３のレジスタの合わ
せて３つのレジスタを読み取るのである。第３のレジス
タは、記憶すべきデータを取り出すために、書き込まれ
るのではなく、読み取らなければならないので、この動
作には、３つの読み取りポートが必要である。

読み取りポートを追加するにはコストがかかる。

ソノため、５ＰＡＲＣコンピュータは余分の読み取りポ
ートを不要にするために記憶動作を２サイクルで実行す
るのが普通である。第１のサイクルの間、コンピュータ
は初めの２つのレジスタを読み取り、メモリアドレスを
計算する。第２のサイクルの間には、第３のアドレスフ
ィールドに指定されたレジスタから２つの読み取りポー
トの一方を使用してデータを読み取る。当然のことなが
ら、その結果、コンピュータの動作は遅くなる。

〔問題点を解決するための手段〕

従って、本発明の目的は、記憶動作を処理する際の５Ｐ
ＡＲＣ！ベースＲＩＳＣコｙピユータをスピードアップ
することである。

本発明の更に特定的な別の目的は、５ＰＡＲＣペ−スＲ
Ｉ　Ｓ　Ｃコンピュータにおいて記憶動作を実行するた
めに平均して２クロックサイクル分のプロセッサ時間を
必要とするという事態を改善することである。

本発明のこれらの目的およびその他の目的は、一対の読
み取りポートおよび１つの書き込みホートラ有スるレジ
スタファイルと、読み取りおよび書き込みを実行すべき
レジスタのアドレスを含む命令を保持する命令レジスタ
と、マルチプレクサと、記憶命令後のサイクルで命令レ
ジスタの書き込み位置から読み取りポートの一方ヘアド
レスを転送するためにマルチプレクサを制御する手段と
全含む中央処理装置を具備するＳＰＡＲＣベースＲＩＳ
Ｃコンピュータ用プロセツサにおいて実現される。

本発明の上記の目的および特徴と、その他の目的および
特徴は、添付の図面に関連する以下の詳細な説明を参照
することによシさらに良く理解されるであろう。図面中
、いくつかの図を通して、同じ図中符号は同じ部分を指
す。

〔表記法および用語〕

以下の詳細な説明の中には、コンピュータメモリ内部の
データビットの操作をアルゴリズムおよび記号表示によ
って表わしている部分がある。そのようなアルゴリズム
による説明や、記号表示は、データ処理技術に熟達した
人がその作業の内容を同じ技術分野の当業者に最も有効
に伝達するために利用する手段である。

ここでは、また、−膜内にも、アルゴリズムは、所望の
結果に至る首尾一貫したステップのシーケンスであると
考えられている。それらのステップは、物理的な量の物
理的な操作を必要とするステップである。通常、物理的
な量は記憶、転送、組み合わせ、比較およびその他の方
法による操作が可能である電気信号または磁気信号の形
態を取るが、必ずしもそうである必要はない。時によっ
ては、主に一般に共通して使用さｎている用語であると
いう理由によシ、それらの信号をビット、値、要素、記
号、文字、項、数などと呼ぶと好都合であることがわか
る。ただし、それらの用語およびそれに類する用語は適
切な物理的な量と関連させるべきものであり、そのよう
な量に便宜上付されたラベルであるに過ぎないというこ
とを忘れてはならない。

さらに、実行される操作を、オペレータが実行する知的
動作と一般には関連している加算または比較などの用語
で呼ぶことが多いが、本発明の一部を形成している、こ
こで説明する動作のどれをとっても、そのようなオペレ
ータの能力は多くの場合に不要であるか、または望まし
くない。動作は機械の動作である。本発明の動作を実行
するのに有用な機械には、汎用デジタルコンピュータま
たは他の同様な装置がある。いずれの場合にも、コンピ
ュータを動作させる際の方法動作と、計算それ自体の方
法との明確な区別に留意すべきである。本発明は、電気
的信号またはその他の物理的（例えば、機械的、化学的
）信号を処理して、他の所望の物理的信号を発生させる
に際してコンピュータを動作させる装置および方法のス
テップに関する。

〔実施例〕

まず、第１図について説明する。第１図には、従来の技
術による典型的なＳＰＡＲＣベースＲＩＳＣコンピュー
タの中央処理装置１０のブロック線図を示す。中央処理
装置１０は演算論理装置１２と、汎用レジスタファイル
１４とを含む。この汎用レジスタファイル１４は少なく
とも３２個の独立したレジスタを含み、それらのレジス
タは大域レジスタ８個、局所レジスタ８個、ＩＮレジス
タ８個、そしてＯＵＴレジスタ８個の４つのレジスタ群
として配列されている。それらのレジスタの詳細は本発
明を説明するうえで重要ではないので、以下では特に説
明しない。更に、中央処理装置１０が関連しているコン
ピュータの動作を制御するために利用されるいくつかの
制御／状態レジスタも含まれている。第１図に示す単独
のレジスタ１６は命令レジスタと呼ばれても良いもので
、実行すべき命令を保持する。

レジスタ１６は、位置「３１・・・Ｏコとして指定でき
る３２のビット位置を有する。ここに図示するレジスタ
１６は５ＰＡＲＣフオーマツトの標準形の命令を保持す
る。そのようなフォーマットはレジスタ子レジスタ（Ｒ
Ｒ）フォーマットと呼ばれる。この命令はビット位置［
４・・・０］には読み取るべきレジスタの５ビツトアド
レスを含み、ビット位置［１８・・・１４］には読み取
るべき別のレジスタの５ビツトアドレスを含み、ビット
位置［２４・・・１９］には実行すべき演算または指令
を含み、ビット位置［２９・・・２５］には通常の５Ｐ
ＡＲＣ命令を実行するときに書き込みの対象となるレジ
スタの５ビットアドレスヲ含んでいる。尚、各アドレス
の５つのビットによってレジスタファイル１４の３２個
のレジスタを十分に指定できる。ビット位置［１３］は
、命令のフォーマットが前述のようにＲＲフォーマット
であることを指示するために、通常は０を記憶している
。

５ＰＡＲＣＲＲフォーマットの命令を通常実行する場合
、第１のクロックサイクルの間に、ビット位置［４・・
・・０］に保持されているアドレスを５本の信号線１８
と、マルチプレクサ２７とを介してレジスタファイル１
４に転送する。その結果、アドレスされたレジスタから
３２本の信号線２０を介してデータが読み取られる。同
じクロックサイクルの間に、ビット位置［１８・・・１
４］に保持されているアドレスを５本の信号線２２を介
してレジスタファイル１４に転送すると、アドレスされ
たレジスタから３２本の信号線２４を介してデータが読
み取られる。マルチプレクサ２９は、命令のビット位置
１３にあるＯに応答して動作し、信号線２４のデータを
演算論理装置１２へ転送する。信号線２０および２４の
データは演算論理装置１２によシ命令に従って操作され
、その結果は、５本の信号線２６を介して送られた命令
のビット［２９・・・２５］により指定されるレジスタ
ファイル１４の中のレジスタに記憶される。

これに対し、５ＰＡＲＣ記憶命令を実行する場合には、
第１のクロックサイクルの間にビット位置［４・拳・０
］に保持されているアドレスを５本の信号線１８と、マ
ルチプレクサ２７とを介して、レジスタファイル１４へ
転送する。その結果、アドレスされたレジスタから３２
本の信号線２０を介してデータが読み取られる。同じク
ロックサイクルの間に、ビット位置［１８・・・１４コ
に保持されているアドレスを５本の信号線２２を介して
レジスタファイル１４へ転送すると、アドレスされたレ
ジスタから３２本の信号線２４を介してデータが読み取
られる。信号線２０および２４のデータはアドレス計算
器である演算論理装置２８によシ加算され、アドレスレ
ジスタ３６に記憶されて、情報をメモリ３０に記憶すべ
きときのメモリアドレスを形成する。

しかしながら、記憶すべき情報は、５本の信号線２６に
ある命令のビット位置［２９・・・２５コによって指定
されるレジスタファイル１４の中のレジスタに保持され
る。通常の命令では、それらのビットはレジスタファイ
ル１４の書き込みポートを指定する。通常の命令とは異
なシ、それらのビットによりアドレスされたレジスタの
情報は、書き込まれるのではなく、読み取られなければ
ならない。従って、通常の動作は実行を１サイクル遅延
させ、次のサイクルで、ビット位置［２９・・・２５］
のアドレスをマルチプレクサ２７を使用シてレジスタフ
ァイル１４の読み取りポートに配置することになるので
、アドレスされたレジスタの情報はその第２のサイクル
で読み取りポートから信号ｆｌ　２４に読み出されて、
メモリ３０へ転送されると考えればよい。なお、位置［
２９・・・２５］からビットを転送するためのマルチプ
レクサ２７の制御は第２の記憶サイクルの間に実行され
る。

通常の記憶動作を実行するには２つのクロックサイクル
を要するが、レジスタファイルに別の読み取）ポートを
設けるために回路を拡張する必要はない。

本発明は、記憶動作のほぼ四分の三で２サイクル記憶動
作によって起こるシステム遅延を、読み取りポートの数
を増やさずに排除する。まず、５ＰＡＲＣ命令フオーマ
ツトがレジスタ＋中間（Ｒｘ）フォーマット命令と呼ば
れる別の形態の命令を構成することを理解しておくこと
が必要である。このフォーマットを第２図に示す。命令
レジスタ１８のビット位置１３にあるビットが１である
ときにこのフォーマットは選択される。この命令フォー
マットではビット位置［１２・・・０〕に含まれている
データを定数として処理し、ビット位置［１８・会・１
４］のビットによりアドレスされたレジスタファイル１
４のレジスタにあるデータによってそれを操作する。こ
の命令は、定数をある結果に加算するか、または別の方
法によシ結果と組み合わせて次の結果を得るようなルー
プを含む大半のとはいえないまでも、多くの演算に使用
される。従って、この形態の命令は５ＰＡＲＣプロセツ
サの動作において非常に多く使用される。実際には、Ｒ
Ｉフォーマットの命令は、全てのケースのほぼ四分の三
で記憶命令に続く次の命令として発生することがわかっ
ている。

ＲＩフォーマットはアドレスを形成するためにレジスタ
ファイル１４の読み取りポートから読み取られるべき１
つのレジスタを指定するのみであるので、命令の実行中
、一方の読み取りポートは開放状態のままである。この
読み取りポートは、記憶命令により、ＳＰＡＲＣベース
コンピュータにおける中央処理装置１０の動作をスピー
ドアップするために利用されても良い。５ＰＡＲＣベー
スコンピュータでは、命令がパイプライン化されている
ため、そのような利用は容易に行なえるであろう。すな
わち、記憶命令を実行するためには依然として２つのサ
イクルが必要なのであるが、次のサイクルがＲＩフォー
マットのものである場合には例外なく、記憶命令の第２
のサイクル（その間に、ビット位置［２９・―・２５コ
のビットによシ指定されるアドレスに含まれているデー
タは、メモリへ転送すべきデータを含むレジスタファイ
ル１４内の１つの位置をアクセスするために読み取られ
る）は次の命令と重複する。そのため、記憶と、後続す
るＲＩ７オーマツトの命令を実行するための全所要時間
は動作の実行段階の２サイクルであって、これは２つの
非記憶命令を実行する場合と同じサイクル数である。

第３図は、本発明に従って構成されている改良された中
央処理装置１０をブロック線図の形態で示す。中央処理
装置１０は第１図に示す素子を全て含むと共に、ビット
位置［２９・・・２５コからマルチプレクサ２７に至る
信号線３４の経路中に配置されるレジスタ３２をさらに
含む。記憶動作の第１のサイクルの間に、命令レジスタ
１８のビット位置［１８・・・１４コおよび［４・・・
・０］にある情報を信号線２２および１８を介して（信
号線１８のデータはマルチプレクサ２７を介して）レジ
スタファイル１４へ転送し、読み取りポートから信号線
２０および２４に読み出されるべきアドレス情報につい
てレジスタファイル１４のレジスタのアクセスを制御す
る。同じサイクルの間に、レジスタ３２はビット位置［
２９・・・２５コから信号線３４を介して入力を受信し
、そのデータを記憶する。この情報は、記憶命令のレジ
スタ１８をクリアする次のサイクルで次の（非記憶）命
令がレジスタ１８に導入される間、レジスタ３２に保持
されている。

記憶動作の第２のサイクルでは、マルチプレクサ２７は
イネーブル入力を受信し、ピット位置［２９１＋・−２
５コのレジスタアドレスはレジスタ３２からマルチプレ
クサ２７と、通常は信号線１８に接続する読み取りポー
トとを介してレジスタファイル１４へ転送される。この
情報は記憶すべき情報を含むレジスタファイル１４中の
レジスタをアクセスする。この時点でレジスタ１８の命
令がＲＩフォーマットである場合には、ピット位置［４
・・・０］には、読み取りポートへ転送すべきアドレス
情報は含まれていない。そこで、ピット位置［１８・・
・１４］のビットによシアドレスされたレジスタファイ
ル１４のデータが演算論理装置１２によってピット位置
［１２・Φ・０コにおいて与えられる定数を使用して操
作されるのと同じサイクルの間に、ピット位置［２９・
・・２５］のビットによりアドレスされたレジスタファ
イル１４のデータは信号線２４を介してメモリ３０へ転
送される。通常のＳＰＡＲＣベースコンピュータの四分
の三の時間で、ＲＩフォーマットの命令は記憶命令に続
く次のサイクルのときに起こることが確認されているの
で、本発明の構成によれば、パイプライン化システムの
四分の三の時間で平均して１サイクルの記憶命令が発生
されることになる。

記憶命令に続く命令がＲＩフォーマットではない場合に
は、記憶命令は同じようにして実行されるのであるが、
記憶命令の第２のサイクルは、新たな命令のピット位置
［４・・・０］にある情報をレジスタファイル１４へ転
送することができないように、マルチプレクサ２γによ
シ制御される読み取りポートを利用する。従って、この
ような場合には、記憶命令に続く命令を再発行しなけれ
ばならない。これは、記憶動作の第２のサイクルの間に
命令レジスタ１８の命令のピット位置１３のビットを読
み取ることにより実行される。そのビットがＯであれば
、それは、命令がＲＲフォーマットの命令であることを
示す。記憶に続く命令のピット位置１３がＯであるとき
には、単に命令全部が無初されるだけであシ、次の動作
サイクルで同じ命令がレジスタに導入される。ただし、
このような場合には、本発明の構成が１つの記憶命令を
実行するに際して従来の回路より遅くなることが決して
ないように、記憶命令は更に典型的なシステムが要求す
るであろうと考えられる同じ２サイクル時間のうちに実
行されるという点に注意すべきである。

本発明を好ましい１実施例に関して説明したが、当業者
により本発明の趣旨から逸脱せずに様々な変形や変更を
実施しうろことは明白であろう。従りで、本発明は特許
請求の範囲によって判断されるべきである。

【図面の簡単な説明】

第１図は、従来の５ＰＡＲＣベースＲＩＳＣコンピュー
タの典型的な中央処理装置を示すブロック線図、 第２図は、典型的な５ＰＡＲＣベースＲＩＳＣコンピュ
ータのレジスタに保持されるレジスタ＋中間フォーマッ
トの命令におけるビットの位置を示す図、 第３図は、本発明に従って構成された５ＰＡＲＣベース
ＲＩＳＣコンピュータの中央処理装置を示すブロック線
図である。 １０・・・・中央処理装置、１２・・・・演算論理装置
、１４・・・・レジスタファイル、１８−・・・命令レ
ジスタ、２７，２９・・・・マルチプレクサ、３０・・
・・メモリ、３２・・・・レジスタ、３６・・・・アド
レスレジスタ。

Claims (2)

【特許請求の範囲】
1. （１）それぞれが複数のレジスタアドレスを含むパイプ
   ライン化命令を処理することができ、命令レジスタと、
   複数のレジスタおよび１つの命令に含まれることが可能
   であるアドレスの数より少ない第１の数だけ設けられる
   読み取りポートを有するレジスタファイルとを含むコン
   ピュータ用プロセッサにおいて、２サイクル命令の第１
   のクロックサイクルの間に命令レジスタに保持された命
   令のレジスタアドレスの中の１つを記憶する手段と、２
   サイクル命令の第２のサイクルの間に、レジスタアドレ
   スの中の１つを記憶する手段により記憶されたレジスタ
   アドレスを、通常は命令レジスタに導入された命令から
   レジスタアドレスを直接受信するために使用される読み
   取りポートへゲーティングする手段と、通常は命令レジ
   スタに導入された命令からレジスタアドレスを直接受信
   するために使用される読み取りポートがその２サイクル
   命令に続く命令に必要である場合、２サイクル命令の第
   ２のサイクルの間に命令レジスタの命令を再発行する手
   段とを具備したことを特徴とするコンピュータ用プロセ
   ッサ。
2. （２）一対の読み取りポートおよび１つの書き込みポー
   トを有するレジスタファイルと、読み取りおよび書き込
   みを実行すべきレジスタのアドレスに関する複数の位置
   を含む命令を保持するレジスタと、マルチプレクサと、
   記憶命令の第１のサイクルに続くクロックサイクルの間
   に、レジスタの１つの書き込み位置から一方の読み取り
   ポートへアドレスを転送するためにマルチプレクサを制
   御する手段とを含む中央処理装置を具備するＳＰＡＲＣ
   ベースＲＩＳＣコンピュータ用プロセッサ。