JPH02227730A - データ処理システム - Google Patents
データ処理システムInfo
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- JPH02227730A JPH02227730A JP2003660A JP366090A JPH02227730A JP H02227730 A JPH02227730 A JP H02227730A JP 2003660 A JP2003660 A JP 2003660A JP 366090 A JP366090 A JP 366090A JP H02227730 A JPH02227730 A JP H02227730A
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- Japan
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- instruction
- instructions
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- 230000001419 dependent effect Effects 0.000 claims description 2
- 230000003111 delayed effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 25
- 230000008859 change Effects 0.000 description 4
- 230000001934 delay Effects 0.000 description 4
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000001143 conditioned effect Effects 0.000 description 1
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30094—Condition code generation, e.g. Carry, Zero flag
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
- G06F9/3838—Dependency mechanisms, e.g. register scoreboarding
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は、データ処理システムに関し、特に、命令を実
行のためタスク指名するデータ処理システム内の機構に
関する。
行のためタスク指名するデータ処理システム内の機構に
関する。
Ｂ、従来の技術
従来より、命令シーケンスはデータ処理システム内で一
時に１つずつ実行されている。換言すれば、命令シーケ
ンスを実行するとき、最初の命令の実行が完了してから
、次の命令の実行を開始する。近時のパイプライン方式
では、命令の実行を異なる複数の段に分割している。し
たがって、異なる段での実行をオーバラップさせるとい
う手段をとることによって、多数の命令を同時に実行す
る。
時に１つずつ実行されている。換言すれば、命令シーケ
ンスを実行するとき、最初の命令の実行が完了してから
、次の命令の実行を開始する。近時のパイプライン方式
では、命令の実行を異なる複数の段に分割している。し
たがって、異なる段での実行をオーバラップさせるとい
う手段をとることによって、多数の命令を同時に実行す
る。
１８Ｍテクニカル・ディスクロージャ・プルテン、Ｖｏ
ｌ、２５、Ｎｏ、１ （１９８２年６月）、１）１）、
１３６〜１３７は、複数フィールド条件レジスタの使用
という概念を扱っている。この複数フィールド条件レジ
スタでは、各フィールドを、個別構成の命令の実行専用
に用いている。この結果、簡単な条件コードで並列性が
増大する。
ｌ、２５、Ｎｏ、１ （１９８２年６月）、１）１）、
１３６〜１３７は、複数フィールド条件レジスタの使用
という概念を扱っている。この複数フィールド条件レジ
スタでは、各フィールドを、個別構成の命令の実行専用
に用いている。この結果、簡単な条件コードで並列性が
増大する。
１８Ｍテクニカル・ディスクロージャ・プルテン、Ｖｏ
ｌ、２９、Ｎｏ、７ （１９８Ｅ！年１２月）、ｐｐ、
３１７ｅ〜３１７７は、条件レジスタに使用する２つの
追加フィールドについて開示している。
ｌ、２９、Ｎｏ、７ （１９８Ｅ！年１２月）、ｐｐ、
３１７ｅ〜３１７７は、条件レジスタに使用する２つの
追加フィールドについて開示している。
また、１８Ｍテクニカル・ディスクロージャ・プルテン
、Ｖｏｌ、３１、Ｎｏ、２（１９Ｂ８年７月’）、１）
１）、２９４〜２９６は、演算、論理または比較動作の
結果を保持して、並列動作の機会を増大させるようにし
た、条件コード・レジスタについて開示している。
、Ｖｏｌ、３１、Ｎｏ、２（１９Ｂ８年７月’）、１）
１）、２９４〜２９６は、演算、論理または比較動作の
結果を保持して、並列動作の機会を増大させるようにし
た、条件コード・レジスタについて開示している。
Ｃ０発明が解決しようとする課題
本発明の目的は、実行のため、条件レジスタ内の条件コ
ードの設定に対する、命令指名の正しい順序を確保する
、命令タスク指名装置を提供することにある。
ードの設定に対する、命令指名の正しい順序を確保する
、命令タスク指名装置を提供することにある。
０１課題を解決するための手段
本発明によれば、複数の命令を順番に記憶する回路と、
記憶した複数の命令を取り出す回路とを備えたデータ処
理システムが提供される。このデータ処理システムはま
た、複数の命令を１つまたは複数のプロセッサにタスク
指名して、単一計算サイクルで実行させる回路をも備え
ている。これらのタスク指名回路及び命令取出し回路は
、制御回路に接続されている。この制御回路は、現命令
の実行結果が、条件レジスタ内で少なくとも１ビットを
セットする先行命令の実行に依存するとき、この命令の
タスク指名を遅らせる回路である。この制御回路では、
先にタスク指名された命令によって条件レジスタがセッ
トされるまで、現命令を遅延する。
記憶した複数の命令を取り出す回路とを備えたデータ処
理システムが提供される。このデータ処理システムはま
た、複数の命令を１つまたは複数のプロセッサにタスク
指名して、単一計算サイクルで実行させる回路をも備え
ている。これらのタスク指名回路及び命令取出し回路は
、制御回路に接続されている。この制御回路は、現命令
の実行結果が、条件レジスタ内で少なくとも１ビットを
セットする先行命令の実行に依存するとき、この命令の
タスク指名を遅らせる回路である。この制御回路では、
先にタスク指名された命令によって条件レジスタがセッ
トされるまで、現命令を遅延する。
また、本発明によれば、複数の命令を順番に記憶する回
路と、複数の命令を取り出す回路とを備えたデータ処理
システムが提供される。また、複数の命令を１つまたは
複数のプロセッサにタスク指名して、単一計算サイクル
で実行させるタスク指名回路も備えている。さらに、こ
のデータ処理システムは、先行命令の実行によって条件
し□ジスタ内の少なくとも１ビットにアクセスするのが
完了する前に、現命令の実行によって、条件レジスタ内
のそのビットがセットされるとき、現命令のタスク指名
を遅延させる制御回路をも備えている。
路と、複数の命令を取り出す回路とを備えたデータ処理
システムが提供される。また、複数の命令を１つまたは
複数のプロセッサにタスク指名して、単一計算サイクル
で実行させるタスク指名回路も備えている。さらに、こ
のデータ処理システムは、先行命令の実行によって条件
し□ジスタ内の少なくとも１ビットにアクセスするのが
完了する前に、現命令の実行によって、条件レジスタ内
のそのビットがセットされるとき、現命令のタスク指名
を遅延させる制御回路をも備えている。
この制御回路では、先行命令による条件レジスタへのア
クセスが完了するまで、現命令を遅延させる。
クセスが完了するまで、現命令を遅延させる。
Ｅ、実施例
本発明は、多数のプロセッサに対して命令のタスク指名
を行なうことを対象とする。本発明においては、それぞ
れの命令が命令シーケンスに現われる順番で実行される
かのように、命令シーケンスを一時に１つずつ実行する
。しかしながら、多数の処理機能が設けであるので、順
番がくるより前に命令を実行することができる。本発明
は、具体的には、条件レジスタの内容を変更する命令が
実行される前に、その先行命令による条件レジスタの変
更に依存する命令をタスク指名しないようにする問題を
対象とする。
を行なうことを対象とする。本発明においては、それぞ
れの命令が命令シーケンスに現われる順番で実行される
かのように、命令シーケンスを一時に１つずつ実行する
。しかしながら、多数の処理機能が設けであるので、順
番がくるより前に命令を実行することができる。本発明
は、具体的には、条件レジスタの内容を変更する命令が
実行される前に、その先行命令による条件レジスタの変
更に依存する命令をタスク指名しないようにする問題を
対象とする。
第１図は、タスク指名論理回路１２に接続された一連の
命令を記憶している命令記憶装置１０を備えた多重処理
システムのブロック図である。制御論理回路１４は、線
３２及び３４を介してタスク指名論理回路１２に接続さ
れている。また条件レジスタは、線３０を介して制御論
理回路に接続されている。本発明において、この条件レ
ジスタは、各ビットが計算動作の結果を特徴づける、連
のビットを記憶するレジスタである。タスク指名論理回
路１２は、線３６．３８．４０を介してそれぞれプロセ
ッサ１８、プロセッサ２０、プロセッサ２２に接続され
ている。また、プロセッサ１８、プロセッサ２０、プロ
セッサ２２は、それぞれ線２４．２６．２８を介して条
件レジスタ１６に接続されている。前述したように、第
１図に示すこの多重処理システムは、命令が順番通りに
実行されるかのようにして、命令記憶装置１０に記憶し
た一連の命令を実行する。しかしながら、プロセッサ１
８．２０．２２は、命令をその順番がくるより前に実行
する。本発明は、条件レジスタの内容を変更するシーケ
ンス中の先行命令の実行結果に依存する命令が、条件レ
ジスタが変更されるまでは実行されないように、タスク
指名論理回路１２からの命令をタスク指名することを対
象とする。
命令を記憶している命令記憶装置１０を備えた多重処理
システムのブロック図である。制御論理回路１４は、線
３２及び３４を介してタスク指名論理回路１２に接続さ
れている。また条件レジスタは、線３０を介して制御論
理回路に接続されている。本発明において、この条件レ
ジスタは、各ビットが計算動作の結果を特徴づける、連
のビットを記憶するレジスタである。タスク指名論理回
路１２は、線３６．３８．４０を介してそれぞれプロセ
ッサ１８、プロセッサ２０、プロセッサ２２に接続され
ている。また、プロセッサ１８、プロセッサ２０、プロ
セッサ２２は、それぞれ線２４．２６．２８を介して条
件レジスタ１６に接続されている。前述したように、第
１図に示すこの多重処理システムは、命令が順番通りに
実行されるかのようにして、命令記憶装置１０に記憶し
た一連の命令を実行する。しかしながら、プロセッサ１
８．２０．２２は、命令をその順番がくるより前に実行
する。本発明は、条件レジスタの内容を変更するシーケ
ンス中の先行命令の実行結果に依存する命令が、条件レ
ジスタが変更されるまでは実行されないように、タスク
指名論理回路１２からの命令をタスク指名することを対
象とする。
第２図は、条件レジスタの記憶内容を示す図である。こ
の好ましい実施例では、条件レジスタは、４つのフィー
ルドに分割した１６ビットで構成されている。各フィー
ルドは同じで、４ビットずつ含んでいる。この例では、
ビットＯが以下条件を示し、ビート１が「超」条件を示
し、ビット２が等「値」条件を示し、かつビット３がオ
ーバフロー条件を示す。また、この好ましい本実施例で
は、１つのフィールドが、例えば浮動小数点処理ユニッ
トなど、専用命令を実行する特定のプロセッサ専用に充
てられている。
の好ましい実施例では、条件レジスタは、４つのフィー
ルドに分割した１６ビットで構成されている。各フィー
ルドは同じで、４ビットずつ含んでいる。この例では、
ビットＯが以下条件を示し、ビート１が「超」条件を示
し、ビット２が等「値」条件を示し、かつビット３がオ
ーバフロー条件を示す。また、この好ましい本実施例で
は、１つのフィールドが、例えば浮動小数点処理ユニッ
トなど、専用命令を実行する特定のプロセッサ専用に充
てられている。
第３図は、命令フォーマットの図である。この好ましい
実施例の命令フォーマットでは、最初の４ビットは目標
指定を示すが、それは目標レジスタ、もしくは条件レジ
スタの目標ビットまたはフィールド指定のどれでもよい
。この４ビットが目標レジスタを指定する場合、この指
定は、命令を実行しているプロセッサの汎用レジスタを
示す。
実施例の命令フォーマットでは、最初の４ビットは目標
指定を示すが、それは目標レジスタ、もしくは条件レジ
スタの目標ビットまたはフィールド指定のどれでもよい
。この４ビットが目標レジスタを指定する場合、この指
定は、命令を実行しているプロセッサの汎用レジスタを
示す。
こうしたフィールドはまた、条件レジスタの変更または
アクセスを行なうべき部分を指定することができる。同
様にして、ビット４ないし７及びビット８ないし１１は
、それぞれソースへの汎用レジスタ及びソースＢの汎用
レジスタを表す。ビット１２ないしビット３１は、実行
すべき動作を指定する。
アクセスを行なうべき部分を指定することができる。同
様にして、ビット４ないし７及びビット８ないし１１は
、それぞれソースへの汎用レジスタ及びソースＢの汎用
レジスタを表す。ビット１２ないしビット３１は、実行
すべき動作を指定する。
第４図は、タスク指定論理回路１２及び制御回路１４を
示すブロック図である。制御回路１４は、線１２０（第
１図の線３０に相当）を介して更新を受は取る有効ビッ
ト・マスク論理回路１１２を備えている。この有効ビッ
ト・マスク論理回路１１２の出力は、線１２４（第１図
の線３２に相当）を介して送出される。また、有効ビッ
ト・マスク論理回路１１２は、線１２２（第１図の線３
４に相当）を介してデータを受は取る。一方、タスク指
名論理回路１２は、インタロック回路１１８に接続され
た命令ラッチ回路１００．１０２．１０４と、復号回路
１０６．１０８．１１０とから構成される。動作に際し
ては、３つの命令が単一信号サイクルで命令記憶装置１
０（第１図参照）から取り出されて、命令ラッチ回路１
００．１０２．１０４に供給される。次に、これらの命
令はインタロック論理回路１１８と、当該の復号論理回
路１０６．１０８．１１０とに送出される。復号論理回
路１０６．１０８．１１０は、インタロック論理回路１
１８に情報を送出する。インタロック論理回路１１８の
出力信号は、線１２６．１２８．１３０を介して送出さ
れる。これらの信号は、当該のプロセッサに対する命令
をタスク指名するよう指示する。
示すブロック図である。制御回路１４は、線１２０（第
１図の線３０に相当）を介して更新を受は取る有効ビッ
ト・マスク論理回路１１２を備えている。この有効ビッ
ト・マスク論理回路１１２の出力は、線１２４（第１図
の線３２に相当）を介して送出される。また、有効ビッ
ト・マスク論理回路１１２は、線１２２（第１図の線３
４に相当）を介してデータを受は取る。一方、タスク指
名論理回路１２は、インタロック回路１１８に接続され
た命令ラッチ回路１００．１０２．１０４と、復号回路
１０６．１０８．１１０とから構成される。動作に際し
ては、３つの命令が単一信号サイクルで命令記憶装置１
０（第１図参照）から取り出されて、命令ラッチ回路１
００．１０２．１０４に供給される。次に、これらの命
令はインタロック論理回路１１８と、当該の復号論理回
路１０６．１０８．１１０とに送出される。復号論理回
路１０６．１０８．１１０は、インタロック論理回路１
１８に情報を送出する。インタロック論理回路１１８の
出力信号は、線１２６．１２８．１３０を介して送出さ
れる。これらの信号は、当該のプロセッサに対する命令
をタスク指名するよう指示する。
第５図は、第４図に示した復号論理回路の処理内容を示
すものである。第５図において、命令は線１４２を介し
て供給され、ハードワイヤ式論理回路で復号されて、図
示の信号を送出する。信号群１４４は、命令の実行によ
って条件レジスタ１６（第１図参照）の内容が変更され
ることを示す。
すものである。第５図において、命令は線１４２を介し
て供給され、ハードワイヤ式論理回路で復号されて、図
示の信号を送出する。信号群１４４は、命令の実行によ
って条件レジスタ１６（第１図参照）の内容が変更され
ることを示す。
即ち、第１の信号はビットが変更されることを示し、第
２の信号はフィールドが変更されることを示し、第３の
信号は条件レジスタ１６の全ビットが変更されることを
示す。信号群１４６は、命令を実行したとき、命令のソ
ースＡフィールドが、条件レジスタの１ビット、１フイ
ールドまたは全ビットを使用することを示す。同様に、
信号群１４８は、ソースＢフィールドについて同様のこ
とを示す。信号１５０は、命令が、数値を条件レジスタ
１６に記録させる記録条件コード命令であることを示す
。同様に、信号１５２は、復号される命令が浮動小数点
数処理動作を指定することを示す。
２の信号はフィールドが変更されることを示し、第３の
信号は条件レジスタ１６の全ビットが変更されることを
示す。信号群１４６は、命令を実行したとき、命令のソ
ースＡフィールドが、条件レジスタの１ビット、１フイ
ールドまたは全ビットを使用することを示す。同様に、
信号群１４８は、ソースＢフィールドについて同様のこ
とを示す。信号１５０は、命令が、数値を条件レジスタ
１６に記録させる記録条件コード命令であることを示す
。同様に、信号１５２は、復号される命令が浮動小数点
数処理動作を指定することを示す。
第６図は、命令１のインタロック回路の構成内容を示す
。目標フィールドのデータは、線１３２ａを介して宛先
発生回路２００に供給される。線１３１上の復号信号も
また、この宛先発生回路２００に供給される。この宛先
発生論理回路２００は、線２０２上に出力信号を送出す
る。また、このインタロック回路は、３つの条件レジス
タ・インタロック回路２０６．２０８．２１０から構成
される。これらの回路２０６．２０８．２１０は、復号
論理回路、ならびに条件レジスタ有効線（即ち、第４図
に示した有効ビット・マスク論理回路１１２の線）から
のそれぞれの入力、及びソースハフイールドもしくはソ
ースＢフィールドのデータまたは宛先発生回路２００の
出力を受は取る。
。目標フィールドのデータは、線１３２ａを介して宛先
発生回路２００に供給される。線１３１上の復号信号も
また、この宛先発生回路２００に供給される。この宛先
発生論理回路２００は、線２０２上に出力信号を送出す
る。また、このインタロック回路は、３つの条件レジス
タ・インタロック回路２０６．２０８．２１０から構成
される。これらの回路２０６．２０８．２１０は、復号
論理回路、ならびに条件レジスタ有効線（即ち、第４図
に示した有効ビット・マスク論理回路１１２の線）から
のそれぞれの入力、及びソースハフイールドもしくはソ
ースＢフィールドのデータまたは宛先発生回路２００の
出力を受は取る。
３つの条件レジスタ・インタロック回路２０６．２０８
．２１０の各出力は、ＮＯＲゲート２１８に入力される
。次に、このＮＯＲゲート２１８は、命令１をタスク指
名することができるか否かを示す単ビット信号を線２２
０上に送出する。
．２１０の各出力は、ＮＯＲゲート２１８に入力される
。次に、このＮＯＲゲート２１８は、命令１をタスク指
名することができるか否かを示す単ビット信号を線２２
０上に送出する。
動作に際して、第６図のインタロック論理回路は、１）
命令１が条件レジスタ１６（第１図参照）の内容の少な
くとも一部に依存していること、及び２）条件レジスタ
の特定部分が現時点で有効であること（即ち、条件レジ
スタの一部分について、その時点で読出しまたは書込み
が可能であること）の２点を単に決定する。このため、
条件レジスタの所要部分が有効でない場合、命令は待期
して後のサイクルでタスク指名されることとなる。
命令１が条件レジスタ１６（第１図参照）の内容の少な
くとも一部に依存していること、及び２）条件レジスタ
の特定部分が現時点で有効であること（即ち、条件レジ
スタの一部分について、その時点で読出しまたは書込み
が可能であること）の２点を単に決定する。このため、
条件レジスタの所要部分が有効でない場合、命令は待期
して後のサイクルでタスク指名されることとなる。
第７図は、宛先発生論理回路２００の詳細論理ブロック
図である。４ビット目標フイールドと、復号論理回路か
らの記録線及び浮動小数点用線とが、図示のように設け
られている。宛先発生論理回路２００の出力は、命令に
よって変更されるフィールドと、そのフィールドのビッ
トとを示す。
図である。４ビット目標フイールドと、復号論理回路か
らの記録線及び浮動小数点用線とが、図示のように設け
られている。宛先発生論理回路２００の出力は、命令に
よって変更されるフィールドと、そのフィールドのビッ
トとを示す。
第８図は、を効ビット・マスク論理回路を示す論理ブロ
ック図である。この有効ビット・マスク論理回路は、ビ
ットもしくはフィールドまたはレジスタの内容全体が有
効であるか否かを示す信号を、線１２４として設けた第
１図の２１本の線上に送出する。
ック図である。この有効ビット・マスク論理回路は、ビ
ットもしくはフィールドまたはレジスタの内容全体が有
効であるか否かを示す信号を、線１２４として設けた第
１図の２１本の線上に送出する。
第９図は、条件レジスタ・インタロック論理回路を示す
論理ブロック図である。第９図において、マルチプレク
サ１７０は、線１７１を介して宛先フィールドもしくは
ソースハフイールドまたはソースＢフィールドのデータ
を受は取り、線１７２上の条件レジスタ・ビット有効信
号のうちの１つを選択する。このマルチプレクサ１７０
の出力は、復号回路からの変更ビット信号もしくはソー
ス式ビット使用信号またはソースＢビット使用信号と組
み合わされて、命令をタスク指名すべきか否かを示す。
論理ブロック図である。第９図において、マルチプレク
サ１７０は、線１７１を介して宛先フィールドもしくは
ソースハフイールドまたはソースＢフィールドのデータ
を受は取り、線１７２上の条件レジスタ・ビット有効信
号のうちの１つを選択する。このマルチプレクサ１７０
の出力は、復号回路からの変更ビット信号もしくはソー
ス式ビット使用信号またはソースＢビット使用信号と組
み合わされて、命令をタスク指名すべきか否かを示す。
同様にして、マルチプレクサ１７４は、線１７５を介し
て宛先フィールドもしくはソースハフイールドまたはソ
ースＢフィールドのデータのうちの上位２ビットを受は
取り、線１７６上の条件レジスタ・フィールド有効信号
の１つを選択する。選択された信号が、復号論理回路か
らのフィールド変更信号もしくはソースＡフィールド使
用信号またはソースＢフィールド使用信号と組み合わさ
れて、命令をタスク指名すべきか否かを示す。最後に、
ＮＯＲゲート１７８及びＮＯＴゲート１７９は、復号論
理回路からの全ピット変更信号もしくは、ソースＡ全ビ
ット使用信号またはソースＢ全ビット使用信号と、有効
ビット・マスク論理回路１１２からの条件レジスタ全ビ
ット有効信号とを受は取って、命令をタスク指名すべき
か否かを示す信号を送出する。
て宛先フィールドもしくはソースハフイールドまたはソ
ースＢフィールドのデータのうちの上位２ビットを受は
取り、線１７６上の条件レジスタ・フィールド有効信号
の１つを選択する。選択された信号が、復号論理回路か
らのフィールド変更信号もしくはソースＡフィールド使
用信号またはソースＢフィールド使用信号と組み合わさ
れて、命令をタスク指名すべきか否かを示す。最後に、
ＮＯＲゲート１７８及びＮＯＴゲート１７９は、復号論
理回路からの全ピット変更信号もしくは、ソースＡ全ビ
ット使用信号またはソースＢ全ビット使用信号と、有効
ビット・マスク論理回路１１２からの条件レジスタ全ビ
ット有効信号とを受は取って、命令をタスク指名すべき
か否かを示す信号を送出する。
第１０図は、命令２用のインタロック論理回路である。
第１０図に示すこのインタロック論理回路は、３つの追
加比較回路３１６．３１８．３２０を設けである点を除
けば、前述した命令１用のインタロック論理回路と同様
の構成を有している。
加比較回路３１６．３１８．３２０を設けである点を除
けば、前述した命令１用のインタロック論理回路と同様
の構成を有している。
宛先発生回路３００と、条件レジスタ・インタロック回
路３０４．３０Ｂ、３０８とは、それぞれ命令１用のイ
ンタロック論理回路の対応する要素と同様である。ただ
し、この命令２用のインタロック論理回路は、出力側に
比較回路３１６．３１８．３２０を備えている。そして
、これらの比較回路３１６．３１８．３２０は、宛先発
生回路３０２の出力線、ソースハフイールド及びソース
Ｂフィールド、復号２信号線１３３（命令２の復号信号
）、並びにいずれも命令インタロック論理回路からの、
復号１信号線１３１及び宛先発生信号線２０２に接続さ
れている。
路３０４．３０Ｂ、３０８とは、それぞれ命令１用のイ
ンタロック論理回路の対応する要素と同様である。ただ
し、この命令２用のインタロック論理回路は、出力側に
比較回路３１６．３１８．３２０を備えている。そして
、これらの比較回路３１６．３１８．３２０は、宛先発
生回路３０２の出力線、ソースハフイールド及びソース
Ｂフィールド、復号２信号線１３３（命令２の復号信号
）、並びにいずれも命令インタロック論理回路からの、
復号１信号線１３１及び宛先発生信号線２０２に接続さ
れている。
第１１図は、比較論理回路の構成内容を示すものである
。この比較論理回路は、命令２と命令１との間に条件レ
ジスタ依存性がないことを示す信号を送出する。即ち、
論理回路３５２は、命令１と命令２との間でいずれかの
個別ビット位置について条件レジスタ依存性があるか否
かを指示する。
。この比較論理回路は、命令２と命令１との間に条件レ
ジスタ依存性がないことを示す信号を送出する。即ち、
論理回路３５２は、命令１と命令２との間でいずれかの
個別ビット位置について条件レジスタ依存性があるか否
かを指示する。
論理回路３５０は、命令１及び命令２のフィールド間で
条件レジスタ依存性があるか否かを決定する。同様にし
て、論理回路３５４は、命令１と命令２との間で条件レ
ジスタ全体（条件レジスタの全ビット）について条件レ
ジスタ依存性があるか否かを決定する。ＮＯＲゲート３
２２は、インタロック論理回路３０４．３０Ｂ、３０８
ならびに比較回路３１６．３１８及び３２０からの入力
信号を受は取って、命令２をタスク指定すべきか否かを
示す信号を線３２４上に送出する。
条件レジスタ依存性があるか否かを決定する。同様にし
て、論理回路３５４は、命令１と命令２との間で条件レ
ジスタ全体（条件レジスタの全ビット）について条件レ
ジスタ依存性があるか否かを決定する。ＮＯＲゲート３
２２は、インタロック論理回路３０４．３０Ｂ、３０８
ならびに比較回路３１６．３１８及び３２０からの入力
信号を受は取って、命令２をタスク指定すべきか否かを
示す信号を線３２４上に送出する。
第１２図は、命令３用のインタロツタ論理回路である。
ここで、宛先発生論理回路４００と、条件レジスタ・イ
ンタロック論理回路４０２．４０４．４０６とは、命令
１用のインタロック論理回路及び命令２月のインタロッ
ク論理回路の対応する要素と同様であることに注意され
たい。また、比較回路４０８．４１０．４１２は、それ
ぞれ命令２用のインタロック論理回路の比較回路３１６
．３１８．３２０と同様である。さらに、この命令３用
のインタロツタ論理回路は、比較回路４１４．４１６．
４１８を備えている。宛先発生回路４００は、条件レジ
スタ・インタロック回路４０２．４０４．４０６と共に
、現時点て有効（線１２４を通して指示される）である
条件レジスタの各部分について、命令３に条件レジスタ
依存性があるか否かを示す信号を送出する。同様にして
、比較回路４０８．４１０．４１２は、命令１と命令３
との間に条件レジスタ依存性があるか否かについて指示
する。また同様に、比較回路４１４．４１６．４１８は
、命令３と命令２との間に条件レジスタ依存性があるか
否かを決定する。
ンタロック論理回路４０２．４０４．４０６とは、命令
１用のインタロック論理回路及び命令２月のインタロッ
ク論理回路の対応する要素と同様であることに注意され
たい。また、比較回路４０８．４１０．４１２は、それ
ぞれ命令２用のインタロック論理回路の比較回路３１６
．３１８．３２０と同様である。さらに、この命令３用
のインタロツタ論理回路は、比較回路４１４．４１６．
４１８を備えている。宛先発生回路４００は、条件レジ
スタ・インタロック回路４０２．４０４．４０６と共に
、現時点て有効（線１２４を通して指示される）である
条件レジスタの各部分について、命令３に条件レジスタ
依存性があるか否かを示す信号を送出する。同様にして
、比較回路４０８．４１０．４１２は、命令１と命令３
との間に条件レジスタ依存性があるか否かについて指示
する。また同様に、比較回路４１４．４１６．４１８は
、命令３と命令２との間に条件レジスタ依存性があるか
否かを決定する。
ＮＯＲゲート４５０は、条件レジスタ・インタロック論
理回路４０２．４０４．４０６と、比較回路４０８．４
１０．４１２．４１４．４１６．４１８とからの入力を
受は取って、命令３をタスク指名することができるか否
かを示す信号を線４５２上に送出する。
理回路４０２．４０４．４０６と、比較回路４０８．４
１０．４１２．４１４．４１６．４１８とからの入力を
受は取って、命令３をタスク指名することができるか否
かを示す信号を線４５２上に送出する。
ここで述べた実施例では、命令１が条件レジスタにアク
セスできる前に、命令２及び命令３のいずれも条件レジ
スタの内容を決して変更しないようになっていることを
了承されたい。同様にして、命令３は、命令２が条件レ
ジスタにアクセスできる前に、条件レジスタの内容を変
更することはない。換言すれば、命令１が条件レジスタ
のビットもしくはフィールドまたは全ビットのデータを
読み出す場合に、命令３が条件レジスタの任意の部分を
変更しているなら、命令１と命令３を同時にタスク指名
し得るとしても、命令３は正規の順番でそのような変更
を行なうこととなる。
セスできる前に、命令２及び命令３のいずれも条件レジ
スタの内容を決して変更しないようになっていることを
了承されたい。同様にして、命令３は、命令２が条件レ
ジスタにアクセスできる前に、条件レジスタの内容を変
更することはない。換言すれば、命令１が条件レジスタ
のビットもしくはフィールドまたは全ビットのデータを
読み出す場合に、命令３が条件レジスタの任意の部分を
変更しているなら、命令１と命令３を同時にタスク指名
し得るとしても、命令３は正規の順番でそのような変更
を行なうこととなる。
しかしながら、本発明の教示から、命令１と命令３との
条件レジスタ依存性がないように、条件付きタスク指名
を行なう方法が明らかになるはずである。このことは、
インタロック論理回路に比較回路を付加して、次の命令
が、先行命令が現時点でソースとして使用している条件
レジスタのフィールドまたはビットを変更するものであ
る場合は次の命令がタスク指名されないようにすること
によって実現できるはずである。この場合、比較回路は
、既に開示した比較回路と同様の構成を有し、ＮＯＲゲ
ートに追加の入力を加えてタスク指名信号を発生させる
。−例として、命令２について、命令１からの入力とし
てソースＡ及びソースＢを存する、８つの比較回路から
なるバンク２個を付加することができる。
条件レジスタ依存性がないように、条件付きタスク指名
を行なう方法が明らかになるはずである。このことは、
インタロック論理回路に比較回路を付加して、次の命令
が、先行命令が現時点でソースとして使用している条件
レジスタのフィールドまたはビットを変更するものであ
る場合は次の命令がタスク指名されないようにすること
によって実現できるはずである。この場合、比較回路は
、既に開示した比較回路と同様の構成を有し、ＮＯＲゲ
ートに追加の入力を加えてタスク指名信号を発生させる
。−例として、命令２について、命令１からの入力とし
てソースＡ及びソースＢを存する、８つの比較回路から
なるバンク２個を付加することができる。
第１３図は、命令間にデータ依存性がない例を示すタイ
ミング図である。サイクル１で、命令１ないし３を取り
出す。サイクル２で、命令４ないし６を取り出すと共に
、命令１ないし３をタスク指名する。サイクル３で、命
令７ないし９を取り出し、命令４ないし６をタスク指名
し、かつ命令１ないし３を当該のプロセッサで復号する
。サイクル４で、命令７ないし９をタスク指名し、命令
４ないし６を当該のプロセッサで復号し、がっ命令１な
いし３を実行する。また、サイクル５では、命令７ない
し９を復号すると共に、命令４ないし６を実行する。
ミング図である。サイクル１で、命令１ないし３を取り
出す。サイクル２で、命令４ないし６を取り出すと共に
、命令１ないし３をタスク指名する。サイクル３で、命
令７ないし９を取り出し、命令４ないし６をタスク指名
し、かつ命令１ないし３を当該のプロセッサで復号する
。サイクル４で、命令７ないし９をタスク指名し、命令
４ないし６を当該のプロセッサで復号し、がっ命令１な
いし３を実行する。また、サイクル５では、命令７ない
し９を復号すると共に、命令４ないし６を実行する。
第１４図は、命令３が先にタスク指名した命令ＩＯに依
存する場合の、本発明の動作を示すタイミング図である
。サイクル１で、命令工ないし３を取り出すと共に、命
令ＩＯをプロセッサ１で復号する。サイクル２では、命
令１及び２のみをタスク指名する（条件レジスタ依存性
があるので、条件レジスタが命令３の実行に必要なデー
タを記憶するために、命令ＩＯの実行が完了するまで、
命令３をタスク指名しないことが必要である）。
存する場合の、本発明の動作を示すタイミング図である
。サイクル１で、命令工ないし３を取り出すと共に、命
令ＩＯをプロセッサ１で復号する。サイクル２では、命
令１及び２のみをタスク指名する（条件レジスタ依存性
があるので、条件レジスタが命令３の実行に必要なデー
タを記憶するために、命令ＩＯの実行が完了するまで、
命令３をタスク指名しないことが必要である）。
命令ＩＯを実行した後に、サイクル３で、命令３を最後
にタスク指名する。
にタスク指名する。
第１５図は、命令３が命令１に依存し、かつ命令１及び
命令３を同一サイクルで取り出す場合の、動作を示すタ
イミング図である。サイクル１で、命令１ないし３を取
り出す。サイクル２で、命令４ないし６を取り出すと共
に、命令１及び２のみをタスク指名する（命令３は命令
１の実行完了に依存しているため）。したがって、サイ
クル３ては、命令７ないし９を取り出すが、命令１の実
行が完了するまで命令３をそのままにしておく必要があ
るので、どの命令をもタスク指名しない。サイクル４で
、命令１を最終的に実行する。したがって、サイクル５
で、命令３ないし５をタスク指名する。
命令３を同一サイクルで取り出す場合の、動作を示すタ
イミング図である。サイクル１で、命令１ないし３を取
り出す。サイクル２で、命令４ないし６を取り出すと共
に、命令１及び２のみをタスク指名する（命令３は命令
１の実行完了に依存しているため）。したがって、サイ
クル３ては、命令７ないし９を取り出すが、命令１の実
行が完了するまで命令３をそのままにしておく必要があ
るので、どの命令をもタスク指名しない。サイクル４で
、命令１を最終的に実行する。したがって、サイクル５
で、命令３ないし５をタスク指名する。
以上、本発明を特定の実施例に関して説明したが、本発
明はこの説明に限定されるものではない。
明はこの説明に限定されるものではない。
即ち、本発明の説明に基づけば、その他の実施例は勿論
のこと、既述した実施例に関する種々の変更を行ない得
ることは、当業者にとって明白である。したがって、特
許請求の範囲は、本発明の真の範囲に含まれるこの種の
変更または実施例を金色するものである。
のこと、既述した実施例に関する種々の変更を行ない得
ることは、当業者にとって明白である。したがって、特
許請求の範囲は、本発明の真の範囲に含まれるこの種の
変更または実施例を金色するものである。
Ｆ０発明の効果
以上のように本発明によれば、命令順序を正しく確保す
ることができ、効率のよい命令実行が達成できる。
ることができ、効率のよい命令実行が達成できる。
第１図は、命令タスク指名回路を示すブロック図である
。 第２図は、条件レジスタの記憶内容を示す図である。 第３図は、命令フォーマットを示す図である。 第４図は、タスク指名論理回路の構成内容を示すブロッ
ク図である。 第５図は、タスク指名論理回路の命令復号論理回路の入
力及び出力を示すブロック図である。 第６図は、命令１のインタロック回路の構成内容を示す
ブロック図である。 第７図は、命令１の宛先発生回路の構成内容を示すブロ
ック図である。 第８図は、条件レジスタ有効ビット・マスク論理回路の
構成内容を示す論理ブロック図である。 第９図は、条件レジスタ・インタロック回路の構成内容
を示すブロック図である。 第１０図は、命令２のインタロック回路を示すブロック
図である。 第１１図は、比較回路の構成内容を示す論理ブロック図
である。 第１２図は、命令３のインタロツタ回路を示すブロック
図である。 第１３図は、依存性を有しない命令シーケンスのパイプ
ライン式実行を示すタイミング図である。 第１４図は、現取出し命令が条件レジスタにビットを記
憶している先行取出し命令の実行の結果に依存する場合
の、命令シーケンスのパイプライン式実行を示すタイミ
ング図である。 第１５図は、取出し命令の１つが別の同時取出し命令の
実行結果に依存する場合の、同時取出し命令のパイプラ
イン式実行を示すタイミング図である。 １０・・・・命令記憶装置、１２・・・・タスク指名論
理回路、１４・・・・制御論理回路、１６・・・・条件
レジスタ、１８．２０．２２・・・・プロセッサ。 ＝ ２１−
。 第２図は、条件レジスタの記憶内容を示す図である。 第３図は、命令フォーマットを示す図である。 第４図は、タスク指名論理回路の構成内容を示すブロッ
ク図である。 第５図は、タスク指名論理回路の命令復号論理回路の入
力及び出力を示すブロック図である。 第６図は、命令１のインタロック回路の構成内容を示す
ブロック図である。 第７図は、命令１の宛先発生回路の構成内容を示すブロ
ック図である。 第８図は、条件レジスタ有効ビット・マスク論理回路の
構成内容を示す論理ブロック図である。 第９図は、条件レジスタ・インタロック回路の構成内容
を示すブロック図である。 第１０図は、命令２のインタロック回路を示すブロック
図である。 第１１図は、比較回路の構成内容を示す論理ブロック図
である。 第１２図は、命令３のインタロツタ回路を示すブロック
図である。 第１３図は、依存性を有しない命令シーケンスのパイプ
ライン式実行を示すタイミング図である。 第１４図は、現取出し命令が条件レジスタにビットを記
憶している先行取出し命令の実行の結果に依存する場合
の、命令シーケンスのパイプライン式実行を示すタイミ
ング図である。 第１５図は、取出し命令の１つが別の同時取出し命令の
実行結果に依存する場合の、同時取出し命令のパイプラ
イン式実行を示すタイミング図である。 １０・・・・命令記憶装置、１２・・・・タスク指名論
理回路、１４・・・・制御論理回路、１６・・・・条件
レジスタ、１８．２０．２２・・・・プロセッサ。 ＝ ２１−
Claims (2)
- （１）複数の命令を順番に記憶する手段と、複数の命令
を取り出す手段と、 複数の命令を１つまたは複数のプロセッサにタスク指名
して、単一計算サイクルで実行するようにした手段と、 現命令が、条件レジスタ中の少なくとも１ビットをセッ
トする先行命令の実行に依存した実行結果を有するとき
、前記条件レジスタのセットが完了するまで、現命令の
タスク指名を遅延させる制御手段と を具備するデータ処理システム。 - （２）複数の命令を順番に記憶する手段と、複数の命令
を取り出す手段と、 複数の命令を１つまたは複数のプロセッサにタスク指名
して、単一計算サイクルで実行するようにした手段と、 先行命令の実行によって、条件レジスタの少なくとも１
ビットにアクセスするのが完了する前に、現命令の実行
によって、前記条件レジスタのその１ビットがセットさ
れるとき、前記先行命令による前記条件レジスタへのア
クセスが完了するまで、現命令のタスク指名を遅延させ
る制御手段とを具備するデータ処理システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US29771389A | 1989-01-13 | 1989-01-13 | |
| US297713 | 1989-01-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02227730A true JPH02227730A (ja) | 1990-09-10 |
| JP2653037B2 JP2653037B2 (ja) | 1997-09-10 |
Family
ID=23147435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003660A Expired - Lifetime JP2653037B2 (ja) | 1989-01-13 | 1990-01-12 | データ処理システム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5479622A (ja) |
| EP (1) | EP0378415A3 (ja) |
| JP (1) | JP2653037B2 (ja) |
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| JPH05233284A (ja) * | 1992-01-27 | 1993-09-10 | Nec Corp | 命令先取り方式 |
| JPH06110688A (ja) * | 1991-06-13 | 1994-04-22 | Internatl Business Mach Corp <Ibm> | 複数の順序外れ命令を並行処理するためのコンピュータ・システム |
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| JPH08234982A (ja) * | 1996-03-08 | 1996-09-13 | Hitachi Ltd | 並列処理装置 |
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| US5745723A (en) * | 1989-09-04 | 1998-04-28 | Mitsubishi Denki Kabushiki Kaisha | Data processing system capable of execution of plural instructions in parallel |
| JP3639927B2 (ja) * | 1993-10-04 | 2005-04-20 | 株式会社ルネサステクノロジ | データ処理装置 |
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- 1990-01-12 JP JP2003660A patent/JP2653037B2/ja not_active Expired - Lifetime
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1994
- 1994-11-14 US US08/339,315 patent/US5479622A/en not_active Expired - Lifetime
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| EP0378415A3 (en) | 1991-09-25 |
| EP0378415A2 (en) | 1990-07-18 |
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