JPH08234982A

JPH08234982A - 並列処理装置

Info

Publication number: JPH08234982A
Application number: JP5129896A
Authority: JP
Inventors: Kenichi Kurosawa; 憲一黒沢; Shigeya Tanaka; 成弥田中; Yasuhiro Nakatsuka; 康弘中塚; Tadaaki Bando; 忠秋坂東
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-03-08
Filing date: 1996-03-08
Publication date: 1996-09-13
Anticipated expiration: 2012-07-30
Also published as: JP2636821B2

Abstract

(57)【要約】【課題】並列処理と逐次処理との互換性を持たせて処理
能力を高める。【解決手段】逐次処理を行う際には、並列処理装置は処
理状態識別フラグをＯＦＦにし、プログラムカウンタを
１つずつ増加させ、各演算ユニットにおいて１命令ずつ
処理する。並列処理を行う時には、処理状態識別フラグ
をＯＮにし、プログラムカウンタをｍずつ増加させ、ｍ
個の命令を読み出してｍ個の演算ユニットでｍ個の命令
を並列処理する。これら２種類の処理のいずれかを選択
するために、処理状態識別フラグを変更する識別変更命
令を有し、プログラムの命令は前記処理状態識別フラグ
に応じて演算ユニットで処理される。【効果】逐次処理と並列処理が実現でき、またそれぞれ
の処理が選択できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はミニコン，マイコン
等のＣＰＵに係り、特に高速動作に好適な並列処理装置
に関する。

【０００２】

【従来の技術】従来より、計算機の高速化のために、種
々の工夫が行われている。代表的な手法にパイプライン
がある。パイプラインとは、１つの命令の処理を完全に
終えてから次の命令を始めるのではなくて、１つの命令
を複数ステージに分け、最初の命令が２番目のステージ
にさしかかったところで、次の命令の最初のステージの
処理を始めるというようにバケツリレー式に処理する方
法である。このような方法については、富田眞治著「並
列計算機構成論」昭晃堂ｐ.２５〜６８に詳しく論じら
れている。ｎ段パイプライン方式を用いれば、それぞれ
のパイプラインステージにて処理されている命令は１つ
であるが、全体としてｎ個の命令を同時に処理すること
ができ、パイプラインピッチごとに、１つの命令の処理
を終えることができる。

【０００３】さて、計算機の命令アーキテクチャが、そ
の処理方式，処理性能におよぼす影響が大であることは
周知である。命令アーキテクチャの観点から計算機を分
類すると、ＣＩＳＣ（Complex Instruction Set Comput
er）とＲＩＳＣ（Reduced Instruction Set Computer）
とに分けられる。ＣＩＳＣでは複雑な命令をマイクロ命
令を使って処理する。これに対して、ＲＩＳＣでは、命
令を簡単なものに絞る代わりに、マイクロ命令を用いず
に、ハードワイヤード論理による制御で高速化を図って
いる。以下、従来のＣＩＳＣ，ＲＩＳＣの両者につい
て、ハードウェア概要と、そのパイプライン動作につい
て述べる。

【０００４】図２はＣＩＳＣ型計算機の一般的構成を説
明する図である。２００はメモリインタフェース、２０
１はプログラムカウンタ（ＰＣ）、２０２は命令キャッ
シュ、２０３は命令レジスタ、２０４は命令デコーダ、
２０５はアドレス計算制御回路、２０６はマイクロ命令
を格納しておくControl Storage(ＣＳ）、２０７はマイ
クロ命令カウンタ、２０８はマイクロ命令レジスタ、２
０９はデコーダ、210はメモリとデータをやり取りする
レジスタＭＤＲ（Memory Data Register）、２１１はメ
モリ上のオペランドアドレスを示すレジスタＭＡＲ（Me
mory AddressRegister）、２１２はアドレス加算器、２
１３はレジスタファイル、２１４はＡＬＵ（Arithmetic
and Logic Unit)である。

【０００５】動作の概要を説明する。ＰＣ２０１によっ
て示された命令が、命令キャッシュより取り出され、信
号２１７を通して、命令レジスタ２０３にセットされ
る。命令デコーダ２０４は命令を信号２１８を通して受
け取り、マイクロ命令の先頭アドレスを信号２２０を通
して、マイクロ命令カウンタ２０７にセットする。ま
た、アドレス計算方法を信号２１９を通して、アドレス
計算制御回路２０５に指示する。アドレス計算制御回路
２０５は、アドレス計算に必要なレジスタの読み出し、
アドレス加算器２１２の制御等を行う。アドレス計算に
必要なレジスタは、レジスタファイル２１３よりバス２
２６，２２７を通してアドレス加算器２１２に送出され
る。一方、マイクロ命令は１マシンサイクルごとにＣＳ
２０６より読み出され、デコーダ２０９によりデコード
され、ALU214，レジスタファイル213を制御するのに使
われる。２２４はこれらの制御信号である。ALU214はレ
ジスタよりバス２２８，２２９を通して送られるデータ
を演算し、再びレジスタファイル２１３に格納する。メ
モリインタフェース２００は、命令のフェッチ，オペラ
ンドのフェッチ等、メモリとのやり取りを行う回路であ
る。

【０００６】次に、図２で示した計算機のパイプライン
動作を図３，図４，図５を用いて説明する。パイプライ
ンは６段である。ＩＦ（Instruction Fetch)ステージで
は、命令キャッシュ２０２より命令が読み出され、命令
レジスタ２０３にセットされる。Ｄ（Decode）ステージ
では、命令デコーダ２０４により、命令のデコードが行
われる。Ａ（Address)ステージではアドレス加算器２１
２により、オペランドのアドレス計算が行われる。ＯＦ
（Operand Fetch)ステージでは、メモリインタフェース
２００を通して、MAR211で指されたアドレスのオペラン
ドがフェッチされ、MDR210にセットされる。次に、ＥＸ
（Execution)ステージでは、レジスタファイル２１３、
及び、MDR210より、データが呼び出され、ALU214に送ら
れ、演算される。最後に、Ｗ(Write）ステージでは、演
算結果がレジスタファイル２１３の中の１つのレジスタ
にバス２３０を通して格納される。

【０００７】さて、図３は基本命令の１つである加算命
令ＡＤＤを連続して処理する様子を示したものである。
１マシンサイクルごとに１命令処理されており、ALU21
4，アドレス加算器２１２共に毎サイクル並列して動い
ている。

【０００８】図４は、条件つき分岐命令ＢＲＡｃｃの処
理の様子を示したものである。TEST命令でフラグが生成
される。図４は条件成立時のフローを示したものであ
る。フラグ生成がＥＸステージで行われるため、ジャン
プ先命令のフェッチまでに３サイクルの待ちサイクルが
生じる。パイプライン段数を増やせば増やすほど、この
待ちサイクルは増え、性能向上のネックとなる。図５は
複雑な命令の実行フローを示したものである。命令１が
複雑な命令である。複雑な命令とはストリングコピーの
様に多数のメモリアクセスがある命令等で、通常ＥＸス
テージを多数回延長することにより処理される。ＥＸス
テージはマイクロ命令により制御される。マイクロ命令
は、１マシンサイクルに１回アクセスされる。即ち、複
雑な命令は、マイクロプログラムを複数回読み出すこと
により処理する。この時、ＥＸステージには１つの命令
しか入らないので、次の命令（図５命令２）は待たされ
る。このような時には、ALU214は常に動いているが、ア
ドレス加算器２１２には遊びが生じてしまう。

【０００９】次に、ＲＩＳＣ型計算機について説明す
る。図６はＲＩＳＣ型計算機の一般的構成を説明する図
である。６０１はメモリインタフェース、６０２はプロ
グラムカウンタ、６０３は命令キャッシュ、６０４はシ
ーケンサ、６０５は命令レジスタ、６０６はデコーダ、
６０７はレジスタファイル、６０８はＡＬＵ、６０９は
ＭＤＲ、６１０はＭＡＲである。

【００１０】図７に基本命令の処理フローを示す。ＩＦ
(Instruction Fetch）ステージでは、プログラムカウン
タ６０２で指される命令が、命令キャッシュより読み出
され、命令レジスタ６０５にセットされる。また、シー
ケンサ６０４は命令信号615,ALU608よりのフラグ信号６
１６より、プログラムカウンタ６０２を制御する。Ｒ
（Read）ステージでは、レジスタファイル６０７より、
命令で示されたレジスタが、バス６１８，６１９を通し
てALU608に転送される。また、Ｅ(Execution）ステージ
では、ALU608により、演算が行われる。最後に、Ｗ(Wri
te）ステージでは、演算された結果がレジスタファイル
６０７に、バス６２０を通して格納される。

【００１１】ＲＩＳＣ型計算機では、命令を基本的な命
令のみに限定している。演算はレジスタ−レジスタ間に
限られており、オペランドフェッチを伴う命令はロード
命令とストア命令のみである。複雑な命令は基本命令を
組合せることによって実現する。また、マイクロ命令は
使用されず、命令レジスタ６０５の内容が直接デコーダ
６０６でデコードされ、ALU608等を制御する。

【００１２】図７はレジスタ−レジスタ間演算の処理フ
ローを示している。処理ステージは命令が簡単なため４
段ですんでいる。

【００１３】図８は条件分岐時の処理フローを示してい
る。ＣＩＳＣ型計算機に比して、パイプライン段数が少
ないため、待ちサイクルが少ない。図８の例では、待ち
サイクルは１サイクルのみである。しかもＲＩＳＣ型計
算機では、この１サイクルの待ちサイクルも有効に利用
するディレイド分岐方式が採用されているのが普通であ
る。この方式は、図９に示すごとくＢＲＡｃｃ命令に引
き続くＡＤＤ命令を待ちサイクルの間に実行する方式で
ある。このようにコンパイラが分岐命令の次に命令を埋
め込むことにより、無駄となる待ちサイクルを全く無く
すことができる。

【００１４】しかし、このように効率良く実行できるＲ
ＩＳＣ型計算機も１マシンサイクルで１命令しか実行で
きないという欠点がある。

【００１５】このため最近のＲＩＳＣ型計算機では、公
開特許公報昭63−49843 号「縮小命令セットコンピュー
タ」のごとく、レジスタファイルを共用する複数の演算
ユニットを設け、命令を簡単にしてパイプライン段数を
少なくし、かつ、１マシンサイクルに複数の命令を読み
出し、複数演算ユニットを制御する方式が考案されてい
る。

【００１６】しかしながら、実際のＲＩＳＣ型計算機
は、単一の演算ユニットを用いて逐次的に命令を処理し
ているため、複数の演算ユニットを用いて複数の命令を
並列実行してしまうと同一の動作を保証できない。例え
ば、割込み処理ではｍ個の命令が同時に処理されるため
ｍ個の命令単位に割込みを受け付けることになり、従来
の逐次処理の動作と異なつてしまう。また、１命令単位
に命令を実行する機能を有するデバッガなどのソフトウ
ェアは、使用できなくなるなどの欠点がある。

【００１７】一方、上記特殊なソフトウェアは使用でき
なくなるが、大部分の従来のソフトウェアを使用可能に
し、かつ高速に実行できる方式は、十分有用である。こ
のような方式で最も重要な点は図９を用いて述べたディ
レイド分岐命令を含んだｍ個の命令を、どのように並列
実行すれば逐次実行した場合と同じ実行結果を得ること
ができるのかという問題を解決する点にある。

【００１８】

【発明が解決しようとする課題】本発明の目的は、並列
処理と逐次処理との互換性を持たせて処理能力を高める
機能を両立させることにある。

【００１９】本発明の他の目的は、並列動作において、
特殊な従来のソフトウェアは正常動作できなくても、大
部分の従来のソフトウェアを正常動作させ、かつ、高速
実行できることにある。

【００２０】

【課題を解決するための手段】本発明の特徴は、メモリ
から読み出すべき命令を指示するプログラムカウンタ
と、このプログラムカウンタによって指示された命令を
それぞれ格納するための複数の命令レジスタと、演算を
実行するための複数の演算ユニットと、これら複数の演
算ユニットを制御する制御手段を有し、この制御手段に
おいては、プログラムカウンタが指示する番地から読み
出されたｍ個の連続する複数の命令を、前記複数の演算
ユニットで並列処理するか、または逐次処理するかを制
御し、さらに逐次処理する際にも、前記命令レジスタか
ら前記演算ユニットのそれぞれに命令を与える際には、
前記ｍ個の連続した命令を各々前記複数の演算ユニット
に対応させ、各々の演算ユニットで命令を実行すること
にある。

【００２１】また、本発明の前記複数の演算ユニットを
制御するための手段は、処理状態切替命令または、ピン
を介して外部から与えられる制御信号のいずれかにより
処理状態を制御することを特徴とする。

【００２２】さらに、処理状態識別手段によって指示さ
れる値に応じて、ｍまたは１値を増加させるように前記
プログラムカウンタを制御する手段を有することを特徴
とする。

【００２３】これにより、並列処理と逐次処理との互換
性を持たせて、両処理を選択的に実行することができ
る。

【００２４】さらに具体的には、従来のソフトウェアの
逐次処理を実行する場合には、処理状態識別手段をＯＦ
Ｆにしてプログラムカウンタを１ずつ増加させて、ｍ個
の命令をｍ個の演算ユニットで順次処理をする。

【００２５】一方、新しいソフトウェアで複数命令並列
処理を実行する場合には、処理状態識別手段をＯＮにし
てプログラムカウンタをｍずつ増加させて、ｍ個の命令
を読み出し、ｍ個の命令をｍ個の演算ユニットで並列処
理する。また、上記２つの処理のいずれかを選択するに
は、処理状態識別手段を切り換える機能を持つ処理状態
切換命令を追加し、処理状態識別手段に従って記憶装置
からｍ命令または１命令ずつ読み出してｍ個の演算ユニ
ットまたは演算ユニットにて命令を処理する。また、上
記特徴を有する並列処理装置は、ＬＳＩに組み込むこと
ができる。

【００２６】

【発明の実施の形態】以下、本発明の一実施例を説明す
る。

【００２７】図１０は、本実施例で述べるプロセッサの
命令一覧である。基本命令は全てレジスタ間演算であ
る。分岐命令には、無条件分岐命令ＢＲＡ，条件付分岐
命令ＢＲＡｃｃ（ｃｃは分岐条件を示す。），サブルー
チンの分岐命令ＣＡＬＬ，サブルーチンからの戻り命令
ＲＴＮの４つがある。他に、ロード命令ＬＯＡＤとスト
ア命令ＳＴＯＲがある。説明の都合上、データ型は３２
ビット整数のみとしたがこれに限定されるものではな
い。またアドレスは３２ビット（４バイト）毎にふられ
ているものとした。また、処理状態フラグ変更命令に
は、分岐先命令から複数命令の同時読み出しを開始し
て、複数の演算ユニットを活性化させると共に、処理状
態フラグをＯＮにする並列化分岐命令ＰＥＸＢと分岐先
命令から１個の命令の読み出しを開始して、第１演算ユ
ニットを活性化させると共に処理状態フラグをＯＦＦに
する逐次化分岐命令ＳＥＸＢ命令である。簡単のため
に、上記の如く命令数を制限しているが、これは本発明
を制限するものではなく、１マシンサイクル処理できる
内容であれば、さらに命令を増やしても良い。

【００２８】図１１に命令フォーマットを示す。命令は
全て３２ビットの固定長である。基本命令中のＦ，Ｓ
１，Ｓ２，Ｄフィールドは、それぞれ演算結果をフラグ
に反映するかどうかを指示するビット，第１ソースレジ
スタを指示するフィールド，第２ソースレジスタを指示
するフィールド，ディスティネーションレジスタを指示
するフィールドである。

【００２９】本実施例の構成を示したのが図１である。
１００は命令キャッシュ、１０１は３２ビットのプログ
ラムカウンタを生成するプログラムカウンタ演算器、１
０２はプログラムカウンタ値を保持するラッチ、１０３
は処理状態フラグＰＥ（116)を保持するプロセッサステ
ータスレジスタ、１４３はプログラムカウンタを“１”
または“２”だけ加算するセレクタ、１０４は３２ビッ
トの第１命令レジスタ、１０５は３２ビットの第２命令
レジスタ、１０６は第１命令デコーダ、１０７は第２命
令デコーダ、１０８は第１演算ユニット、１０９は第２
演算ユニット、１１０はレジスタファイル、１１１はシ
ーケンサ、１１２はメモリアドレスレジスタＭＡＲ、１
１３はメモリデータレジスタＭＤＲ、１１４はメモリラ
イトレジスタＭＷＲ、１１５はデータキャッシュであ
る。

【００３０】本実施例では、１マシンサイクルの間に２
つの命令が並列して読み出され実行される。本実施例で
の基本パイプライン処理の動作を示したのが図１２〜図
１５である。パイプラインはＩＦ(Instruction Fetc
h)，Ｒ(Read)，ＥＸ(Execution)，Ｗ（Write）の４段で
ある。

【００３１】再び図１を用いて、本実施例の動作につい
て説明する。

【００３２】ＩＦステージでは、プロセッサステータス
レジスタ１０３の処理状態フラグＰＥ１１６の値がＯＮ
の時、プログラムカウンタによって指される２つの命令
が読み出され、バス１１７，１１８を通して、それぞれ
第１命令レジスタ１０４と第２命令レジスタ１０５にセ
ットされる。ＰＣが偶数のときには、ＰＣ番地の命令が
第１命令レジスタにＰＣ＋１番地の命令が第２命令レジ
スタに格納される。また、ＰＣが奇数のときには、第１
命令レジスタにはＮＯＰ命令が、第２命令レジスタには
ＰＣ番地の命令がセットされる。つまり、シーケンサ１
１１はプログラムカウンタを制御する回路である。第１
命令レジスタ，第２命令レジスタ共に分岐命令でないと
きには、プログラムカウンタには前プログラムカウンタ
値＋２の値をラッチ１０２へセットする。分岐時には、
分岐アドレスを計算してプログラムカウンタにセットす
る。条件分岐時には、第１演算ユニット１０８よりのフ
ラグ情報１２０、及び、第２演算ユニット１０９よりの
フラグ情報１１９より、分岐の成否を判定し、分岐先ア
ドレス情報１２１と分岐制御情報１２２を用いてプログ
ラムカウンタ演算器１０１を制御する。

【００３３】次に基本命令処理時のＲステージの動作に
ついて説明する。Ｒステージでは、第１命令レジスタ１
０４の内容が第１命令デコーダ１０６でデコードされ、
また、第２命令レジスタ１０５の内容が第２命令デコー
ダ１０７でデコードされる。その結果、第１命令レジス
タ１０４の第１ソースレジスタフィールドＳ１で指され
るレジスタの内容がバス１２７を通して、第２ソースレ
ジスタフィールドＳ２で指されるレジスタの内容がバス
１２８を通して、第１演算ユニット１０８へ送出され
る。また、第２命令レジスタ１０５の第１ソースレジス
タフィールドＳ１で指されるレジスタの内容がバス１２
９を通して、第２ソースレジスタフィールドＳ２で指さ
れるレジスタの内容がバス１３０を通して、第２演算ユ
ニット109へ送出される。

【００３４】次にＥＸステージの動作について説明す
る。ＥＸステージでは、第１命令レジスタ１０４のオペ
コードの内容に従って第１演算ユニット１０８におい
て、バス１２７，１２８により送られてきたデータ間の
実行を行う。並列して、第２命令レジスタ１０５のオペ
コードの内容に従って第２演算ユニット１０９におい
て、バス１２９，１３０により送られてきたデータ間の
演算を行う。

【００３５】最後にＷステージの動作を説明する。Ｗス
テージでは第１演算ユニット１０８の演算結果がバス１
３１を通して、第１命令レジスタのディスティネーショ
ンフィールドＤで指されるレジスタに格納される。ま
た、第２演算ユニット１０９の演算結果がバス１３２を
通して、第２命令レジスタのディスティネーションフィ
ールドＤで指されるレジスタに格納される。

【００３６】図３２は、図１の処理状態フラグ変更手段
を加えたものである。即ち、１４４，１４５はそれぞれ
第１演算ユニット，第２演算ユニットで、ＰＥＸＢおよ
びＳＥＸＢ命令が実行されたときに、フラグ値のデータ
を処理状態フラグPE116 へ伝えるデータ線である。１４
６は処理状態フラグＰＥ１１６へデータを書き込む時に
必要なセレクタである。

【００３７】図１２は、基本命令を連続して処理するフ
ローを示したものである。１マシンサイクルに２命令ず
つ処理される。ここで図１２で２命令ずつ処理される内
の上の方が第１演算ユニットの処理を、下の方が第２演
算ユニットの処理を示している。また、この例では、第
１演算ユニットと第２演算ユニットは常に並列して動作
している。

【００３８】図１３は第１命令としてロード命令、また
は、ストア命令，第２命令として基本命令を連続して処
理するフローを示したものである。ロード命令実行時に
は、Ｒステージで、第１命令レジスタのＳ２フィールド
で指されるレジスタの内容が、バス１２８を通して、MA
R112に転送される。次に、ＥＸステージで、データキャ
ッシュからバス１３３を通して、オペランドをフェッチ
する。最後に、Ｗステージでフェッチされたオペランド
が、バス１３４を通して、第１命令レジスタのディステ
ィネーションフィールドＤで指されるレジスタに格納さ
れる。ＥＸステージで１マシンサイクルでオペランドを
フェッチすることは、図１の如く高速データキャッシュ
１１５を備えていれば、可能である。特に、図１に示
す、計算機全体が半導体基盤上に集積され、命令キャッ
シュ，データキャッシュ共にオンチップ化されている場
合などは容易である。勿論、キャッシュがミスヒットし
た場合には、１マシンサイクルでオペランドフェッチを
終了することはできない。このような時は、システムク
ロックを止めて、ＥＸステージを延長すれば良い。これ
は、従来の計算機でも行われていることである。

【００３９】次にストア命令実行時には、Ｒステージに
おいて、第１命令レジスタの第１ソースレジスタフィー
ルドＳ１で指されるレジスタの内容がデータとして、バ
ス１３５を通してMWR114に転送される。また同時に、第
１命令レジスタの第２ソースレジスタフィールドＳ２で
指されるレジスタの内容がアドレスとして、バス１２８
を通して、MAR112に転送される。次にＥＸステージで、
MAR112で指される番地に、MWR114内のデータが書き込ま
れる。図１３に示すように、ロード命令，ストア命令
は、その次の命令、例えば図中のＡＤＤ命令と共に１マ
シンサイクルに２命令ずつ処理することができる。

【００４０】図１４は、第２命令として無条件ジャンプ
ＢＲＡ命令実行時の処理フローを示したものである。な
お、この図は後述する他の実施例の説明にも使用する。
BRA命令が読み出されると、Ｒステージにおいてシーケ
ンサ１１１はディスプレースメントフィールドｄとプロ
グラムカウンタとの加算を行い、プログラムカウンタの
ラッチ１０２にセットする。この間にＢＲＡ命令の次の
番地の命令と、その次の番地の命令（図１４命令１と命
令２）が読み出される。その次のサイクルに、ジャンプ
先の２命令が読み出される。本実施例では、命令１，命
令２とも実行可能なハードウェアとしている。即ち、ジ
ャンプ命令処理時も、待ちサイクルが発生しない。この
手法は、ディレイド分岐と呼ばれるもので、ＲＩＳＣ型
の従来計算機でも行われているものである。ただし、従
来のＲＩＳＣ型計算機では、ジャンプ命令のアドレス計
算中に１命令しか実行できなかったが、本実施例では、
ジャンプ命令のアドレス計算中にも、２命令同時処理さ
れるため、より処理能力を高めることができる。ＣＡＬ
Ｌ命令，ＲＴＮ命令の処理フローも同様である。コンパ
イラにより、分岐命令のアドレス計算中にできるかぎり
有効な命令を実行できるようにコード生成するが、何も
することが無い時には図１４の命令１，２をＮＯＰ命令
としておく。このときには、実質的には１マシンサイク
ルの待ちが生ずる。しかしながら、パイプライン段数が
浅いので、従来例で述べられたCISC型の計算機に比し
て、分岐時のオーバーヘッドを小さくできるという利点
がある。図１５は第２命令として条件分岐命令ＢＲＡｃ
ｃ命令実行時の処理フローを示したものである。ＡＤ
Ｄ，Ｆと示した命令で、フラグのセットが行われ、その
結果に従い分岐の成否が決められる。このときも、図１
４を用いて説明した無条件分岐命令処理時と同時にＢＲ
Ａｃｃ命令の置かれている番地の次の命令、図１５の命
令１と、その次の命令、図１５の命令２が読み出されて
処理され、この２命令の処理フロー中Ｗステージにおい
ては、ＢＲＡｃｃ命令の分岐条件の成否にかかわらず演
算結果のレジスタファイルへの書き込みが行われる。

【００４１】図１６は、第１命令として無条件分岐命令
ＢＲＡ命令実行時の処理フローを示したものである。Ｂ
ＲＡ命令と命令１が読み出されると、Ｒステージにおい
てシーケンサ１１１はディスプレースメントフィールド
ｄとプログラムカウンタとの加算を行い、プログラムカ
ウンタのラッチ１０２にセットするとともに命令１のオ
ペランドのリードを並列処理する。この間に命令１の次
の番地の命令２とその次の番地の命令３が読み出され
る。本実施例では、分岐命令と命令１を並列実行し、さ
らに命令２と命令３とも実行可能なハードウェアとして
いる。即ち、分岐命令を含む２命令を並列実行するとと
もに、その次の２命令をも実行可能としている。通常の
ディレイド分岐命令では、分岐命令直後の１命令のみを
並列実行するが、本実施例の分岐命令は、図１４の場合
には分岐命令直後の２命令を実行し、一方、図１６の場
合には、分岐命令直後の３命令を実行しており、通常の
ディレイド分岐とは異なる。すなわち、ディレイド分岐
命令を含むｍ命令は並列実行され、しかも引き続くｍ命
令が分岐時間を利用して実行される点が異なる。これに
より、高度な並列処理が実現可能である。一方、図１７
は、第１命令として条件付分岐命令ＢＲＡｃｃ命令実行
時の処理フローを示したものである。図１６の処理フロ
ーと同様に、ＢＲＡｃｃ命令と命令１は並列実行され、
ジャンプ先命令１および２へ分岐する時間を利用して命
令２と命令３は、条件の成否にかかわらず実行される。
これにより高度な並列実行が可能となり、図１５と図１
７からわかるように分岐命令直後の命令はそれぞれ２命
令と３命令が実行される。このように分岐命令が第１命
令として存在するかまたは第２命令として存在するか、
その場所によって分岐時に実行される命令数が異なる。

【００４２】以上、図１２，図１３，図１４，図１５，
図１６，図１７を用いて説明したように、プロセッサス
テータスレジスタ１０３の処理状態フラグＰＥ１１６の
値がＯＮのときには、１マシンサイクルに２命令ずつ処
理するので、その処理能力が最大２倍に向上されるとい
う利点がある。

【００４３】一方、プロセッサステータスレジスタ１０
３の処理状態フラグＰＥ１１６の値がＯＦＦのときに
は、制御信号１３６を介してプログラムカウンタは＋１
だけ増加するように制御すると共に、命令キャッシュ１
００は、３２ビット長の１個の命令をバス１１７を介し
て第１命令レジスタ１０４へ読み出すように、制御信号
１３７によって制御される。また、制御信号１３６は、
第１命令デコーダ１０６と第２命令デコーダ１０７へ入
っており、この結果第１命令デコーダは第１命令レジス
タ１０４の命令を第１演算ユニット１０８で処理するよ
うに動作すると共に、第２命令デコーダは第２演算ユニ
ットを止めるように動作する。この結果、第１演算ユニ
ットによる逐次処理を行うことができる。

【００４４】次に、図３２を用いて、プロセッサステー
タスレジスタ１０３の処理状態フラグＰＥ１１６の値が
ＯＦＦの時のパイプライン動作について詳しく説明す
る。

【００４５】ＩＦステージでは、プログラムカウンタに
よって指される１つの命令が読み出され、バス１１７を
通して、第１命令レジスタ１０４にセットされる。な
お、バス１１８は、処理状態フラグＰＥ１１６の値がＯ
ＦＦの時、有効な命令は出力されない。つまり、シーケ
ンサ１１１はプログラムカウンタを制御する回路であ
る。第１命令レジスタが分岐命令でないときには、プロ
グラムカウンタには前プログラムカウンタ値＋１の値を
ラッチ１０２へセットする。分岐時には、分岐アドレス
を計算してプログラムカウンタにセットする。条件分岐
時には、第１演算ユニット１０８よりのフラグ情報１２
０より、分岐の成否を判定し、分岐先アドレス情報１２
１と分岐制御情報１２２を用いてプログラムカウンタ演
算器１０１を制御する。

【００４６】次に基本命令処理時のＲステージの動作に
ついて説明する。Ｒステージでは、第１命令レジスタ１
０４の内容が第１命令デコーダ１０６でデコードされ
る。その結果、第１命令レジスタ１０４の第１ソースレ
ジスタフィールドＳ１で指されるレジスタの内容がバス
１２７を通して、第２ソースレジスタフィールドＳ２で
指されるレジスタの内容がバス１２８を通して、第１演
算ユニット１０８へ送出される。

【００４７】次にＥＸステージの動作について説明す
る。ＥＸステージでは、第１命令レジスタ１０４のオペ
コードの内容に従って第１演算ユニット１０８におい
て、バス１２７，１２８により送られてきたデータ間の
演算を行う。

【００４８】最後にＷステージの動作を説明する。Ｗス
テージでは第１演算ユニット１０８の演算結果がバス１
３１を通して、第１命令レジスタのディスティネーショ
ンフィールドＤで指されるレジスタに格納される。

【００４９】図１８は、基本命令を連続して処理するフ
ローを示したものである。１マシンサイクルに２命令ず
つ処理される能力はあるが、１命令ずつ処理される。

【００５０】図１９はロード命令，ストア命令を連続し
て処理するフローを示したものである。ロード命令実行
時には、Ｒステージで、第１命令レジスタのＳ２フィー
ルドで指されるレジスタの内容が、バス１２８を通し
て、MAR112へ転送される。次に、ＥＸステージで、デー
タキャッシュ１１５を通して、オペランドをMDR113にフ
ェッチする。最後に、Ｗステージでフェッチされたオペ
ランドが、バス１３４を通して、第１命令レジスタのデ
ィスティネーションフィールドＤで指されるレジスタに
格納される。

【００５１】次にストア命令実行時には、Ｒステージに
おいて、第１命令レジスタの第１ソースレジスタフィー
ルドＳ１で指されるレジスタの内容がデータとして、バ
ス１３５を通してMWR114に転送される。また同時に、第
１命令レジスタの第２ソースレジスタフィールドＳ２で
指されるレジスタの内容がアドレスとして、バス１２８
と１３１を通してMAR112に転送される。次にＥＸステー
ジで、MAR112で指される番地に、MWR114内のデータが書
き込まれる。図１９に示すように、ロード命令，ストア
命令が連続しても、１マシンサイクルに２命令ずつ処理
する能力はあるが、１命令ずつ処理することができる。

【００５２】図２０は、無条件ジャンプＢＲＡ命令実行
時の処理フローを示したものである。ＢＲＡ命令が読み
出されると、Ｒステージにおいてシーケンサ１１１はデ
ィスプレースメントフィールドｄとプログラムカウンタ
との加算を行い、プログラムカウンタのラッチ１０２に
セットする。この間にＢＲＡ命令の次の番地の命令が読
み出される。その次のサイクルに、ジャンプ先の命令が
読み出される。本実施例では、命令１を実行可能なハー
ドウェアとしている。即ち、ジャンプ命令処理時も、待
ちサイクルが発生しない。

【００５３】プロセッサステータスレジスタ１０３の処
理状態フラグＰＥ１１６の値がOFFのときについて述べ
てきたが、ＯＮのときに比べてみると、本実施例ではデ
ィレイド分岐中に行われる命令２，命令３は実行できな
くなったが、従来のＲＩＳＣ型計算機と同じくジャンプ
命令のアドレス計算中に１命令実行できるようになっ
た。このように、本実施例の処理状態フラグＰＥ１１６
の値がＯＦＦのとき、従来と互換を保つ効果がある。Ｃ
ＡＬＬ命令，ＲＴＮ命令の処理フローも同様である。コ
ンパイラにより、分岐命令のアドレス計算中にできるか
ぎり有効な命令を実行できるようにコード生成するが、
何もすることが無い時には図２０の命令１をＮＯＰ命令
としておく。このときには、実質的には１マシンサイク
ルの待ちが生ずる。

【００５４】図２１は条件分岐命令ＢＲＡｃｃの処理フ
ローを示したものである。ＡＤＤ，Ｆと示した命令で、
フラグのセットが行われ、その結果に従い分岐の成否が
決められる。このときも、図２０を用いて説明した無条
件分岐命令と同様にBRAcc 命令の置かれている番地の次
の命令、図２１の命令１が読み出されて処理され、この
命令の処理フロー中Ｗステージにおいて、ＢＲＡｃｃ命
令の分岐条件の成否にかかわらず演算結果のレジスタフ
ァイルへの書き込みが行われる。

【００５５】以上、図１８〜図２１を用いて説明したよ
うに、プロセッサステータスレジスタ１０３の処理状態
フラグＰＥ１１６の値がＯＦＦのときには、１命令ずつ
処理させ、従来のソフトウェアと互換性を保つという利
点がある。

【００５６】以上、高度な並列処理手段と従来のソフト
ウェア互換を保つ逐次処理手段を有し、処理状態フラグ
に基づく処理手段切り換え方式の実施例を示した。

【００５７】本実施例の逐次処理手段は、１命令ずつ読
み出して第１演算ユニットで実行する方式であつたが、
図３２からわかるように、２つの命令レジスタ１０４，
105が存在するため、プログラムカウンタは＋２ずつ増
加させるように制御して、第１命令レジスタ１０４、及
び、第２命令レジスタ１０５へ２個の命令を読み出して
保存し、第１命令レジスタ１０４の命令を第１演算ユニ
ット１０８で実行し、続いて、第２命令レジスタ１０５
の命令を第２演算ユニット１０９で実行する手段を設け
ることによっても実現できる。すなわち、命令キャッシ
ュは、分岐命令を除き、２回に１回の割合で動作すれば
良い。

【００５８】そこで再び、図３２を用いてプロセッサス
テータスレジスタ１０３の処理状態フラグＰＥ１１６の
値がＯＦＦの時の“ｍ命令を読み出して逐次処理する手
段”の動作を説明する。

【００５９】ＩＦステージでは、プログラムカウンタに
よって指される２つの命令が読み出され、バス１１７，
１１８を通して、それぞれ第１命令レジスタ１０４と第
２命令レジスタ１０５にセットされる。ＰＣが偶数のと
きには、ＰＣ番地の命令が第１命令レジスタに、ＰＣ＋
１番地の命令が第２命令レジスタに格納される。また、
ＰＣが奇数のときには、第１命令レジスタにはＮＯＰ命
令が、第２命令レジスタにはＰＣ番地の命令がセットさ
れる。つまり、シーケンサ１１１はプログラムカウンタ
を制御する回路である。第１命令レジスタ，第２命令レ
ジスタ共に分岐命令でないときには、プログラムカウン
タには前プログラムカウンタ値＋２の値をラッチ１０２
へセットする。分岐時には、分岐アドレスを計算してプ
ログラムカウンタにセットする。条件分岐時には、第１
演算ユニット１０８よりのフラグ情報１２０、及び、第
２演算ユニット１０９よりのフラグ情報１１９より、分
岐の成否を判定し、分岐先アドレス情報１２１と分岐制
御情報１２２を用いてプログラムカウンタ演算器１０１
を制御する。なお、後述するように第１命令レジスタと
第２命令レジスタに保存されたそれぞれの命令は、後の
ステージで逐次的に処理されるため、各マシンサイクル
ごとに命令キャッシュを動作させるのではなく、２マシ
ンサイクルを１度動作させれば良い。

【００６０】次に基本命令処理時のＲステージの動作に
ついて説明する。Ｒステージでは、第１命令レジスタ１
０４の内容が第１命令デコーダ１０６でデコードされ、
続いて次のステージで、第２命令レジスタ１０５の内容
が第２命令デコーダ１０７でデコードされる。その結
果、第１命令レジスタ１０４の第１ソースレジスタフィ
ールドＳ１で指されるレジスタの内容がバス１２７を通
して、第２ソースレジスタフィールドＳ２で指されるレ
ジスタの内容がバス１２８を通して、第１演算ユニット
１０８へ送出される。また、続いて次のステージで、第
２命令レジスタ１０５の第１ソースレジスタフィールド
Ｓ１で指されるレジスタの内容がバス１２９を通して、
第２ソースレジスタフィールドＳ２で指されるレジスタ
内容がバス１３０を通して、第２演算ユニット１０９へ
送出される。

【００６１】次にＥＸステージの動作について説明す
る。ＥＸステージでは、第１命令レジスタ１０４のオペ
コードの内容に従って第１演算ユニット１０８におい
て、バス１２７，１２８により送られてきたデータ間の
演算を行う。続いて次のステージで、第２命令レジスタ
１０５のオペコードの内容に従って第２演算ユニット10
9において、バス１２９，１３０により送られてきたデ
ータ間の演算を行う。

【００６２】最後にＷステージの動作を説明する。Ｗス
テージでは第１演算ユニット１０８の演算結果がバス１
３１を通して、第１命令レジスタのディスティネーショ
ンフィールドＤで指されるレジスタに格納される。ま
た、続いて次のステージで、第２演算ユニット１０９の
演算結果がバス１３２を通して、第２命令レジスタのデ
ィスティネーションフィールドＤで指されるレジスタに
格納される。

【００６３】図２２は、基本命令ＡＤＤを連続して処理
するフローを示したものである。１マシンサイクルに２
命令ずつ処理できる能力があるが、１命令ずつ処理され
る。すなわち、２つのＡＤＤ命令は同時にフェッチされ
るが、最初のＡＤＤ命令のみがＲステージの処理を実行
する。一方、２番目のＡＤＤ命令は、１マシンサイクル
待った後にＲステージの処理を実行する。ここで図２２
で２命令ずつ処理される内の上の方が第１演算ユニット
の処理を、下の方が第２演算ユニットの処理を示してい
る。

【００６４】図２３はロード命令，ストア命令を連続し
て処理するフローを示したものである。ロード命令実行
時には、Ｒステージで、第１命令レジスタのＳ２フィー
ルドで指されるレジスタの内容が、バス１２８を通し
て、MAR112に転送される。次に、ＥＸステージで、デー
タキャッシュからバス１３３を通して、オペランドをフ
ェッチする。最後に、Ｗステージでフェッチされたオペ
ランドが、バス１３４を通して、第１命令レジスタのデ
ィスティネーションフィールドＤで指されるレジスタに
格納される。ＥＸステージで１マシンサイクルでオペラ
ンドをフェッチすることは、図１の如く高速データキャ
ッシュ１１５を備えていれば、可能である。

【００６５】次にストア命令実行は、ロード命令のＲス
テージ実行後、Ｒステージにおいて第２命令レジスタの
第２ソースレジスタフィールドＳ１で指されるレジスタ
の内容がデータとして、バス１３５を通してMWR114に転
送される。また同時に、第２命令レジスタの第２ソース
レジスタフィールドＳ２で指されるレジスタの内容がア
ドレスとして、バス１２９を通してMAR112に転送され
る。次にＥＸステージで、MAR112で指される番地に、MW
R114内のデータが書き込まれる。図２３に示すように、
ロード命令，ストア命令が連続しても、１マシンサイク
ルに２命令ずつ処理することができる能力はあるが、１
命令ずつ処理することができる。

【００６６】図２４から図２７は、無条件ジャンプＢＲ
Ａ命令と引き続く番地の命令１の実行時の処理フローを
示したものである。特に、図２４と図２５は第１命令
に、図２６と図２７は第２命令にそれぞれ無条件ジャン
プＢＲＡ命令が存在しているときのパイプライン処理フ
ローを示しており、さらに、図２４と図２６はジャンプ
先命令が第１命令に相当する番地に有るとき、図２５と
図２７はジャンプ先命令が第２命令に相当する番地に有
る場合である。ＢＲＡ命令が命令レジスタから読み出さ
れると、Ｒステージにおいてシーケンサ１１１はディス
プレースメントフィールドｄとプログラムカウンタとの
加算を行い、プログラムカウンタのラッチ１０２にセッ
トする。この間にＢＲＡ命令の次の番地の命令が次のサ
イクルで実行される。そして、次の次のサイクルに、ジ
ャンプ先の２命令が読み出される。ここで、無条件ジャ
ンプＢＲＡ命令が第２命令に有るとき（図２６，図２
７）、ＢＲＡ命令の次の番地の命令を含む２命令をＩＦ
ステージで命令キャッシュから読み出すが、第１命令は
実行するが、第２命令は実行せずにジャンプ先命令を実
行するように制御されている。つまり、分岐命令の次の
命令より後の命令が命令レジスタに保持されていてもそ
れらは、実行されずに無効化される。

【００６７】さらに、ジャンプ先命令が第２命令に相当
する番地に有るとき（図２５，図２７）、ジャンプ先命
令を含む２命令をＩＦステージで命令キャッシュから読
み出すが、ジャンプ先の第１命令は実行せずにジャンプ
先の第２命令のみを実行するように制御されている。つ
まり、ジャンプ先命令より前の命令が命令レジスタに保
持されていてもそれらは、実行されずに無効化される。
なお、ＣＡＬＬ命令，ＲＴＮ命令の処理フローも同様で
ある。

【００６８】図２８から図３１は、条件分岐命令ＢＲＡ
ｃｃ命令と命令１の実行時の処理フローを示したもので
ある。ここで、図３０と図３１は第１命令に、図２８と
図２９は第２命令にそれぞれ条件分岐命令ＢＲＡｃｃ命
令が存在しているときの処理フローであり、また、図２
８と図３０はジャンプ先命令が第１命令に相当する番地
に有るとき、図２９と図３１はジャンプ先命令が第２命
令に相当する番地に有る場合の処理フローである。図２
８から図３１はＡＤＤ，Ｆと示した命令でフラグのセッ
トが行われ、その結果に従い分岐の成否が決められる。
このときも、図２４から図２７を用いて説明した無条件
分岐命令処理時と同様にＢＲＡｃｃ命令に置かれている
番地の次の命令１が実行され、命令１の処理フロー中Ｗ
ステージにおいては、ＢＲＡｃｃ命令の分岐条件の成否
にかかわらず演算結果のレジスタファイルへの書き込み
が行われる。

【００６９】図３０と図３１のごとくＢＲＡ命令が第１
命令として存在する場合には、ＢＲＡｃｃ命令が命令レ
ジスタから読み出されると、Ｒステージにおいてシーケ
ンサ１１１はディスプレースメントフィールドｄとプロ
グラムカウンタとの加算を行い、プログラムカウンタの
ラッチ１０２にセットするとともに命令１のオペランド
のリードを並列処理する。この間に命令１の次の番地の
命令が次のサイクルで実行される。そして、次の次のサ
イクルに、ジャンプ先の２命令が読み出される。

【００７０】一方、条件分岐命令ＢＲＡｃｃ命令が第２
命令に有るとき（図２８，図２９）、ＢＲＡｃｃ命令の
次の番地の命令を含む２命令をＩＦステージで命令キャ
ッシュから読み出すが、第１命令は実行するが、第２命
令は実行せずにジャンプ先命令を実行するように制御さ
れている。つまり、条件分岐命令の次の命令より後の命
令が命令レジスタに保持されていても、それらは条件成
立のときは、実行されずに無効化される。

【００７１】さらに、条件分岐命令が実行され条件成立
したときジャンプする。ジャンプ先命令が第２命令に相
当する番地に有るとき（図２９，図３１）、ジャンプ先
命令を含む２命令をＩＦステージで命令キャッシュから
読み出すが、第１命令は実行せずに第２命令のジャンプ
先命令を実行するように制御されている。つまり、ジャ
ンプ先命令より前の命令が命令レジスタに保持されてい
てもそれらは、実行されずに無効化される。

【００７２】以上、“ｍ命令を同時に読み出してｍ個の
演算ユニットで逐次処理する手段”の動作を説明した
が、結果的には、プログラムカウンタは＋２ずつ増加さ
せるように制御して、第１命令レジスタ１０４、及び、
第２命令レジスタ１０５へ２個の命令を読み出して保存
し、第１命令レジスタ１０４の命令を第１演算ユニット
１０８で実行し、続いて、第２命令レジスタ１０５の命
令を第２演算ユニット１０９で実行する手段（逐次処
理）を設けるようにすることである。これによって、命
令キャッシュは、分岐命令を除き、２回に１回の割合で
動作すれば良い。以上、高速な並列処理手段と従来のソ
フトウェア互換を保つ逐次処理手段を有し、処理状態フ
ラグに基づく処理手段切り換え方式の実施例を示した。

【００７３】しかしながら、本実施例の並列実行処理手
段は、図１のプロセッサステータスレジスタ１０３の処
理状態フラグＰＥ１１６の値がＯＮの時、１マシンサイ
クルに２命令ずつ処理させるので、その処理能力を最大
２倍に向上できたが、図１４から図１７に示すように、
ディレイド分岐命令を拡張したために、従来ソフトウェ
アとの互換性を失っている。そこでディレイド分岐命令
の後続の一命令のみを実行する制御手段を設けることに
よって大部分のソフトウェアの互換を保つ方法を述べ
る。図３３は図３２に制御信号線１４７を加えたもので
ある。つまり、第２命令デコーダ１０７にてディレイド
分岐命令を解読している時は、後続のディレイスロット
命令は第１命令レジスタ１０４に存在する。しかし、第
２命令レジスタ１０５に保持している命令は、実行して
はならない命令である。そこで第２命令デコーダ１０７
がディレイド分岐命令を検出時に制御信号線１４７を介
して第２命令レジスタ１０５の内容を無効化することに
より、ディレイド分岐命令に後続する１命令のみを実行
する。

【００７４】また、第１命令デコーダ１０６にてディレ
イド分岐命令を解読している時は、後続のディレイスロ
ット命令は第２命令デコーダ１０７にて解読中であり、
並列実行しても問題はない。以上のように制御信号線１
４７を用いて第２命令レジスタ１０５の内容を無効化に
することにより大部分のソフトウェアの互換性を保つこ
とができる。

【００７５】次に、処理状態フラグを用いずに、常時並
列処理を行うことを基本にした“大部分の従来のソフト
ウェアを正しく実行できる方式”の実施例を述べる。

【００７６】本実施例は、分岐命令を除く処理について
は、基本的には２命令ずつ処理し、分岐命令は次に引き
続く１つの命令のみ（図１４から図１７の命令１だけ）
実行し、残りの命令の実行は抑止する手段を設けるよう
にすることである。

【００７７】図３４は、常に並列処理を行うことを基本
とした構成である。即ち、プログラムカウンタ演算器１
０１は、常に＋２加算される（１４３）。しかし、制御
信号線１４７を用いて第２命令レジスタ１０５の内容を
無効化することによってソフトウェアの互換性を保つこ
とができる。以下に図１４ないし図１７を用いて図３４
に示す構成の動作を説明する。なお、図１４は、前述し
た実施例のものを使用する。

【００７８】図１４は、第２命令として無条件ジャンプ
ＢＲＡ命令実行時の処理フローを示したものである。Ｂ
ＲＡ命令が読み出されると、Ｒステージにおいてシーケ
ンサ１１１はディスプレースメントフィールドｄとプロ
グラムカウンタとの加算を行い、プログラムカウンタの
ラッチ１０２にセットする。この間にＢＲＡ命令に引き
続く番地の命令１と命令２が読み出され、その次のサイ
クルに、ジャンプ先の２命令が読み出される。本実施例
では、命令１のみを実行し、命令２の実行を抑止する。
すなわち、従来のソフトウェアとの互換性をとるため
に、分岐命令BRAに引き続く１命令しか実行できないよ
うに制御することである。つまり、図１４の命令２は、
図３４の第２命令デコーダ１０７でＮＯＰ命令と等価な
処理になるように信号線１４７を介して制御するか、ま
たは、第２命令のレジスタファイルへの書き込みを抑止
するように制御することで可能となる。コンパイラによ
り、分岐命令のアドレス計算中にできるかぎり有効な命
令を実行できるようにコード生成するが、何もすること
が無い時には図１４の命令１をＮＯＰ命令としておく。
このときには、実質的には１マシンサイクルの待ちが生
ずる。

【００７９】図１５は、第２命令として条件分岐命令Ｂ
ＲＡｃｃ命令実行時の処理フローを示したものである。
ＡＤＤ，Ｆと示した命令で、フラグのセットが行われ、
その結果に従い分岐の成否が決められる。このときも、
図１４を用いて説明した無条件分岐命令と同様にＢＲＡ
ｃｃ命令におかれている番地の次の命令、図１５の命令
１と命令２が読み出され、命令１の処理フロー中Ｗステ
ージにおいては、ＢＲＡｃｃ命令の分岐条件の成否にか
かわらず演算結果のレジスタファイルへの書き込みが行
われ、一方、命令２の実行は抑止する。すなわち、図１
５の命令２は、図３４の第２命令デコーダ１０７でＮＯ
Ｐ命令と等価な処理になるように制御するか、または、
第２命令のレジスタファイルへの書き込みを抑止するよ
うに制御することで可能となる。この時には、実質的に
１マシンサイクルの待ちが生ずる。

【００８０】さらに、図１６は、第１命令として無条件
ジャンプＢＲＡ命令実行時の処理フローを示したもので
ある。ＢＲＡ命令と命令１が読み出されると、Ｒステー
ジにおいてシーケンサ１１１はディスプレースメントフ
ィールドｄとプログラムカウンタとの加算を行い、プロ
グラムカウンタのラッチ１０２にセットすると同時に、
命令１のオペランドをリードする。この間に次の命令２
と命令３が読み出される。そしてその次のサイクルに、
ジャンプ先の命令１と命令２が読み出される。しかしな
がら、従来のソフトウェアとの互換性をとるために、分
岐命令ＢＲＡ命令と引き続き命令１は、並列に実行する
が命令２と命令３の実行は抑止する。つまり、図１６の
命令２，命令３は、図３４の第１命令のデコーダ１０
６，第２命令デコーダ１０７でＮＯＰ命令と等価な処理
になるように制御するか、または、第２命令，第３命令
のレジスタファイルへの書き込みを抑止するように制御
することで可能となる。コンパイラにより、分岐命令の
アドレス計算中にできるかぎり有効な命令を実行できる
ようにコード生成するが、何もすることが無い時には図
１６の命令１をＮＯＰ命令としておく。このときには、
実質的には１マシンサイクルの待ちが生ずる。

【００８１】図１７は、第１命令として条件分岐命令Ｂ
ＲＡｃｃ命令実行時の処理フローを示したものである。
ＡＤＤ，Ｆと示した命令で、分岐状態フラグのセットが
行われ、その結果に従い分岐の成否が決められる。この
ときも、図１６を用いて説明した無条件分岐命令と同様
にＢＲＡｃｃ命令と引き続く番地の命令１が同時に読み
出され、命令１の処理フロー中Ｗステージにおいて、Ｂ
ＲＡｃｃ命令の分岐条件の成否にかかわらず演算結果の
レジスタファイルへの書き込みが行われる。さらに、図
１７の命令２と命令３は、図３４の第１命令デコーダ１
０６と第２命令デコーダ１０７においてＮＯＰ命令と等
価な処理になるように制御するか、または、第２命令と
第３命令のレジスタファイルへの書き込みを抑止するよ
うに制御するか、または、分岐命令が第１命令の場合に
は、命令１を並列実行後にジャンプ先命令１へ分岐する
ように制御することで可能となる。

【００８２】以上、大部分のソフトウェアを正常実行可
能にし、かつ並列実行により高速化する方式の動作を図
３４を用いて説明したが、結果的には、図１４，図１５
の命令２、図１６，図１７の命令２，命令３の実行を抑
止することである。これによって、１サイクルの待ちサ
イクルを有効に利用した従来のディレイド分岐方式の互
換性を保つことができ、且つ、それ以外の命令は基本的
には２命令並列実行可能であるため、従来ソフトウェア
の互換性と１から２倍の間に処理性能を向上できる両方
の効果がある。

【００８３】以上、分岐命令を中心に並列実行処理手段
を説明したが、当然のことながら第１命令と第２命令の
組合せによって、両命令を同時に実行できないことがあ
る。これを競合と呼ぶことにする。以下に競合を説明す
る。

【００８４】１．ロード，ストア命令の組合せ。

【００８５】２．第１命令のディスティネーションレジ
スタフィールドＤで指示されるレジスタと、第２命令の
第１ソースレジスタフィールドＳ１で指示されるレジス
タ、または、第２命令の第２ソースレジスタフィールド
Ｓ２で指示されるレジスタが一致する時。

【００８６】上記競合の時、１．はデータキャッシュを
複数の命令から同時にアクセスできないことにより生ず
る本実施例特有の問題である。例えば、データキャッシ
ュを２ポート化すれば解決できる。また、２．について
は、図３４の第１命令デコーダと第２命令デコーダにお
いて互いのソースレジスタフィールドとディスティネー
ションレジスタフィールドの一致比較を行い、一致した
場合には第２命令をＮＯＰ命令に変えてしまうことで実
現できる。すなわち、第１命令のディスティネーション
レジスタフィールドＤで指示されたレジスタと第２命令
の２つのソースレジスタフィールドで指示されるレジス
タが一致した場合に、第２命令をNOP命令に変更して第
１命令とＮＯＰ命令を並列実行処理し、次のサイクルで
は、第１命令をＮＯＰ命令に変更してＮＯＰ命令と第２
命令を並列実行することで達成できる。

【００８７】以上、並列実行時の競合問題について述べ
た。

【００８８】本発明の全ての実施例は、２つの命令デコ
ーダと２つの演算ユニットを備えた場合について述べた
が、明らかに４台８台と増やしても全く問題はない。

【００８９】本発明の最後の実施例について述べる。そ
れは、図３３のプロセッサステータスレジスタ１０３の
処理状態フラグＰＥ１１６についてである。本来、処理
状態フラグＰＥ１１６は、従来ソフトウェアとの互換性
を必要とするシステムにおいて、ハードウェアの切り換
えを行うための情報源としての切り換え可能な手段、及
び、切り換えるための命令によりそれを切り換えるもの
であつた。

【００９０】しかし、専用システム、これから作成され
る新しいソフトウェアだけを実行すれば良いシステムな
どでは、システムに組むときに片方の機能しか利用しな
い場合がある。そこで、データ処理装置としては、並列
実行処理手段と逐次実行処理手段の両方の手段を備えて
おき、構築するシステムに応じて片方の手段だけを組み
込む手段が必要となる。この機能を実現する１つの手段
としては、プロセッサステータスレジスタ１０３の処理
状態フラグＰＥ１１６を、初期化時，リセット時に命令
によりどちらかにセットする手段がある。また、マイク
ロプロセッサなどのＬＳＩの場合、ＬＳＩと外部とで信
号をやり取りするピンを用いて、上記２つの手段を切り
換える選択手段もある。ピンは周知の通りＬＳＩから延
びているものである。

【００９１】

【発明の効果】本発明によれば、従来の逐次処理型計算
機上で動作する全てのソフトウェアを正常動作させ、し
かも、高度な並列処理機能を用いて、より高速実行する
ことができるため処理時間を短縮できる。さらに、大部
分の従来のソフトウェアを正常動作させ、かつ高度な並
列処理機能を用いて、より高速実行することができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す全体ブロック図であ
る。

【図２】従来例の全体ブロック図である。

【図３】図２に示す構成の動作を説明するタイミングチ
ャートである。

【図４】図２に示す構成の動作を説明するタイミングチ
ャートである。

【図５】図２に示す構成の動作を説明するタイミングチ
ャートである。

【図６】もう１つの従来例の全体ブロック図である。

【図７】図６に示す構成の動作を説明するタイミングチ
ャートである。

【図８】図６に示す構成の動作を説明するタイミングチ
ャートである。

【図９】ＲＩＳＣ型計算機のディレイド分岐命令処理フ
ロー図である。

【図１０】本発明の命令一覧を示す図である。

【図１１】本発明の命令フォーマットを示す図である。

【図１２】本発明の並列処理における動作を説明するタ
イミングチャートである。

【図１３】本発明の並列処理における動作を説明するタ
イミングチャートである。

【図１４】並列処理における動作を説明するタイミング
チャートである。

【図１５】並列処理における動作を説明するタイミング
チャートである。

【図１６】並列処理における動作を説明するタイミング
チャートである。

【図１７】並列処理における動作を説明するタイミング
チャートである。

【図１８】本発明の逐次処理における動作を説明するタ
イミングチャートである。

【図１９】本発明の逐次処理における動作を説明するタ
イミングチャートである。

【図２０】本発明の逐次処理における動作を説明するタ
イミングチャートである。

【図２１】本発明の逐次処理における動作を説明するタ
イミングチャートである。

【図２２】本発明の逐次処理における動作を説明するタ
イミングチャートである。

【図２３】本発明の逐次処理における動作を説明するタ
イミングチャートである。

【図２４】本発明の逐次処理における動作を説明するタ
イミングチャートである。

【図２５】本発明の逐次処理における動作を説明するタ
イミングチャートである。

【図２６】本発明の逐次処理における動作を説明するタ
イミングチャートである。

【図２７】本発明の逐次処理における動作を説明するタ
イミングチャートである。

【図２８】本発明の逐次処理における動作を説明するタ
イミングチャートである。

【図２９】本発明の逐次処理における動作を説明するタ
イミングチャートである。

【図３０】本発明の逐次処理における動作を説明するタ
イミングチャートである。

【図３１】本発明の逐次処理における動作を説明するタ
イミングチャートである。

【図３２】本発明の他の実施例を示す全体ブロック図で
ある。

【図３３】本発明の他の実施例を示す全体ブロック図で
ある。

【図３４】本発明の他の実施例を示す全体ブロック図で
ある。

【符号の説明】

１０３…プロセッサステータスレジスタ、１０４…第１
命令レジスタ、１０５…第２命令レジスタ、１０６…第
１命令デコーダ、１０７…第２命令デコーダ、１０８…
第１演算ユニット、１０９…第２演算ユニット、１１０
…レジスタファイル。

───────────────────────────────────────────────────── フロントページの続き (72)発明者坂東忠秋茨城県日立市久慈町4026番地株式会社日立製作所日立研究所内

Claims

【特許請求の範囲】

【請求項１】メモリから読み出すべき命令を指示するプ
ログラムカウンタと、前記プログラムカウンタによって指示された命令をそれ
ぞれ格納するための複数の命令レジスタと、演算を実行するための複数の演算ユニットと、前記プログラムカウンタの指示により前記メモリから読
み出された連続する複数の命令を、前記複数の演算ユニ
ットで並列処理するか、または、前記プログラムカウン
タの指示により前記メモリから読み出されたｎ個の連続
した命令を逐次処理するかのいずれかの処理を行う、前
記複数の演算ユニットを制御する制御手段を有し、当該制御手段は、前記複数の命令レジスタから前記複数
の演算ユニットにそれぞれ対応して前記ｎ個の連続した
命令を与えることを特徴とする並列処理装置。
【請求項２】請求項１に記載の並列処理装置において、
前記複数の演算ユニットを制御するための手段は、処理
状態切替命令または、ピンを介して外部から与えられる
制御信号のいずれかにより、処理状態を制御することを
特徴とする並列処理装置。
【請求項３】請求項１に記載の並列処理装置において、
さらに、処理状態識別手段によって指示される値に応じ
て、ｍまたは１値を増加させるように前記プログラムカ
ウンタを制御する手段を有することを特徴とする並列処
理装置。
【請求項４】請求項１に記載の並列処理装置において、
さらに、前記プログラムカウンタを制御するためのシー
ケンサを含み、前記シーケンサはワイヤードロジック回
路により構成されることを特徴とする並列処理装置。
【請求項５】請求項１に記載の並列処理装置において、
さらに、前記プログラムカウンタを制御するためのシー
ケンサを含み、前記シーケンサはマイクロプログラムに
より実現されることを特徴とする並列処理装置。