JPS58114250A - 共有マイクロプロセツサ - Google Patents
共有マイクロプロセツサInfo
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- JPS58114250A JPS58114250A JP57196695A JP19669582A JPS58114250A JP S58114250 A JPS58114250 A JP S58114250A JP 57196695 A JP57196695 A JP 57196695A JP 19669582 A JP19669582 A JP 19669582A JP S58114250 A JPS58114250 A JP S58114250A
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- 230000001186 cumulative effect Effects 0.000 claims 3
- 238000009825 accumulation Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 3
- 241001246312 Otis Species 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
- G06F9/3814—Implementation provisions of instruction buffers, e.g. prefetch buffer; banks
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
- G06F9/3851—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution from multiple instruction streams, e.g. multistreaming
-
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/461—Saving or restoring of program or task context
- G06F9/462—Saving or restoring of program or task context with multiple register sets
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- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multimedia (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、２つ以上のプログラムが同時に実行できる単
一のディジタル・マルチプロセッサの構成およびアーキ
テクチャに関する、このような目的は従来技術において
永い間求められてきたもので、その結果多くの解決がも
たらされたが、その全ては独自のメモリー、レジスタ、
演算論理装置、。
一のディジタル・マルチプロセッサの構成およびアーキ
テクチャに関する、このような目的は従来技術において
永い間求められてきたもので、その結果多くの解決がも
たらされたが、その全ては独自のメモリー、レジスタ、
演算論理装置、。
または制御回路を形成するためプロセッサの内部構成部
分の多くを重複させることを必要とするものである。こ
れらの余分な平行する内部部分は１つのプログラムの使
用に占有される。従来技術を調べてみると、重複させる
部分の選択が発明というよりは歴史の関数であることを
知っても驚くべきことで、はない。今日の水準技術にお
いてどのような部分が最も遅く実行されるべき各プログ
ラムに占有されても、比較的早い部分が時分割されてい
る。読者は、比較的遅い回路構成要素を待機するためア
イ、・°リング状態にあるよりは、プロセッサの最も早
い部分を常に作動状態に保持するよう構成されが精巧で
複雑な従来技術の方式の総合的なサンプルとして、米国
特許ｒ４．１５６．９２５号。
分の多くを重複させることを必要とするものである。こ
れらの余分な平行する内部部分は１つのプログラムの使
用に占有される。従来技術を調べてみると、重複させる
部分の選択が発明というよりは歴史の関数であることを
知っても驚くべきことで、はない。今日の水準技術にお
いてどのような部分が最も遅く実行されるべき各プログ
ラムに占有されても、比較的早い部分が時分割されてい
る。読者は、比較的遅い回路構成要素を待機するためア
イ、・°リング状態にあるよりは、プロセッサの最も早
い部分を常に作動状態に保持するよう構成されが精巧で
複雑な従来技術の方式の総合的なサンプルとして、米国
特許ｒ４．１５６．９２５号。
同第４，１６４，７８７号、同第３，９８０．９９２号
。
。
同第３，８９６．Ａ Ｉ Ｅｌ、同第３．７５７．３０
６ 号＋同第３，６８９，８９５号、同第３，６７６．
８５２号。
６ 号＋同第３，６８９，８９５号、同第３，６７６．
８５２号。
同第３，５７３，８５２号、同第３，５６６，３５７号
。
。
同第３．４４９，７２４号、同゛第３，４４９，７２３
号。
号。
同第３，３７３，４０８号、同第３，２４５，０４７号
。
。
同第３，２０２，９６９号、同第４．１９７．５７９号
を参照されたい。
を参照されたい。
おそらくは、最も関連する従来技術は０ｔｉｓ等の前述
の最後の米国特許に見出され、同特許は、プロセッサの
演算サイクルの典型・である命令選択。
の最後の米国特許に見出され、同特許は、プロセッサの
演算サイクルの典型・である命令選択。
命令取出し、命令復号および命令実行の諸位相を経由す
る電気的信号のため短い時間間隔が存在するため、新た
な命令が古い命令を完了する前に、新たな命令について
作動するマイクロプロセッサを始動させることができる
ことを教示する。従って、選択および取出しと関連する
回路の諸部分は、復号および実行操作と関連する諸部分
が作動する間、アイドリンク状態に置かれねばならない
。
る電気的信号のため短い時間間隔が存在するため、新た
な命令が古い命令を完了する前に、新たな命令について
作動するマイクロプロセッサを始動させることができる
ことを教示する。従って、選択および取出しと関連する
回路の諸部分は、復号および実行操作と関連する諸部分
が作動する間、アイドリンク状態に置かれねばならない
。
０ｔｉｓの特許は、別のプログラムからの新たな命令を
演算サイクルを通じて始動するためこのアイドリンク時
間を使用し、このため２つのプログラムを１つの同じ時
間内で実行することができる。
演算サイクルを通じて始動するためこのアイドリンク時
間を使用し、このため２つのプログラムを１つの同じ時
間内で実行することができる。
新たな命令が追付いてその直前にある前の命令と干渉す
ることのないよう確保するためには、この０ｔｉｓの特
許は再び、各プログラムについて１つずつ設定された並
列的な専用命令アドレス・レジスタおよびメモリーを使
用し、がっこれらの出力を正確なりロック信号により交
互にゲート操作しなければならない。従って、従来技術
の他の全てのものの如く、この米国一トもまた１つのプ
ログラムの独占的な使用のため占有されるいくつかの冗
長な並列部分を持つことを必要とするのである。
ることのないよう確保するためには、この０ｔｉｓの特
許は再び、各プログラムについて１つずつ設定された並
列的な専用命令アドレス・レジスタおよびメモリーを使
用し、がっこれらの出力を正確なりロック信号により交
互にゲート操作しなければならない。従って、従来技術
の他の全てのものの如く、この米国一トもまた１つのプ
ログラムの独占的な使用のため占有されるいくつかの冗
長な並列部分を持つことを必要とするのである。
余分な部分は、チップにおける余分な空間および余分な
コストを意味するものである。
コストを意味するものである。
本発明は、個々のプログラムの専用化された並列的な部
分は持たない。回路における各部分は実行中の全てのプ
ログラムによって等しく共有される。更にまた、複数の
プログラムを１つのマイクロプロセッサに関して同時に
実行することができる。簡単に説明すると、これは、第
１のプログラムから１つの命令を選択し、その後に第２
のプログラムからの命令が続き、更に第３のプログラム
からの命令が続く・・・・というようにし、これら命令
をあるライン・アップ即ち待ち行列に指向させてこれら
命令が時分割された混合状態で実行されるようにするこ
とによって達成される。この待ち行列は、実行すべきプ
ログラムと同数のステージを有するサブルーチンにより
形成され、また増分装置、プログラムの飛越し、または
メモリーの選択のいずれかにより選択されるどのプログ
ラムにおける次の命令でも拘束して最初に待ち行列また
はサブルーチンを再エントリさせ、他の全てのプログラ
ムが１つの命令を実行させた後で実行を待機するよう回
線に入れることにより形成される。
分は持たない。回路における各部分は実行中の全てのプ
ログラムによって等しく共有される。更にまた、複数の
プログラムを１つのマイクロプロセッサに関して同時に
実行することができる。簡単に説明すると、これは、第
１のプログラムから１つの命令を選択し、その後に第２
のプログラムからの命令が続き、更に第３のプログラム
からの命令が続く・・・・というようにし、これら命令
をあるライン・アップ即ち待ち行列に指向させてこれら
命令が時分割された混合状態で実行されるようにするこ
とによって達成される。この待ち行列は、実行すべきプ
ログラムと同数のステージを有するサブルーチンにより
形成され、また増分装置、プログラムの飛越し、または
メモリーの選択のいずれかにより選択されるどのプログ
ラムにおける次の命令でも拘束して最初に待ち行列また
はサブルーチンを再エントリさせ、他の全てのプログラ
ムが１つの命令を実行させた後で実行を待機するよう回
線に入れることにより形成される。
如何なる命令において実行中のプログラムと関連する適
正な前のデータに対して演算論理装置がアクセスするこ
とを確実にするため、この演算論理装置の出力はまた、
これもまた命令待ち行列と同数のステージを有するサブ
ルーチンから構成されたデータ待ち行列と呼ばれる待ち
行列を循環する。
正な前のデータに対して演算論理装置がアクセスするこ
とを確実にするため、この演算論理装置の出力はまた、
これもまた命令待ち行列と同数のステージを有するサブ
ルーチンから構成されたデータ待ち行列と呼ばれる待ち
行列を循環する。
このデータが再び待ち行列から出る時、これは同じプロ
グラムからの関連する新たな命令と同期状態にあり、こ
のため演算装置により使用されるため適正に使用可能で
ある。全てのプログラムが回転する連続的な順序におい
て待ち行列を通り、プロセッサの全ての部分を等しく使
用する、従って、全てのプログラムが同時に実行し、本
発明のプロセッサを特に同時に多数の装置の制御に適合
させるもので、この場合設計者は全ての装置に対して常
に注意を払うことを要求するが、可能な速度における極
限は必要としない。
グラムからの関連する新たな命令と同期状態にあり、こ
のため演算装置により使用されるため適正に使用可能で
ある。全てのプログラムが回転する連続的な順序におい
て待ち行列を通り、プロセッサの全ての部分を等しく使
用する、従って、全てのプログラムが同時に実行し、本
発明のプロセッサを特に同時に多数の装置の制御に適合
させるもので、この場合設計者は全ての装置に対して常
に注意を払うことを要求するが、可能な速度における極
限は必要としない。
第１図においてはプロセッサの構成が示されている。命
令待ち行列は点線４０により、またデータの待ち行列は
点線４２によって囲まれている。
令待ち行列は点線４０により、またデータの待ち行列は
点線４２によって囲まれている。
図示された実施例においては、各待ち行列は、命および
データの待ち行列におけるプログラム４５゜４９および
５１により示された３つのプログラムを可能にする３つ
のステージを有する、これらのステージは、−緒に接続
された直列に接続された抵抗からなり、プロセッサに対
して与えるためのある順序の順次列に対して多くのビッ
ト・ワードを収集するため好適ｔ４シフト・レジスタま
たは他の回路構成を形成することができる。第１図は、
ステージ４５から与えられる前のプログラムＡの命令実
行からのデータと関連してプログラムＡにおけるある命
令がステージ４４からマイクロプロセッサ４７に対して
与えられるある期間においてシステムのスナップショッ
トとして見ることができる。マイクロプロセッサ４７の
出力データはステージ５１に対する入力側におけるデー
タの待ち行列に戻され、他の全てのデータはプログラム
５１から４９へ、４９から４５へ、・・・・というよう
に待ち行列における１つのステージに順方向にクロック
されるのである。同時に、次の命令５２を選択するいく
つかの装置がステージ４４の出力によってトリガーされ
て次に命令を選択する。手段５２は同様に、１を加算す
る増分装置、飛越しアドレス指定、メモリーからの選択
、または割込みの如き次の命令を選択するための当業者
には公知の全ての機構を含む。しかし、如何なる選択機
構を使用しようとも、要求は即時には満たされず、命令
待ち行列のステージ５０の入力側に入らなければならな
い。他の命令要求は待ち行列における１段ずつ５０から
４８へ、４８から４４へ、・・・というように順方向に
クロックされるのである。
データの待ち行列におけるプログラム４５゜４９および
５１により示された３つのプログラムを可能にする３つ
のステージを有する、これらのステージは、−緒に接続
された直列に接続された抵抗からなり、プロセッサに対
して与えるためのある順序の順次列に対して多くのビッ
ト・ワードを収集するため好適ｔ４シフト・レジスタま
たは他の回路構成を形成することができる。第１図は、
ステージ４５から与えられる前のプログラムＡの命令実
行からのデータと関連してプログラムＡにおけるある命
令がステージ４４からマイクロプロセッサ４７に対して
与えられるある期間においてシステムのスナップショッ
トとして見ることができる。マイクロプロセッサ４７の
出力データはステージ５１に対する入力側におけるデー
タの待ち行列に戻され、他の全てのデータはプログラム
５１から４９へ、４９から４５へ、・・・・というよう
に待ち行列における１つのステージに順方向にクロック
されるのである。同時に、次の命令５２を選択するいく
つかの装置がステージ４４の出力によってトリガーされ
て次に命令を選択する。手段５２は同様に、１を加算す
る増分装置、飛越しアドレス指定、メモリーからの選択
、または割込みの如き次の命令を選択するための当業者
には公知の全ての機構を含む。しかし、如何なる選択機
構を使用しようとも、要求は即時には満たされず、命令
待ち行列のステージ５０の入力側に入らなければならな
い。他の命令要求は待ち行列における１段ずつ５０から
４８へ、４８から４４へ、・・・というように順方向に
クロックされるのである。
通常、命令ワードはあるメモリーに記憶され、１つのア
ドレスによって呼出される。従って、命令を待機する最
も実際的な方法は命令アドレス待機手段によるものであ
る。これを達成するための回路は第２図において説明さ
れている。
ドレスによって呼出される。従って、命令を待機する最
も実際的な方法は命令アドレス待機手段によるものであ
る。これを達成するための回路は第２図において説明さ
れている。
第２図においては、２つのプログラムが同時に実行する
ことができる本発明の一実施態様に対する回路図が示さ
れている。操作は、適当なデータ・ソース１０からプロ
グラム・アドレス論理システム１２を介してアドレス・
レジスタ１４に対して命令アドレスを導入することによ
って開始することができる。この命令アドレスは、最初
のプログラムと関連する一連の命令アドレスの最初のも
のを構成することができるのである。
ことができる本発明の一実施態様に対する回路図が示さ
れている。操作は、適当なデータ・ソース１０からプロ
グラム・アドレス論理システム１２を介してアドレス・
レジスタ１４に対して命令アドレスを導入することによ
って開始することができる。この命令アドレスは、最初
のプログラムと関連する一連の命令アドレスの最初のも
のを構成することができるのである。
次のクロック・サイクルにおいては、レジスタ１４にお
けるアドレスが１段アドレス・レジスタ１８に増進され
、データ・ソース１０からの第２の命令アドレスがプロ
グラム・アドレス論理システム１２によりアドレス・レ
ジスタ１４に対してゲートされる。この第２の命令アド
レスは、第２のプログラムと関連する一連の命令の最初
に対するものである。このプロセッサはこの時同時に両
方のプログラムに関して作動を開始するように条件付け
られている。熱論、当業者にとって周知の初期化の別の
方法もまた使用することができる。
けるアドレスが１段アドレス・レジスタ１８に増進され
、データ・ソース１０からの第２の命令アドレスがプロ
グラム・アドレス論理システム１２によりアドレス・レ
ジスタ１４に対してゲートされる。この第２の命令アド
レスは、第２のプログラムと関連する一連の命令の最初
に対するものである。このプロセッサはこの時同時に両
方のプログラムに関して作動を開始するように条件付け
られている。熱論、当業者にとって周知の初期化の別の
方法もまた使用することができる。
例えば、リセット信号をレジスタ１４と１６に与えてこ
れらを適正な２つの開始アドレスに設定することもでき
るのである。
れらを適正な２つの開始アドレスに設定することもでき
るのである。
次のクロック・サイクルにおいて、アドレス・レジスタ
１６のアドレスがメモリー１８に対して送られる。メモ
リー１８においてアドレス指定された場所からの命令が
命令デコーダ２０によって復号されて、ゲート兼方向指
定ロジック２２（第２図において２つの別個のブロック
により示される）により使用される適当な制御信号を生
成して、演算論理装置２３と出力装置２４と累算レジス
タ２５を調整する。従って、算術演算、データ転送また
はアドレス・レジスタ１６からアドレス指定される記憶
された命令により呼出される他の動作がプロセッサによ
って実行され、その結果がレジスタ２５に記憶される。
１６のアドレスがメモリー１８に対して送られる。メモ
リー１８においてアドレス指定された場所からの命令が
命令デコーダ２０によって復号されて、ゲート兼方向指
定ロジック２２（第２図において２つの別個のブロック
により示される）により使用される適当な制御信号を生
成して、演算論理装置２３と出力装置２４と累算レジス
タ２５を調整する。従って、算術演算、データ転送また
はアドレス・レジスタ１６からアドレス指定される記憶
された命令により呼出される他の動作がプロセッサによ
って実行され、その結果がレジスタ２５に記憶される。
命令が実行中は、アドレス・レジスタ１６からメモリー
１８に対して切換えられるアドレスもまた回線２６上を
増分装置２８に送られ、ここで１だけ増進される。この
新しいアドレスは、もしロジック１２により選択されれ
ば、次のクロック・サイクルにおいてアドレス・レジス
タ１４に送られる。アドレス・レジスタ１４における前
のアドレスはアドレス−レジスタ１６に変移される。こ
の時第２のプログラムの第１の命令のアドレスはアドレ
ス・レジスタ１６に存在し、第１のプログラムの次のア
ドレスはアドレス・レジスタ１４によって維持され、そ
のプロセッサにおける順番を待機する。
１８に対して切換えられるアドレスもまた回線２６上を
増分装置２８に送られ、ここで１だけ増進される。この
新しいアドレスは、もしロジック１２により選択されれ
ば、次のクロック・サイクルにおいてアドレス・レジス
タ１４に送られる。アドレス・レジスタ１４における前
のアドレスはアドレス−レジスタ１６に変移される。こ
の時第２のプログラムの第１の命令のアドレスはアドレ
ス・レジスタ１６に存在し、第１のプログラムの次のア
ドレスはアドレス・レジスタ１４によって維持され、そ
のプロセッサにおける順番を待機する。
次のクロック・サイクルにおいては、アドレス・レジス
タ１６におけるアドレスが１だけ増進されるため同時に
増分装置２８およびメモリー１８に対して送られて、第
２のプログラムに対する第１の命令を呼出す。この命令
は前述の如く実行され、その結果はレジスタ２５に記憶
される。累算レジスタ２５において前に記憶された結果
は別の累算レジスタ３０に対して送られる。第１のプロ
グラムにおける次の命令のアドレスはアドレス・レジス
タ１４からアドレス・レジスタ１６に移動し、増分装置
２８（または、他のソース）からの第２のプログラムに
対する更新された次のアドレスはアドレス・レジスタ１
６に存在し、第２のプログラムに対する次の命令アドレ
スはアドレス・レジスタ１４により待機中である。
タ１６におけるアドレスが１だけ増進されるため同時に
増分装置２８およびメモリー１８に対して送られて、第
２のプログラムに対する第１の命令を呼出す。この命令
は前述の如く実行され、その結果はレジスタ２５に記憶
される。累算レジスタ２５において前に記憶された結果
は別の累算レジスタ３０に対して送られる。第１のプロ
グラムにおける次の命令のアドレスはアドレス・レジス
タ１４からアドレス・レジスタ１６に移動し、増分装置
２８（または、他のソース）からの第２のプログラムに
対する更新された次のアドレスはアドレス・レジスタ１
６に存在し、第２のプログラムに対する次の命令アドレ
スはアドレス・レジスタ１４により待機中である。
次のクロック・サイクルにおいて、第１のプログラムに
おける次の命令を実行することができる。
おける次の命令を実行することができる。
前の第１のプログラムの結果は、第１のプログラムの演
算結果がアドレス・レジスタ１４および１６における諸
命令に対するアドレスの変移と同期してレジスタ２５と
６０に送られるため、必要に応じて演算装置２３により
使用されるべく累算レジスタ６０において使用可能とな
る。同様に、次のクロック・サイクルにおいては、第２
のプログラムからの次の命令が実行可能であり、第２の
プログラムにおける前の命令からの結果は必要に応じて
累算レジスタ３０において使用することができる。
算結果がアドレス・レジスタ１４および１６における諸
命令に対するアドレスの変移と同期してレジスタ２５と
６０に送られるため、必要に応じて演算装置２３により
使用されるべく累算レジスタ６０において使用可能とな
る。同様に、次のクロック・サイクルにおいては、第２
のプログラムからの次の命令が実行可能であり、第２の
プログラムにおける前の命令からの結果は必要に応じて
累算レジスタ３０において使用することができる。
好都合にも、どんな数の個々のプログラムでも相当数の
アドレス・レジスタおよび累算レジスタを付加すること
により１つのマイクロプロセッサに関して実行すること
ができることは明らかである。例えば、もしアドレス・
レジスタ１４とアドレス・レジスタ１６を５つの順次の
アドレス・レジスタと置換しレジスタ２３と５０を５つ
の累算レジスタと置換するならば、５つのプログラムに
おいて実行することができる。熱論、各プログラムはそ
れ自体の専用マイクロプロセッサを有する場合よりも５
倍遅い速度で実行することになるが、このような速度に
おける損失は実際の制御用途においてはしばしば問題に
ならない。また、全ての回路を共用するためコスト節減
は劇的である。どのプログラムもどんな記憶場所でもア
ドレス指定できるため、唯１つの命令メモリー１８しか
必要としない。唯１組のバス、および演算論理装置２３
゜増分装置２８．プログラム・アドレス論理システム１
２および２２．および命令デコーダ２０は、時分割に基
づいて全てのプログラムをサーブする。
アドレス・レジスタおよび累算レジスタを付加すること
により１つのマイクロプロセッサに関して実行すること
ができることは明らかである。例えば、もしアドレス・
レジスタ１４とアドレス・レジスタ１６を５つの順次の
アドレス・レジスタと置換しレジスタ２３と５０を５つ
の累算レジスタと置換するならば、５つのプログラムに
おいて実行することができる。熱論、各プログラムはそ
れ自体の専用マイクロプロセッサを有する場合よりも５
倍遅い速度で実行することになるが、このような速度に
おける損失は実際の制御用途においてはしばしば問題に
ならない。また、全ての回路を共用するためコスト節減
は劇的である。どのプログラムもどんな記憶場所でもア
ドレス指定できるため、唯１つの命令メモリー１８しか
必要としない。唯１組のバス、および演算論理装置２３
゜増分装置２８．プログラム・アドレス論理システム１
２および２２．および命令デコーダ２０は、時分割に基
づいて全てのプログラムをサーブする。
このことは、１つのプログラムが常に１つのメモリーを
アドレス指定して１つのレジスタ内に記憶するが他のプ
ログラムは常に他のメモリーをアドレス指定して別のレ
ジスタに記憶する、典型的に個々の命令メモＩＪ−１個
々の専用記憶レジスタ、個々の専用アドレス・レジスタ
および複雑な余分なバスおよび方向指定ロジックを有す
る複雑な従来技術のデュアル・プロセッサと比較して対
照的である、明らかに、このような従来技術の方式では
、本発明により可能となる容易にかつ簡単に５つの個々
のプログラムを取扱うため容易に拡張することはできな
いのである。
アドレス指定して１つのレジスタ内に記憶するが他のプ
ログラムは常に他のメモリーをアドレス指定して別のレ
ジスタに記憶する、典型的に個々の命令メモＩＪ−１個
々の専用記憶レジスタ、個々の専用アドレス・レジスタ
および複雑な余分なバスおよび方向指定ロジックを有す
る複雑な従来技術のデュアル・プロセッサと比較して対
照的である、明らかに、このような従来技術の方式では
、本発明により可能となる容易にかつ簡単に５つの個々
のプログラムを取扱うため容易に拡張することはできな
いのである。
第１図は本発明のアーキテクチャを用いるどんなプロセ
ッサにおける全体的な情報の流れを示す図、および第２
図は本発明の望ましい実施態様を示す回路図である。 １０・・・データ・ソース、１２・・・プログラム・ア
ドレス論理システム、１４・・・アドレス・レジスタ、
１６・・・アドレス・レジスタ、１８・・・メモリー、
２０・・・命令デコーダ、２２・・・ゲート兼方向指定
ロジック、２３・・・演算論理装置、２４・・・出力装
置、２５・・・累算レジスタ、２６・・・回線、２Ｂ・
・・増分装置、３０・・・累算レジスタ、４７・・・マ
イクロプロセッサ。 特許出願人 ナショナル・セミコンダクター・コーポ
レーション
ッサにおける全体的な情報の流れを示す図、および第２
図は本発明の望ましい実施態様を示す回路図である。 １０・・・データ・ソース、１２・・・プログラム・ア
ドレス論理システム、１４・・・アドレス・レジスタ、
１６・・・アドレス・レジスタ、１８・・・メモリー、
２０・・・命令デコーダ、２２・・・ゲート兼方向指定
ロジック、２３・・・演算論理装置、２４・・・出力装
置、２５・・・累算レジスタ、２６・・・回線、２Ｂ・
・・増分装置、３０・・・累算レジスタ、４７・・・マ
イクロプロセッサ。 特許出願人 ナショナル・セミコンダクター・コーポ
レーション
Claims (1)
- 【特許請求の範囲】 （１）複数のプログラムにおける命令を実行する演算論
理装置と、前記プログラムにおける命令に従ってかつ前
の命令の実行からのデータに従って前記演算論理装置を
制御する制御装置と、前記命令に対するメモリー・ソー
スと、データ・ソースとを有する１つの共有するマイク
ロプロセッサにおける複数のプログラムの操作を可能に
する装置において、 入力および出力を有し、かつ実行のため前記の共有され
たマイクロプロセッサに対して連続的に複数のプログラ
ムからの命令を出力するよう作用可能である命令順序付
は装置と、 前記命令順序付は装置の出力に応答して作用して次の命
令を前記命令順序付は装置の入力側に提供するこ−とが
可能な次の命令選択装置と、入力と出力を有し、前記の
共有したマイクロプロセッサに対して複数の実行された
命令からのデータを連続的に出力し、かつその入力側に
おいて実行された複数の命令からのデータを受取るよう
作用可能なデータ順序付は装置とを設け、各出力データ
は前記命令順序付は装置からの対応する命令と同じプロ
グラムからのものであることを特徴とする装置。 （２）前記命令順序付は装置は、連続的な回転順序にお
いて複数の各プログラムからの１つの命令を前記の共有
するマイクロプロセッサに対して出力することを特徴と
する特許請求の範囲第１項記載の装置。 （３）前記命令順序付は装置が、その出力側において前
記メモリー・ソースに接続されたアドレス順序付は装置
を含み、前記制御装置に対するこれらソースからの命令
をアクセスすることを特徴とする特許請求の範囲第１項
記載の装置。 （４）前記命令順序付は装置が、その出力側において前
記メモリー・ソースに接続された命令アドレス順序付は
装置を含み、前記制御装置に対する前記メモリーからの
命令をアクセスすることを特徴とする特許請求の範囲第
２項記載の装置。 （５）前記命令アドレス待合せ装置は、数において実行
されるプログラム数と等しく、１つのレジスタから次の
レジスタまでアドレスを送るように相互に直列に接続さ
れ、前記メモリーをアクセスするように直列接続された
最後のレジスタの出力と、前記の次の命令選択装置から
命令のアドレスを受取るように直列接続された第１のレ
ジスタの入力とを有する複数のアドレス記憶レジスタか
らなることを特徴とする特許請求の範囲第６項記載の装
置。 （６）前記データ待合せ装置は、数において実行される
プログラム数と等しく、１つのレジスタから次のレジス
タまでデータを送るように相互に直列に接続され、前記
の共有するマイクロプロセッサの入力に対して出力デー
タを提供するように直列接続された最後゛の累計レジス
タの出方と、前記の共有するマイクロプロセッサの出力
を受取るように直列接続された第１の累計レジスタの入
力とを有する複数の累計レジスタからなることを特徴と
する特許請求の範囲第３項記載の装置。 （カー前記命令アドレス待合せ装置は、数において実行
されるプログラム数と等しく、１つのレジスタから次の
レジスタまでアドレスを送るように相互に直列に接続さ
れ、前記メモリーをアクセスするように直列接続された
最後のレジスタの出力と、前記の次の命令選択装置がら
命令のアドレスを受取るように直列接続された第１のア
ドレス記憶レジスタの入力とを有する複数のアドレス記
憶レジスタな・らなることを特徴とする特許請求の範囲
第６項記載の装置。 （８）前記命令待合せ装置が、連続的な回転順序におい
て複数のプログラムの各々から前記の共有するマイクロ
プロセッサに対して１つの命令を出力することを特徴と
する特許請求の範囲第７項記載の装置。 （９）前記命令アドレス待合せ装置が、複数のステージ
を有するシフトレジスタ装置からなることを特徴とする
特許請求の範囲第３項記載の装置。 （１０）前記データ待合せ装置が、複数のステージを有
するシフトレジスタ装置からなることを特徴とする特許
請求の範囲第６項記載の装置。 （１１）前記データ待合せ装置が、複数のステージを有
するシフトレジスタ装置からなることを特徴とする特許
請求の範囲第９項記載の装置。 （１２）前記命令待合せ装置が、連続的な回転順序にお
いて複数のプログラムの各々から前記の共有するマイク
ロプロセッサに対して１つの命令を出力することを特徴
とする特許請求の範囲第１１項記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US33469481A | 1981-12-28 | 1981-12-28 | |
| US334694 | 1981-12-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58114250A true JPS58114250A (ja) | 1983-07-07 |
Family
ID=23308383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57196695A Pending JPS58114250A (ja) | 1981-12-28 | 1982-11-09 | 共有マイクロプロセツサ |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS58114250A (ja) |
| DE (1) | DE3247196A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6241648B1 (en) | 1998-05-26 | 2001-06-05 | Tokyo Kikai Seisakusho, Ltd. | Signature-delivery-pitch regulating apparatus for a delivery apparatus of a folding machine |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2820220B1 (fr) * | 2001-01-31 | 2003-03-28 | Jean Roland Riviere | Dispositif a processeur rapide pour le traitement de donnees et procede s'y rattachant |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49107644A (ja) * | 1973-02-19 | 1974-10-12 | ||
| JPS515934A (ja) * | 1974-07-03 | 1976-01-19 | Hitachi Ltd | |
| JPS54138354A (en) * | 1978-04-20 | 1979-10-26 | Oki Electric Ind Co Ltd | Microprocessor unit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4197579A (en) * | 1978-06-06 | 1980-04-08 | Xebec Systems Incorporated | Multi-processor for simultaneously executing a plurality of programs in a time-interlaced manner |
-
1982
- 1982-11-09 JP JP57196695A patent/JPS58114250A/ja active Pending
- 1982-12-21 DE DE19823247196 patent/DE3247196A1/de not_active Ceased
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49107644A (ja) * | 1973-02-19 | 1974-10-12 | ||
| JPS515934A (ja) * | 1974-07-03 | 1976-01-19 | Hitachi Ltd | |
| JPS54138354A (en) * | 1978-04-20 | 1979-10-26 | Oki Electric Ind Co Ltd | Microprocessor unit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6241648B1 (en) | 1998-05-26 | 2001-06-05 | Tokyo Kikai Seisakusho, Ltd. | Signature-delivery-pitch regulating apparatus for a delivery apparatus of a folding machine |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3247196A1 (de) | 1983-08-11 |
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