JPS6315628B2 - - Google Patents
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- JPS6315628B2 JPS6315628B2 JP58061148A JP6114883A JPS6315628B2 JP S6315628 B2 JPS6315628 B2 JP S6315628B2 JP 58061148 A JP58061148 A JP 58061148A JP 6114883 A JP6114883 A JP 6114883A JP S6315628 B2 JPS6315628 B2 JP S6315628B2
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- bus
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- 230000004044 response Effects 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 6
- 238000007781 pre-processing Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3824—Operand accessing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
-
- G—PHYSICS
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
- G06F9/268—Microinstruction selection not based on processing results, e.g. interrupt, patch, first cycle store, diagnostic programs
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F9/3867—Concurrent instruction execution, e.g. pipeline or look ahead using instruction pipelines
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- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Advance Control (AREA)
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】
本発明は複数のプロセツサのうちバス使用を要
求するプロセツサがバスリクエストをバス調停手
段に送出し、このバス調停手段よりバス使用の承
認を受けることによりバスアクセスを行い同時に
リクエストがあるときはプライオリテイを判定す
るバス使用の調停を行なわない分散形プロセツサ
システム、特に、それぞれがマイクロプログラム
制御方式により同期同相で動作するバス接続され
た複数プロセツサ構成の分散形プロセツサシステ
ムに関する。
求するプロセツサがバスリクエストをバス調停手
段に送出し、このバス調停手段よりバス使用の承
認を受けることによりバスアクセスを行い同時に
リクエストがあるときはプライオリテイを判定す
るバス使用の調停を行なわない分散形プロセツサ
システム、特に、それぞれがマイクロプログラム
制御方式により同期同相で動作するバス接続され
た複数プロセツサ構成の分散形プロセツサシステ
ムに関する。
マクロ命令（ソフトウエア命令）を処理実行す
るのに、１個の解釈プロセツサがソフトウエア命
令の取出しおよび解釈をマイクロプログラムに基
づいて行ない、少なくとも１個の実行プロセツサ
がソフトウエア命令の実行をマイクロプログラム
に基づいて解釈プロセツサと同期しつつ行ない、
これら解釈プロセツサと実行プロセツサのすべて
とがバス接続された分散形プロセツサシステム
は、ソフトウエア命令を高速処理するための有効
な手段として周知である。
るのに、１個の解釈プロセツサがソフトウエア命
令の取出しおよび解釈をマイクロプログラムに基
づいて行ない、少なくとも１個の実行プロセツサ
がソフトウエア命令の実行をマイクロプログラム
に基づいて解釈プロセツサと同期しつつ行ない、
これら解釈プロセツサと実行プロセツサのすべて
とがバス接続された分散形プロセツサシステム
は、ソフトウエア命令を高速処理するための有効
な手段として周知である。
従来のこの種の分散形プロセツサシステムは、
解釈プロセツサと実行プロセツサとのそれぞれ
が、マイクロプログラムを記憶する制御記憶と、
制御記憶から読み出されたマイクロ命令を保持す
るマイクロ命令レジスタと、制御記憶を読み出す
ためのアドレスをマイクロ命令レジスタの保持内
容に基づいて発生する読出しアドレス発生回路
と、マイクロ命令レジスタの保持内容に基づいて
マイクロ命令を実行するための種々の回路とを有
している。
解釈プロセツサと実行プロセツサとのそれぞれ
が、マイクロプログラムを記憶する制御記憶と、
制御記憶から読み出されたマイクロ命令を保持す
るマイクロ命令レジスタと、制御記憶を読み出す
ためのアドレスをマイクロ命令レジスタの保持内
容に基づいて発生する読出しアドレス発生回路
と、マイクロ命令レジスタの保持内容に基づいて
マイクロ命令を実行するための種々の回路とを有
している。
各プロセツサは独自の機能をはたすために、同
期同相の関係を保ちつゝ演算またはデータ転送を
行なう。データ転送には、バスを介して他のプロ
セツサとの間で行なうものと、内部の回路（レジ
スタ、レジスタフアイル、演算器等）間で行なう
ものとがある。バスを介してのデータ転送を行な
うには、複数のプロセツサがバス争奪をめぐつて
競合しないように、たとえば、マイクロプログラ
ムをそのように予めコーテイングしておくように
する方式やバスの使用を調停する手段を設ける方
式が採用されてきた。
期同相の関係を保ちつゝ演算またはデータ転送を
行なう。データ転送には、バスを介して他のプロ
セツサとの間で行なうものと、内部の回路（レジ
スタ、レジスタフアイル、演算器等）間で行なう
ものとがある。バスを介してのデータ転送を行な
うには、複数のプロセツサがバス争奪をめぐつて
競合しないように、たとえば、マイクロプログラ
ムをそのように予めコーテイングしておくように
する方式やバスの使用を調停する手段を設ける方
式が採用されてきた。
各プロセツサ内のレジスタ類には、バスと内部
の他のレジスタ類とからの入力があるものも少な
くないが、この種のレジスタ類には切替え回路を
前置し、この切替え回路が前記両入力を制御信号
に応答して切り替えて、一方の入力のみを当該レ
ジスタ類に供給するようにしている。
の他のレジスタ類とからの入力があるものも少な
くないが、この種のレジスタ類には切替え回路を
前置し、この切替え回路が前記両入力を制御信号
に応答して切り替えて、一方の入力のみを当該レ
ジスタ類に供給するようにしている。
このような従来構成においては、プロセツサ内
外からの入力が可能な上述のレジスタ類（多入力
レジスタ類）には、両入力元（バスおよび他のレ
ジスタ類）から切替え回路に到るデータバスと切
替え回路とが必要になるという欠点がある。この
種のバスは、一般に４バイト以上のデータ幅を有
し、プロセツサ内部におけるデータ転送のデータ
幅も通常はバス上のデータ幅に合致しているた
め、上記のデータバスと切替え回路とのハードウ
エアは多量になる。
外からの入力が可能な上述のレジスタ類（多入力
レジスタ類）には、両入力元（バスおよび他のレ
ジスタ類）から切替え回路に到るデータバスと切
替え回路とが必要になるという欠点がある。この
種のバスは、一般に４バイト以上のデータ幅を有
し、プロセツサ内部におけるデータ転送のデータ
幅も通常はバス上のデータ幅に合致しているた
め、上記のデータバスと切替え回路とのハードウ
エアは多量になる。
本発明の目的はプロセツサがバスを使用すると
きリクエスト、および承認の手順を踏まず、プロ
セツサのマイクロプログラムはバスの使用を意識
せずにアクセスすることによりプロセツサの多入
力レジスタ類への入力切替え機構、ひいてはプロ
セツサのハードウエアを少量化できる分散形プロ
セツサシステムを提供することにある。
きリクエスト、および承認の手順を踏まず、プロ
セツサのマイクロプログラムはバスの使用を意識
せずにアクセスすることによりプロセツサの多入
力レジスタ類への入力切替え機構、ひいてはプロ
セツサのハードウエアを少量化できる分散形プロ
セツサシステムを提供することにある。
本発明のシステムはそれぞれがマイクロプログ
ラム制御方式により同期同相で動作するバス接続
された複数プロセツサのそれぞれが要求するバス
使用権の調停を行なわない分散形プロセツサシス
テムにおいて、 ソフトウエアプログラムを実行する実行プロセ
ツサごとに、当該実行プロセツサと前記ソフトウ
エアプログラムの読出しと解釈とを行なう解釈プ
ロセツサとの間で前記バスの争奪競合をするよう
になりうるマイクロ命令ステツプの１つ前のマイ
クロ命令ステツプに特定コマンドを発生する特定
コマンド発生手段を設け、 前記解釈プロセツサには、前記特定コマンドを
解読し、前記解釈プロセツサが次のサイクルで前
記バスを使用する時信号を出力する特定コマンド
解読手段と、 該解釈プロセツサにおけるマイクロプログラム
を記憶する制御記憶へのアクセス中のアドレスを
保持するアドレス保持手段と、 前記マイクロプログラムから生成されている読
出しアドレスから前記アドレス保持手段の保持内
容へ前記特定コマンド解読手段の出力に応答して
前記制御記憶読出しアドレスを切り替えるアドレ
ス切替え手段と、 該解釈プロセツサにおける前記制御記憶関係へ
のクロツクを前記特定コマンド解読手段の出力に
応答して停止するクロツク制御手段 とを設けたことを特徴とする。
ラム制御方式により同期同相で動作するバス接続
された複数プロセツサのそれぞれが要求するバス
使用権の調停を行なわない分散形プロセツサシス
テムにおいて、 ソフトウエアプログラムを実行する実行プロセ
ツサごとに、当該実行プロセツサと前記ソフトウ
エアプログラムの読出しと解釈とを行なう解釈プ
ロセツサとの間で前記バスの争奪競合をするよう
になりうるマイクロ命令ステツプの１つ前のマイ
クロ命令ステツプに特定コマンドを発生する特定
コマンド発生手段を設け、 前記解釈プロセツサには、前記特定コマンドを
解読し、前記解釈プロセツサが次のサイクルで前
記バスを使用する時信号を出力する特定コマンド
解読手段と、 該解釈プロセツサにおけるマイクロプログラム
を記憶する制御記憶へのアクセス中のアドレスを
保持するアドレス保持手段と、 前記マイクロプログラムから生成されている読
出しアドレスから前記アドレス保持手段の保持内
容へ前記特定コマンド解読手段の出力に応答して
前記制御記憶読出しアドレスを切り替えるアドレ
ス切替え手段と、 該解釈プロセツサにおける前記制御記憶関係へ
のクロツクを前記特定コマンド解読手段の出力に
応答して停止するクロツク制御手段 とを設けたことを特徴とする。
次に本発明について図面を参照して詳細に説明
する。
する。
第１図は本発明の一実施例を示すブロツク図で
ある。本図を参照すると、本実施例はソフトウエ
ア命令の取出しおよび解釈を行なう解釈プロセツ
サＵ１と、解釈プロセツサＵ１と同期同相でソフ
トウエア命令の実行を行なう実行プロセツサＵ２
とがバス１２を介して接続された分散形プロセツ
サである。
ある。本図を参照すると、本実施例はソフトウエ
ア命令の取出しおよび解釈を行なう解釈プロセツ
サＵ１と、解釈プロセツサＵ１と同期同相でソフ
トウエア命令の実行を行なう実行プロセツサＵ２
とがバス１２を介して接続された分散形プロセツ
サである。
解釈プロセツサＵ１は、制御記憶１と、マイク
ロ命令レジスタ２と、読出しアドレス発生回路３
と、アドレスレジスタ４と、マルチプレクサ５
と、コマンドデコーダ６と、クロツク制御回路７
と、レジスタフアイル８と、プリフエツチインス
トラクシヨンレジスタ９と、切替器１０と、演算
器１１とを含んでいる。アドレスレジスタ４には
高高十数ビツト、またコマンドデコーダ６には
高々数ビツトの入力がある。実行プロセツサＵ２
は、制御記憶１３と、マイクロ命令レジスタ１４
と、読出しアドレス発生回路１５と、コマンド発
生回路１６と、クロツク発生回路１７と、レジス
タフアイル１８と、２個のレジスタ１９，２０
と、演算器２１と、ドライバ２２とを含んでい
る。
ロ命令レジスタ２と、読出しアドレス発生回路３
と、アドレスレジスタ４と、マルチプレクサ５
と、コマンドデコーダ６と、クロツク制御回路７
と、レジスタフアイル８と、プリフエツチインス
トラクシヨンレジスタ９と、切替器１０と、演算
器１１とを含んでいる。アドレスレジスタ４には
高高十数ビツト、またコマンドデコーダ６には
高々数ビツトの入力がある。実行プロセツサＵ２
は、制御記憶１３と、マイクロ命令レジスタ１４
と、読出しアドレス発生回路１５と、コマンド発
生回路１６と、クロツク発生回路１７と、レジス
タフアイル１８と、２個のレジスタ１９，２０
と、演算器２１と、ドライバ２２とを含んでい
る。
解釈プロセツサＵ１は主記憶装置（図示を省
略）から、バス１２を介してソフトウエア命令を
取り出し、クロツク制御回路７が発生している第
２クロツク２６に応答してプリフエツチインスト
ラクシヨンレジスタ９にセツトする。プリフエツ
チインストラクシヨンレジスタ９の内容は読出し
アドレス発生回路３に入力し、先ずソフトウエア
命令の解釈を行なうためのマイクロ命令群（制御
記憶１に格納されている）の先頭アドレスを発生
する。このときには、マルチプレクサ５は読出し
アドレス発生回路３からの出力を受け入れるよう
になつているため、前述の先頭アドレスにより制
御記憶１から第１のマイクロ命令を読み出し、ク
ロツク制御回路７が発生している第１クロツク２
３に応答して、マイクロ命令レジスタ２にセツト
する。
略）から、バス１２を介してソフトウエア命令を
取り出し、クロツク制御回路７が発生している第
２クロツク２６に応答してプリフエツチインスト
ラクシヨンレジスタ９にセツトする。プリフエツ
チインストラクシヨンレジスタ９の内容は読出し
アドレス発生回路３に入力し、先ずソフトウエア
命令の解釈を行なうためのマイクロ命令群（制御
記憶１に格納されている）の先頭アドレスを発生
する。このときには、マルチプレクサ５は読出し
アドレス発生回路３からの出力を受け入れるよう
になつているため、前述の先頭アドレスにより制
御記憶１から第１のマイクロ命令を読み出し、ク
ロツク制御回路７が発生している第１クロツク２
３に応答して、マイクロ命令レジスタ２にセツト
する。
マイクロ命令レジスタ２の内容は解読手段（図
示省略）により、解読されるとともに、次のマイ
クロ命令を読み出すためのアドレスを発生させる
べく、読出しアドレス発生回路３に供給される。
このようにして、読出しアドレス発生回路３、マ
ルチプレクサ５、制御記憶１およびマイクロ命令
レジスタ２というループを所要回数だけ辿ること
により、１個のソフトウエア命令に対する解釈が
行なわれる。
示省略）により、解読されるとともに、次のマイ
クロ命令を読み出すためのアドレスを発生させる
べく、読出しアドレス発生回路３に供給される。
このようにして、読出しアドレス発生回路３、マ
ルチプレクサ５、制御記憶１およびマイクロ命令
レジスタ２というループを所要回数だけ辿ること
により、１個のソフトウエア命令に対する解釈が
行なわれる。
また、プリフエツチインストラクシヨンレジス
タ９またはレジスタフアイル８の各内容がマイク
ロ命令レジスタ２の内容に応答して切替器１０に
おいて切り替えられて、演算器１１に供給され、
演算器１１においてレジスタフアイル８からの他
の内容と、マイクロ命令レジスタ２の内容に応答
して演算されて、ソフトウエア命令に対する前処
理が行なわれる。
タ９またはレジスタフアイル８の各内容がマイク
ロ命令レジスタ２の内容に応答して切替器１０に
おいて切り替えられて、演算器１１に供給され、
演算器１１においてレジスタフアイル８からの他
の内容と、マイクロ命令レジスタ２の内容に応答
して演算されて、ソフトウエア命令に対する前処
理が行なわれる。
解釈プロセツサＵ１において行なわれたソフト
ウエア命令の解釈と前処理の結果は、図示を省略
した手段により、実行プロセツサＵ２に伝えら
れ、解釈プロセツサＵ１はソフトウエア命令の実
行を実行プロセツサＵ２に指示し、次のソフトウ
エア命令の取り出しおよび解釈に移る。次のソフ
トウエア命令に対する解釈プロセツサＵ１におけ
る解釈は、実行プロセツサＵ２における先に指示
されたソフトウエア命令の実行と並行して行なわ
れ、解釈と前処理との結果は、実行プロセツサＵ
２からの先に指示されたソフトウエア命令の実行
終了報告を待つて、実行プロセツサＵ２に供給さ
れ、実行指示される。
ウエア命令の解釈と前処理の結果は、図示を省略
した手段により、実行プロセツサＵ２に伝えら
れ、解釈プロセツサＵ１はソフトウエア命令の実
行を実行プロセツサＵ２に指示し、次のソフトウ
エア命令の取り出しおよび解釈に移る。次のソフ
トウエア命令に対する解釈プロセツサＵ１におけ
る解釈は、実行プロセツサＵ２における先に指示
されたソフトウエア命令の実行と並行して行なわ
れ、解釈と前処理との結果は、実行プロセツサＵ
２からの先に指示されたソフトウエア命令の実行
終了報告を待つて、実行プロセツサＵ２に供給さ
れ、実行指示される。
実行プロセツサＵ２は、前述のようにして解釈
プロセツサＵ１から供給されたソフトウエア命令
に対する解釈と前処理との結果に基づき、該ソフ
トウエア命令の実行を制御記憶１３に格納されて
いるマイクロプログラムに基づき行なう。制御記
憶１３、マイクロ命令レジスタ１４および読出し
アドレス発生回路１５によるマイクロ命令読出し
ルーチンは、先に説明した解釈プロセツサＵ１に
おけるそれと同様である。
プロセツサＵ１から供給されたソフトウエア命令
に対する解釈と前処理との結果に基づき、該ソフ
トウエア命令の実行を制御記憶１３に格納されて
いるマイクロプログラムに基づき行なう。制御記
憶１３、マイクロ命令レジスタ１４および読出し
アドレス発生回路１５によるマイクロ命令読出し
ルーチンは、先に説明した解釈プロセツサＵ１に
おけるそれと同様である。
レジスタフアイル１８、レジスタ１９と２０、
演算器２１およびドライバ２２はマイクロ命令を
実行するための一手段を示しているにずぎない。
レジスタ１９と２０とは演算器２１において、マ
イクロ命令レジスタ１４の内容に応答して演算さ
れ、この演算結果はレジスタフアイル１８に格納
される。レジスタフアイル１８の内容はレジスタ
２０に供給され得るし、ドライバ２２を介してバ
ス１２にも出力され得る。また、バス１２に出力
されたレジスタフアイル１８の内容は、バス１２
を介して解釈プロセツサＵ１や主記憶装置（図示
省略）に供給され得るし、レジスタ１９にも供給
され得る。レジスタ１９は解釈プロセツサＵ１や
主記憶装置からバス１２を介してデータを入力す
ることもできる。
演算器２１およびドライバ２２はマイクロ命令を
実行するための一手段を示しているにずぎない。
レジスタ１９と２０とは演算器２１において、マ
イクロ命令レジスタ１４の内容に応答して演算さ
れ、この演算結果はレジスタフアイル１８に格納
される。レジスタフアイル１８の内容はレジスタ
２０に供給され得るし、ドライバ２２を介してバ
ス１２にも出力され得る。また、バス１２に出力
されたレジスタフアイル１８の内容は、バス１２
を介して解釈プロセツサＵ１や主記憶装置（図示
省略）に供給され得るし、レジスタ１９にも供給
され得る。レジスタ１９は解釈プロセツサＵ１や
主記憶装置からバス１２を介してデータを入力す
ることもできる。
このような種々のデータパスは、マイクロ命令
レジスタ１４の内容を解読した結果に基づく制御
信号（図示省略）によつて制御される。マイクロ
命令レジスタ１４の内容はコマンド発生回路１６
にも入力し、コマンド発生回路１６はマイクロ命
令レジスタ１４の内容に基づいてコマンド２４を
発生し、解釈プロセツサＵ１に伝える。
レジスタ１４の内容を解読した結果に基づく制御
信号（図示省略）によつて制御される。マイクロ
命令レジスタ１４の内容はコマンド発生回路１６
にも入力し、コマンド発生回路１６はマイクロ命
令レジスタ１４の内容に基づいてコマンド２４を
発生し、解釈プロセツサＵ１に伝える。
マイクロ命令レジスタ１４の内容が、レジスタ
フアイル１８からレジスタ１９へのデータ転送の
ように、バス１２を介しての実行プロセツサＵ２
内部のデータ転送を指示するマイクロ命令の１マ
イクロ命令ステツプ前のマイクロ命令であるとき
には、コマンド発生回路１６が発生するコマンド
２４はポーズコマンドになる。ポーズコマンドを
送出するか否かは、マイクロプログラムをどのよ
うに設計するかにより決定される。
フアイル１８からレジスタ１９へのデータ転送の
ように、バス１２を介しての実行プロセツサＵ２
内部のデータ転送を指示するマイクロ命令の１マ
イクロ命令ステツプ前のマイクロ命令であるとき
には、コマンド発生回路１６が発生するコマンド
２４はポーズコマンドになる。ポーズコマンドを
送出するか否かは、マイクロプログラムをどのよ
うに設計するかにより決定される。
コマンド２４はコマンドデコーダ６により解読
されるが、コマンド２４がポーズコマンドで解釈
プロセツサＵ１が次のサイクルでバスを使用する
ときには、コマンドデコーダ６はクロツク制御回
路７からの第２クロツク２６を停止状態にする。
解釈プロセツサＵ１はバスを使用する１つ前のマ
イクロ命令ステツプで次のサイクルでバスを使用
する指示を出す。この指示を出すか否かはマイク
ロプログラムの設計段階において決定される。本
実施例のタイムチヤートを示す第２図を参照する
と、レジスタフアイル１８からレジスタ１９への
データ転送をさせる実行プロセツサＵ２における
マイクロ命令とバス１２の使用を伴なう解釈プロ
セツサＵ１におけるマイクロ命令Ｃとが重複する
マイクロ命令サイクル（１マイクロ命令が実行さ
れる）の１つ前のマイクロ命令サイクルにおい
て、ポーズコマンドが発生して、第２クロツクが
ハイレベル状態を維持していることがわかる。
されるが、コマンド２４がポーズコマンドで解釈
プロセツサＵ１が次のサイクルでバスを使用する
ときには、コマンドデコーダ６はクロツク制御回
路７からの第２クロツク２６を停止状態にする。
解釈プロセツサＵ１はバスを使用する１つ前のマ
イクロ命令ステツプで次のサイクルでバスを使用
する指示を出す。この指示を出すか否かはマイク
ロプログラムの設計段階において決定される。本
実施例のタイムチヤートを示す第２図を参照する
と、レジスタフアイル１８からレジスタ１９への
データ転送をさせる実行プロセツサＵ２における
マイクロ命令とバス１２の使用を伴なう解釈プロ
セツサＵ１におけるマイクロ命令Ｃとが重複する
マイクロ命令サイクル（１マイクロ命令が実行さ
れる）の１つ前のマイクロ命令サイクルにおい
て、ポーズコマンドが発生して、第２クロツクが
ハイレベル状態を維持していることがわかる。
第２クロツク２６はレジスタフアイル８やプリ
フエツチインストラクシヨンレジスタ９等のよう
に、制御記憶１に直接関係しない回路（図面の繁
雑化を回避するため大半を図示省略）に供給され
ているが、これらの回路は第２クロツク２６の停
止に応答して、データを保持したまゝの状態にな
る。このことは、解釈プロセツサＵ１におけるマ
イクロ命令を無効化する効果を有する。
フエツチインストラクシヨンレジスタ９等のよう
に、制御記憶１に直接関係しない回路（図面の繁
雑化を回避するため大半を図示省略）に供給され
ているが、これらの回路は第２クロツク２６の停
止に応答して、データを保持したまゝの状態にな
る。このことは、解釈プロセツサＵ１におけるマ
イクロ命令を無効化する効果を有する。
コマンドデコーダ６はポーズコマンドを受信し
たとき解釈プロセツサＵ１が次のサイクルでバス
を使用する指示を出すと、マルチプレクサ５がア
ドレスレジスタ４の保持内容を受け入れるよう
に、入力を切り替えさせる。アドレスレジスタ４
は、第２図に示すように、制御記憶１へのアクセ
スアドレス２７を１マイクロ命令サイクルだけ遅
れて保持している。したがつて、ポーズコマンド
発生時には、読出しアドレス発生回路３はアドレ
スＣを発生しているにもかかわらず、アクセスア
ドレス２７はアドレスＢとなり、制御記憶１から
は２回続けて同じマイクロ命令B′をマイクロ命
令レジスタ２に読み出すことになる。
たとき解釈プロセツサＵ１が次のサイクルでバス
を使用する指示を出すと、マルチプレクサ５がア
ドレスレジスタ４の保持内容を受け入れるよう
に、入力を切り替えさせる。アドレスレジスタ４
は、第２図に示すように、制御記憶１へのアクセ
スアドレス２７を１マイクロ命令サイクルだけ遅
れて保持している。したがつて、ポーズコマンド
発生時には、読出しアドレス発生回路３はアドレ
スＣを発生しているにもかかわらず、アクセスア
ドレス２７はアドレスＢとなり、制御記憶１から
は２回続けて同じマイクロ命令B′をマイクロ命
令レジスタ２に読み出すことになる。
すなわち、マイクロ命令レジスタ２に１回目に
セツトされたマイクロ命令B′は、ポーズコマン
ド発生に伴なつて実行されず、２回目に読み出さ
れたマイクロ命令B′が実行される。この結果に
より、バス１２を使用する解釈プロセツサＵ１に
おけるマイクロ命令C′（マイクロ命令B′に続く）
は、１マイクロ命令サイクルだけ遅らされて、実
行プロセツサＵ２におけるレジスタフアイル１８
からレジスタ１９へのデータ転送をさせるマイク
ロ命令とはズレたマイクロ命令サイクルで実行さ
れることになる。
セツトされたマイクロ命令B′は、ポーズコマン
ド発生に伴なつて実行されず、２回目に読み出さ
れたマイクロ命令B′が実行される。この結果に
より、バス１２を使用する解釈プロセツサＵ１に
おけるマイクロ命令C′（マイクロ命令B′に続く）
は、１マイクロ命令サイクルだけ遅らされて、実
行プロセツサＵ２におけるレジスタフアイル１８
からレジスタ１９へのデータ転送をさせるマイク
ロ命令とはズレたマイクロ命令サイクルで実行さ
れることになる。
本実施例は解釈プロセツサＵ１と実行プロセツ
サＵ２との２プロセツサのみがバス接続されてい
るが、本発明はこのことに限定されることなく、
複数の実行プロセツサが解釈プロセツサＵ１とバ
ス接続されるような実施例も容易に実現できる。
このような実施例においては、実行プロセツサは
通常はソフトウエア命令に対する１つの機能プロ
セツサとして設計されるため、実行プロセツサ相
互の間でバスの争奪競合をすることなく、バスの
争奪競合は一時には、１実行プロセツサと解釈プ
ロセツサとの間のみで発生し、第１図に示した実
施例におけるのと同様にして解決できる。
サＵ２との２プロセツサのみがバス接続されてい
るが、本発明はこのことに限定されることなく、
複数の実行プロセツサが解釈プロセツサＵ１とバ
ス接続されるような実施例も容易に実現できる。
このような実施例においては、実行プロセツサは
通常はソフトウエア命令に対する１つの機能プロ
セツサとして設計されるため、実行プロセツサ相
互の間でバスの争奪競合をすることなく、バスの
争奪競合は一時には、１実行プロセツサと解釈プ
ロセツサとの間のみで発生し、第１図に示した実
施例におけるのと同様にして解決できる。
本発明によれば、以上のような構成の採用によ
り、少量のハードウエアを追加するバスの使用の
調停手段がなくてもバスの競合を避けるのみなら
ず、実行プロセツサＵ２のレジスタフアイル１８
からレジスタ１９への転送のように、本来はプロ
セツサ内部のデータ転送をバス経由で行なえるよ
うになるため、プロセツサ内外からの入力が可能
なレジスタ類へのプロセツサ内からのデータバス
と両入力を切り替えるための切替え回路（相対的
に多量なハードウエアを要す）を不要化できるよ
うになる。
り、少量のハードウエアを追加するバスの使用の
調停手段がなくてもバスの競合を避けるのみなら
ず、実行プロセツサＵ２のレジスタフアイル１８
からレジスタ１９への転送のように、本来はプロ
セツサ内部のデータ転送をバス経由で行なえるよ
うになるため、プロセツサ内外からの入力が可能
なレジスタ類へのプロセツサ内からのデータバス
と両入力を切り替えるための切替え回路（相対的
に多量なハードウエアを要す）を不要化できるよ
うになる。
第１図は本発明の一実施例および第２図は該実
施例を説明するための図をそれぞれ示す。 １，１３……制御記憶、２，１４……マイクロ
命令レジスタ、３，１５……読出しアドレス発生
回路、４……アドレスレジスタ、５……マルチプ
レクサ、６……コマンドデコーダ、７，１７……
クロツク発生回路、８，１８……レジスタフアイ
ル、９……プリフエツチインストラクシヨンレジ
スタ、１０……切替器、１１，２１……演算器、
１２……バス、１６……コマンド発生回路、１
９，２０……レジスタ、２２……ドライバ、Ｕ１
……解釈プロセツサ、Ｕ２……実行プロセツサ、
２３……第１クロツク、２４……コマンド、２５
……マイクロ命令レジスタ１４の内容、２６……
第２クロツク、２７……アクセスアドレス、２８
……マイクロ命令レジスタ２の保持内容、２９…
…アドレスレジスタ４の保持内容。
施例を説明するための図をそれぞれ示す。 １，１３……制御記憶、２，１４……マイクロ
命令レジスタ、３，１５……読出しアドレス発生
回路、４……アドレスレジスタ、５……マルチプ
レクサ、６……コマンドデコーダ、７，１７……
クロツク発生回路、８，１８……レジスタフアイ
ル、９……プリフエツチインストラクシヨンレジ
スタ、１０……切替器、１１，２１……演算器、
１２……バス、１６……コマンド発生回路、１
９，２０……レジスタ、２２……ドライバ、Ｕ１
……解釈プロセツサ、Ｕ２……実行プロセツサ、
２３……第１クロツク、２４……コマンド、２５
……マイクロ命令レジスタ１４の内容、２６……
第２クロツク、２７……アクセスアドレス、２８
……マイクロ命令レジスタ２の保持内容、２９…
…アドレスレジスタ４の保持内容。
Claims (1)
- 【特許請求の範囲】 １ それぞれがマイクロプログラム制御方式によ
り同期同相で動作するバス接続された複数プロセ
ツサのそれぞれが要求するバス使用権の調停を行
なわない分散形プロセツサシステムにおいて、ソ
フトウエアプログラムを実行する実行プロセツサ
ごとに、当該実行プロセツサと前記ソフトウエア
プログラムの読出しと解釈とを行なう解釈プロセ
ツサとの間で前記バスの争奪競合をするようにな
りうるマイクロ命令ステツプの１つ前のマイクロ
命令ステツプに特定コマンドを発生する特定コマ
ンド発生手段を設け、 前記解釈プロセツサには、前記特定コマンドを
解読し、前記解釈プロセツサが次のサイクルで前
記バスを使用する時信号を出力する特定コマンド
解読手段と、 該解釈プロセツサにおけるマイクロプログラム
を記憶する制御記憶へのアクセス中のアドレスを
保持するアドレス保持手段と、 前記マイクロプログラムから生成されている読
出しアドレスから前記アドレス保持手段の保持内
容へ前記特定コマンド解読手段の出力に応答して
前記制御記憶読出しアドレスを切り替えるアドレ
ス切替え手段と、 該解釈プロセツサにおける前記制御記憶間係以
外へのクロツクを前記特定コマンド解読手段の出
力に応答して停止するクロツク制御手段 とを設けたことを特徴とする分散形プロセツサ
システム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58061148A JPS59186062A (ja) | 1983-04-07 | 1983-04-07 | 分散形プロセツサシステム |
| US06/597,964 US4631669A (en) | 1983-04-07 | 1984-04-09 | Data processing system having no bus utilization priority control |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58061148A JPS59186062A (ja) | 1983-04-07 | 1983-04-07 | 分散形プロセツサシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59186062A JPS59186062A (ja) | 1984-10-22 |
| JPS6315628B2 true JPS6315628B2 (ja) | 1988-04-05 |
Family
ID=13162732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58061148A Granted JPS59186062A (ja) | 1983-04-07 | 1983-04-07 | 分散形プロセツサシステム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4631669A (ja) |
| JP (1) | JPS59186062A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007142318A1 (ja) | 2006-06-02 | 2007-12-13 | Teijin Fibers Limited | 歯付きベルト用帆布及びそれを含む歯付きベルト |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2810068B2 (ja) * | 1988-11-11 | 1998-10-15 | 株式会社日立製作所 | プロセッサシステム、コンピュータシステム及び命令処理方法 |
| DE69025598T2 (de) * | 1990-01-02 | 1996-08-29 | Motorola Inc | Serielle unterbrechung in rechnern |
| US5212796A (en) * | 1990-01-02 | 1993-05-18 | Motorola, Inc. | System with modules using priority numbers related to interrupt vectors for bit-serial-arbitration on independent arbitration bus while CPU executing instructions |
| JPH0512200A (ja) * | 1991-07-01 | 1993-01-22 | Mitsubishi Electric Corp | 情報転送システム |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4003033A (en) * | 1975-12-22 | 1977-01-11 | Honeywell Information Systems, Inc. | Architecture for a microprogrammed device controller |
| US4059851A (en) * | 1976-07-12 | 1977-11-22 | Ncr Corporation | Priority network for devices coupled by a common bus |
| US4179737A (en) * | 1977-12-23 | 1979-12-18 | Burroughs Corporation | Means and methods for providing greater speed and flexibility of microinstruction sequencing |
| US4298933A (en) * | 1978-07-08 | 1981-11-03 | Tokyo Shibaura Denki Kabushiki Kaisha | Data-processing device including means to suppress the execution of unnecessary instructions |
| US4365294A (en) * | 1980-04-10 | 1982-12-21 | Nizdorf Computer Corporation | Modular terminal system using a common bus |
| US4453214A (en) * | 1981-09-08 | 1984-06-05 | Sperry Corporation | Bus arbitrating circuit |
-
1983
- 1983-04-07 JP JP58061148A patent/JPS59186062A/ja active Granted
-
1984
- 1984-04-09 US US06/597,964 patent/US4631669A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007142318A1 (ja) | 2006-06-02 | 2007-12-13 | Teijin Fibers Limited | 歯付きベルト用帆布及びそれを含む歯付きベルト |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59186062A (ja) | 1984-10-22 |
| US4631669A (en) | 1986-12-23 |
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