JPS59186062A - 分散形プロセツサシステム - Google Patents
分散形プロセツサシステムInfo
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- JPS59186062A JPS59186062A JP58061148A JP6114883A JPS59186062A JP S59186062 A JPS59186062 A JP S59186062A JP 58061148 A JP58061148 A JP 58061148A JP 6114883 A JP6114883 A JP 6114883A JP S59186062 A JPS59186062 A JP S59186062A
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3824—Operand accessing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
- G06F9/268—Microinstruction selection not based on processing results, e.g. interrupt, patch, first cycle store, diagnostic programs
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3867—Concurrent instruction execution, e.g. pipeline, look ahead using instruction pipelines
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は分散形プロセッサシステム、特に、それぞれが
マイクロプログラム制御方式により同期同相で動作する
バス接続された複数プロセッサ構成の分散形プロセッサ
システムに関する。
マイクロプログラム制御方式により同期同相で動作する
バス接続された複数プロセッサ構成の分散形プロセッサ
システムに関する。
７４クロ命令（ソフトウェア命令）全処理実行するのに
、１個の解釈プロセッサがソフトウェア館令の取出しお
よび解釈をマイクロプログラムに基づいて行ない、少な
くとも１個の実行プロセッサがソフトウェア命令の実行
をマイクロプログラムに基づいて解釈プロセッサと同期
しつつ行ない。
、１個の解釈プロセッサがソフトウェア館令の取出しお
よび解釈をマイクロプログラムに基づいて行ない、少な
くとも１個の実行プロセッサがソフトウェア命令の実行
をマイクロプログラムに基づいて解釈プロセッサと同期
しつつ行ない。
これら解釈プロセッサと実行プロセッサのすべてとがバ
ス接続された分散形プロセッサシステムは、ソフトウェ
ア命令を高速処理するための有効な手段として周知であ
る。
ス接続された分散形プロセッサシステムは、ソフトウェ
ア命令を高速処理するための有効な手段として周知であ
る。
従来のこの種の分数形プロセッサシステムは、解釈プロ
セッサと実行プロセッサとのそれぞれが。
セッサと実行プロセッサとのそれぞれが。
マイクロプログラムを記憶する制御記憶と、制御記憶か
ら読み出されたマイクロ命令を保持するマイクロ命令レ
ジスタと、制御記憶を読み出すためのアドレスをマイク
ロ命令レジスタの保持内容に基づいて発生する読出しア
ドレス発生回路と、マイクロ命令レジスタの保持内容に
基づいてマイクロ命令を実行するための種々の回路とを
有している。
ら読み出されたマイクロ命令を保持するマイクロ命令レ
ジスタと、制御記憶を読み出すためのアドレスをマイク
ロ命令レジスタの保持内容に基づいて発生する読出しア
ドレス発生回路と、マイクロ命令レジスタの保持内容に
基づいてマイクロ命令を実行するための種々の回路とを
有している。
各プロセッサは独自の機能をはたすために、同期同相の
関係を保ちつ＼演ｎまたはデータ転送を行なう。データ
転送には、バスを介して他のプロセッサとの間で行なう
ものと、内部の回路（レジスタ、レジスタファイル、演
算器等）間で行なうものとがある。バスを介してのデー
タ転送を行なうには、複数のプロセ・ソサがバス争奪を
めぐって競合しないように、たとえば、マイクロプログ
ラムをそのように予めコーディングしておくようにして
いる。
関係を保ちつ＼演ｎまたはデータ転送を行なう。データ
転送には、バスを介して他のプロセッサとの間で行なう
ものと、内部の回路（レジスタ、レジスタファイル、演
算器等）間で行なうものとがある。バスを介してのデー
タ転送を行なうには、複数のプロセ・ソサがバス争奪を
めぐって競合しないように、たとえば、マイクロプログ
ラムをそのように予めコーディングしておくようにして
いる。
各プロセッサ内のレジスタ類には、バスと内部の他のレ
ジスタ類とからの入力があるものも少なくないが、この
種のレジスタ類には切替え回路を前置し、この切替え回
路が前記両人力を制御信号に応答して切Ｖ替えて、一方
の入力のみを当該レジスタ類に供給するようにしている
。
ジスタ類とからの入力があるものも少なくないが、この
種のレジスタ類には切替え回路を前置し、この切替え回
路が前記両人力を制御信号に応答して切Ｖ替えて、一方
の入力のみを当該レジスタ類に供給するようにしている
。
このような従来構成においては、プロセッサ内外からの
入力が可能な上述のレジスタ類（多入力レジスタ類）に
は、両人刃元（バスおよび他のレジスタ類）から切替え
回路にｔするデータバスと切替え回路とが必要になると
いう欠点がある。この種のバスは、一般に４バイト以上
のデータ幅を有し、プロセッサ内部におけるデータ転送
のデータ幅も通常はバス上のデータ幅に合致しているた
め。
入力が可能な上述のレジスタ類（多入力レジスタ類）に
は、両人刃元（バスおよび他のレジスタ類）から切替え
回路にｔするデータバスと切替え回路とが必要になると
いう欠点がある。この種のバスは、一般に４バイト以上
のデータ幅を有し、プロセッサ内部におけるデータ転送
のデータ幅も通常はバス上のデータ幅に合致しているた
め。
上記のデータバスと切替え回路とのハードウェアは多量
になる。
になる。
本発明の目的は多入力レジスタ類への入力切替え機購、
ひいてはプロセッサのハードウェアを少量化できる分散
形プロセッサシステム全提供することにあるっ 本発明のシステムはそれぞれがマイクロプログラム制御
方式により同期同相で動作するバス接続された複数プロ
セッサ構成の分散形プロセッサシステムにおいて、 ソフトウェアプログラムを実行する実行プロセッサごと
に、当該実行プロセッサと前記ソフトウェアプログラム
の読出しと解釈とを行なう解釈プロセッサとの間で前記
バスの争奪競合をするようになるマイクロ命令ステップ
の１つ前のマイクロ命令ステップに特定コマンドを発生
すｚ特定コマンド発生手段を設け、 前記解釈プロセッサには、前記特定コマンドを解読する
特定コマンド解読手段と。
ひいてはプロセッサのハードウェアを少量化できる分散
形プロセッサシステム全提供することにあるっ 本発明のシステムはそれぞれがマイクロプログラム制御
方式により同期同相で動作するバス接続された複数プロ
セッサ構成の分散形プロセッサシステムにおいて、 ソフトウェアプログラムを実行する実行プロセッサごと
に、当該実行プロセッサと前記ソフトウェアプログラム
の読出しと解釈とを行なう解釈プロセッサとの間で前記
バスの争奪競合をするようになるマイクロ命令ステップ
の１つ前のマイクロ命令ステップに特定コマンドを発生
すｚ特定コマンド発生手段を設け、 前記解釈プロセッサには、前記特定コマンドを解読する
特定コマンド解読手段と。
該解釈プロセッサにおけるマイクロプログラムを記憶す
る制御記憶へのアクセス中のアドレスを保持するアドレ
ス保持手段と、 前記マイクロプログラムから生成されている読出しアド
レスから前記アドレス保持手段の保持内容へ前記特定コ
マンド解読手段の出力に応答して前記制御記憶読出しア
ドレスを切り替えるアドレス切替え手段と、 該解釈プロセ・ソサにおける前記制御記憶関係へのクロ
・ツクを前記特定コマンド解読手段の出力に応答して停
止するクロック制御手段 と金設けたことを特徴とする。
る制御記憶へのアクセス中のアドレスを保持するアドレ
ス保持手段と、 前記マイクロプログラムから生成されている読出しアド
レスから前記アドレス保持手段の保持内容へ前記特定コ
マンド解読手段の出力に応答して前記制御記憶読出しア
ドレスを切り替えるアドレス切替え手段と、 該解釈プロセ・ソサにおける前記制御記憶関係へのクロ
・ツクを前記特定コマンド解読手段の出力に応答して停
止するクロック制御手段 と金設けたことを特徴とする。
次に本発明について図面を参照して詳細に説明する。
第１図は本発明の一実施例を示すブロック図である。本
図を参照すると５本実施例はソフトウェア命令の取出し
および解釈を行なう解釈プロセッサＵｌと、解釈プロセ
ッサＵｔと同期同相でソフトウェア両会の実行を行なう
実行プロセッサＵ２とがバス１２を介して接続された分
散形プロセッサである。
図を参照すると５本実施例はソフトウェア命令の取出し
および解釈を行なう解釈プロセッサＵｌと、解釈プロセ
ッサＵｔと同期同相でソフトウェア両会の実行を行なう
実行プロセッサＵ２とがバス１２を介して接続された分
散形プロセッサである。
解釈プロセッサＵ１は、制御記憶１と、マイクロ命令レ
ジスタ２と、読出しアドレス発生口Ｖｆ＆３と、アドレ
スレジスタ４と、マルチプレクサ５と、コマンドデコー
ダ６と、クロ・ツク制御回路７と、レジスタファイル８
と、プリ７エツチインストラクシヨンレジスタ９と、切
替器ｌＯと、演算器１１と會含んでいる。アドレスレジ
スタ４には高高士数ビット、またコマンドデコーダ６に
は高々数ビットの人力がある。実行プロセ・ソサＵ２は
、制御記憶１３と、マイクロ命令レジスタ１４と、読出
しアドレス発生回路１５と、コマンド発生回路１６と、
クロック発生回路１７と、レジスタファイル１８と、２
１固のレジスゲ１９．２０と、演算器２１と、ドライバ
２２とを含んでいる。
ジスタ２と、読出しアドレス発生口Ｖｆ＆３と、アドレ
スレジスタ４と、マルチプレクサ５と、コマンドデコー
ダ６と、クロ・ツク制御回路７と、レジスタファイル８
と、プリ７エツチインストラクシヨンレジスタ９と、切
替器ｌＯと、演算器１１と會含んでいる。アドレスレジ
スタ４には高高士数ビット、またコマンドデコーダ６に
は高々数ビットの人力がある。実行プロセ・ソサＵ２は
、制御記憶１３と、マイクロ命令レジスタ１４と、読出
しアドレス発生回路１５と、コマンド発生回路１６と、
クロック発生回路１７と、レジスタファイル１８と、２
１固のレジスゲ１９．２０と、演算器２１と、ドライバ
２２とを含んでいる。
解釈プロセッサＵｌは主記憶装置（図示全省略２カラ、
バス１２を介してソフトウェア館令全取り出し、クロ・
ツク制御回路７が発生している第２クロヅク２６に応答
してプリ７エツテインストラクシヨンレジスタ９にセッ
トする。プリフェツテイ回路３に入力し、先ずソフトウ
ェア命令の解釈を行なうためのマイクロ館令群（制御記
憶１に格納されている）の先頭アドレスを発生する。こ
のときには、マルチプレクサ５は読出レアドレス発生回
路３からの出力を受は入れるようになっているため、前
述の先頭アドレスにより制御記憶１から第１のマイクロ
命令を読み出し、クロック制御回路７が発生している第
１クロツク２３に応答して。
バス１２を介してソフトウェア館令全取り出し、クロ・
ツク制御回路７が発生している第２クロヅク２６に応答
してプリ７エツテインストラクシヨンレジスタ９にセッ
トする。プリフェツテイ回路３に入力し、先ずソフトウ
ェア命令の解釈を行なうためのマイクロ館令群（制御記
憶１に格納されている）の先頭アドレスを発生する。こ
のときには、マルチプレクサ５は読出レアドレス発生回
路３からの出力を受は入れるようになっているため、前
述の先頭アドレスにより制御記憶１から第１のマイクロ
命令を読み出し、クロック制御回路７が発生している第
１クロツク２３に応答して。
マイクロ命令レジスタ２にセットする。
マイクロ命令レジスタ２の内容は解読手段（図示省略）
により１解読されるとともに、次のマイクロ命令を読み
出すためのアドレスを発生させるべく、読出しアドレス
発生回路３に供給される。
により１解読されるとともに、次のマイクロ命令を読み
出すためのアドレスを発生させるべく、読出しアドレス
発生回路３に供給される。
このようにして、読出しアドレス発生回路３．マルチプ
レクサ５．制御記憶１およびマイクロ命令レジスタ２と
いうループを所要回数だけ辿ることにより、１ｆｌｉ！
のソフトウェア命令に対する解釈が行なわれる。
レクサ５．制御記憶１およびマイクロ命令レジスタ２と
いうループを所要回数だけ辿ることにより、１ｆｌｉ！
のソフトウェア命令に対する解釈が行なわれる。
また、プリ７エツテインストラクシヨンレジスタ９ｆた
はレジスタファイル８の各内容がマイクロ命令レジスタ
２の内容に応答して切替器１０において切り替えられて
、演算器１１に供給され、演算器１１においてレジスタ
ファイル８からの他の内容と、マイクロ命令レジスタ２
の内容に応答して演算されて、ソフトウェア命令に対す
る前処理が行なわれる。
はレジスタファイル８の各内容がマイクロ命令レジスタ
２の内容に応答して切替器１０において切り替えられて
、演算器１１に供給され、演算器１１においてレジスタ
ファイル８からの他の内容と、マイクロ命令レジスタ２
の内容に応答して演算されて、ソフトウェア命令に対す
る前処理が行なわれる。
解釈プロセッサＵ１において行なわれたソフトウェア命
令の解釈と前処理の結果は５図示を省略した手段に−Ｃ
！：’ ｔ 実行プロセ・ソサＵ２に伝えられ、解釈プ
ロセッサＵ１はソフトウェア命令の実行を実行プロセッ
サＵ２に指示し１次のソフトウェア命令の取り出しおよ
び解釈に移る。次のソフトウェア命令に対する解釈プロ
セッサＵ１における解釈は、実行プロセッサＵ２におけ
る先に指示されたソフトウェア命令の実行と並行して行
なわれ、解釈と前処理との結果は、実行プロセッサＵ２
からの先に指示されたソフトウェア命令の実行終了報告
を待って、実行プロセッサＵ２に供給され、実行指示さ
れる。このことは、相手側のプロセ・ソサがどのマイク
ロ結合ステップにどのような動作を行なうのか全事前に
予知できることに外ならないつ 実行プロセッサＵ２は、前述のようにして解釈プロセッ
サＵｌから供給されたソフトウェア命令に対する解釈と
前処理との結果に基づき、該ソフトウェア命令の実行を
制御記憶１３に格納されているマイクロプログラムに基
づき行なう。制御記憶１３．マイクロ命令レジスタ１４
および読出しアドレス発生回路１５によるマイクロ命令
読出しルーチンは、先に説明した解釈プロセンサＵ１に
おけるそれと同様である。
令の解釈と前処理の結果は５図示を省略した手段に−Ｃ
！：’ ｔ 実行プロセ・ソサＵ２に伝えられ、解釈プ
ロセッサＵ１はソフトウェア命令の実行を実行プロセッ
サＵ２に指示し１次のソフトウェア命令の取り出しおよ
び解釈に移る。次のソフトウェア命令に対する解釈プロ
セッサＵ１における解釈は、実行プロセッサＵ２におけ
る先に指示されたソフトウェア命令の実行と並行して行
なわれ、解釈と前処理との結果は、実行プロセッサＵ２
からの先に指示されたソフトウェア命令の実行終了報告
を待って、実行プロセッサＵ２に供給され、実行指示さ
れる。このことは、相手側のプロセ・ソサがどのマイク
ロ結合ステップにどのような動作を行なうのか全事前に
予知できることに外ならないつ 実行プロセッサＵ２は、前述のようにして解釈プロセッ
サＵｌから供給されたソフトウェア命令に対する解釈と
前処理との結果に基づき、該ソフトウェア命令の実行を
制御記憶１３に格納されているマイクロプログラムに基
づき行なう。制御記憶１３．マイクロ命令レジスタ１４
および読出しアドレス発生回路１５によるマイクロ命令
読出しルーチンは、先に説明した解釈プロセンサＵ１に
おけるそれと同様である。
レジスタファイル１８．レジスタ１９と２０゜演算器２
１およびドライバ２２はマイクロ命令を実行するための
一手段を示しているにすぎない。
１およびドライバ２２はマイクロ命令を実行するための
一手段を示しているにすぎない。
レジスタ１９と２０とは演算器２１において、マイクロ
命令レジスタ１４の内容に応答して演算され、この演算
結果はレジスタファイル１８に格納される。レジスタフ
ァイル１８の内容はレジスタ２０に供給され得るし、ド
ライバ２２を介してバス１２にも出力され得る。また、
バス１２に出力されたレジスタファイル１８の内容は、
バス１２を介して解釈プロセッサＵ１や主記憶装置（図
示省略）に供給され得るし、レジスタ１９にも供給され
得るっ レジスタ１９は解釈プロセッサＵ１や主記憶装
置からバス１２を介してデータを人力することもできろ
う このような種々のデータバスは、マイクロ命令レジスタ
１４の内容を解読した結果に基づく制御信号（図示省略
）によって制御される。マイクロ命令レジスタ１４の内
容はコマンド発生回路１６にも人力し、コマンド発生回
路１６はマイクロ命令レジスタ１４の内容に蟇づいてコ
マンド２４′ｆ：発生し、解釈プロセッサＵ１に伝える
。
命令レジスタ１４の内容に応答して演算され、この演算
結果はレジスタファイル１８に格納される。レジスタフ
ァイル１８の内容はレジスタ２０に供給され得るし、ド
ライバ２２を介してバス１２にも出力され得る。また、
バス１２に出力されたレジスタファイル１８の内容は、
バス１２を介して解釈プロセッサＵ１や主記憶装置（図
示省略）に供給され得るし、レジスタ１９にも供給され
得るっ レジスタ１９は解釈プロセッサＵ１や主記憶装
置からバス１２を介してデータを人力することもできろ
う このような種々のデータバスは、マイクロ命令レジスタ
１４の内容を解読した結果に基づく制御信号（図示省略
）によって制御される。マイクロ命令レジスタ１４の内
容はコマンド発生回路１６にも人力し、コマンド発生回
路１６はマイクロ命令レジスタ１４の内容に蟇づいてコ
マンド２４′ｆ：発生し、解釈プロセッサＵ１に伝える
。
マイクロ命令レジスタ１４の内容が、レジスタファイル
１８からレジスタ１９へのデータ転送のように、バス１
２を介しての実行プロセッサＵ２内部のデータ転送金指
示するマイクロ命令の１マイクロ館令ステツプ前のマイ
クロ命令であり、かつこのデータ転送時に解釈プロセッ
サＵ１もバス１２全筒用するマイクロ命令全実行すると
きには、コマンド発生回路１６が発生するコマンド２４
はポーズコマンドになる。実行プロセッサＵ２が解釈プ
ロセッサＵｌとバス１２の争奪競合金するか否かは前述
したように、相互に相手の動作全マイクロプログラムが
事前に予知することができるため、判断可能になってい
る。
１８からレジスタ１９へのデータ転送のように、バス１
２を介しての実行プロセッサＵ２内部のデータ転送金指
示するマイクロ命令の１マイクロ館令ステツプ前のマイ
クロ命令であり、かつこのデータ転送時に解釈プロセッ
サＵ１もバス１２全筒用するマイクロ命令全実行すると
きには、コマンド発生回路１６が発生するコマンド２４
はポーズコマンドになる。実行プロセッサＵ２が解釈プ
ロセッサＵｌとバス１２の争奪競合金するか否かは前述
したように、相互に相手の動作全マイクロプログラムが
事前に予知することができるため、判断可能になってい
る。
コマンド２４はコマンドデコーダ６によＦ） Ｍ読され
るが、コマンド２４がポーズコマンドであるときには、
コマンドデコーダ６はクロック制御回路７からの第２ク
ロツク２６を停止状態にする。
るが、コマンド２４がポーズコマンドであるときには、
コマンドデコーダ６はクロック制御回路７からの第２ク
ロツク２６を停止状態にする。
本実施例のタイムチャートを示す第２図を参照すると、
レジスタファイル１８からレジスタ１９へのデータ転送
をさせる実行プロセッサＵ２におけるマイクロ命令とバ
ス１２の１史用を伴なう解釈プロセッサＵ１におけるマ
イクロ命令Ｃとが重複するマイクロ命令サイクル（１マ
イクロ爺令が実行される）の１つ前のマイクロ加令サイ
クルにおいテ、ポースコマンドが発生して、第２クロツ
クがハイレベル状態を維持していることがわかる。
レジスタファイル１８からレジスタ１９へのデータ転送
をさせる実行プロセッサＵ２におけるマイクロ命令とバ
ス１２の１史用を伴なう解釈プロセッサＵ１におけるマ
イクロ命令Ｃとが重複するマイクロ命令サイクル（１マ
イクロ爺令が実行される）の１つ前のマイクロ加令サイ
クルにおいテ、ポースコマンドが発生して、第２クロツ
クがハイレベル状態を維持していることがわかる。
第２クロツク２６はレジスタファイル８やプリ７エツチ
インストラクシヨンレジスタ９等のように、制御記憶ｌ
に直接関係しない回路（図面の繁雑化？回避するため大
半を図示省略）に供給されているが、これらの回路は第
２クロツク２６の停止に応答して、データを保持した葦
＼の状態になる。このことは、解釈プロセッサＵ１にお
けるマイクロ命令全無効化する効毛全有する。
インストラクシヨンレジスタ９等のように、制御記憶ｌ
に直接関係しない回路（図面の繁雑化？回避するため大
半を図示省略）に供給されているが、これらの回路は第
２クロツク２６の停止に応答して、データを保持した葦
＼の状態になる。このことは、解釈プロセッサＵ１にお
けるマイクロ命令全無効化する効毛全有する。
コマンドデコーダ６はポーズコマンド発生読すると、マ
ルチプレクサ５がアドレスレジスタ４の保持内容全党は
入れる。Ｊ：ｌ）に、人力を切Ｉ）替えさせる。アドレ
スレジスタ４は、第２図に示すように、 ｉｔ制御記憶
１へのアクセスアドレス２７’ｅｌ マイクＣ１ｊｆｆ
令サイクルだけ遅れて保持している。したがって、ポー
ズコマンド発生時には、読出しアドレス発生回路３はア
ドレスＣｔ−発生しているにもかかわらず、アクセスア
ドレス２７はア）”Ｌ／スＢとな？）＊ ｆｆ＋ｌＪ御
記憶１からは２回続けて同じマイクロ命令Ｂ’２マイク
ロ命令レジスタ２に読み出すことになる。
ルチプレクサ５がアドレスレジスタ４の保持内容全党は
入れる。Ｊ：ｌ）に、人力を切Ｉ）替えさせる。アドレ
スレジスタ４は、第２図に示すように、 ｉｔ制御記憶
１へのアクセスアドレス２７’ｅｌ マイクＣ１ｊｆｆ
令サイクルだけ遅れて保持している。したがって、ポー
ズコマンド発生時には、読出しアドレス発生回路３はア
ドレスＣｔ−発生しているにもかかわらず、アクセスア
ドレス２７はア）”Ｌ／スＢとな？）＊ ｆｆ＋ｌＪ御
記憶１からは２回続けて同じマイクロ命令Ｂ’２マイク
ロ命令レジスタ２に読み出すことになる。
すなわち、マイクロ命令レジスタ２に１回目にセリトサ
れたマイクロ命令Ｂ′は、ポーズコマンド発生に伴なっ
て実行されず、２回目に読み出されたマイクロ命令Ｂ′
が実行される。この結果により。
れたマイクロ命令Ｂ′は、ポーズコマンド発生に伴なっ
て実行されず、２回目に読み出されたマイクロ命令Ｂ′
が実行される。この結果により。
バス１２を匣用する解釈プロセッサＵ１におけるマイク
ロ命令α（マイク０＃ｉ令Ｂ′に続＜）ｈ、１マイクロ
命令サイクルだけ遅らされて、実行プロセッサＵ２にお
けるレジスタファイル１８からレジスタ１９へのデータ
転送をさせるマイクロ命令とはズしたマイクロ命令サイ
クルで実行されることになる。
ロ命令α（マイク０＃ｉ令Ｂ′に続＜）ｈ、１マイクロ
命令サイクルだけ遅らされて、実行プロセッサＵ２にお
けるレジスタファイル１８からレジスタ１９へのデータ
転送をさせるマイクロ命令とはズしたマイクロ命令サイ
クルで実行されることになる。
本実施例は解釈プロセッサＵ１と実行プロセッサＵ２と
の２プロセツサのみがバス接続されているが、本発明は
このことに限定されることなく、複数の実行プロセッサ
が解釈プロセッサＵ１とバス接続されるような実施例も
容易に実現できる。
の２プロセツサのみがバス接続されているが、本発明は
このことに限定されることなく、複数の実行プロセッサ
が解釈プロセッサＵ１とバス接続されるような実施例も
容易に実現できる。
このような実施例においては、実行プロセッサは通常は
ソフトウェア命令に対する１つの機能プロセッサとして
設計されるため、実行プロセッサ相互の間でバスの争奪
競合をすることはなく、パスの争奪競合は一時には、ｌ
実行プロセ・ソサと解釈プロセッサとの間のみで発生し
、第１図に示した実施例におけるのと同様にして屏使で
きる。
ソフトウェア命令に対する１つの機能プロセッサとして
設計されるため、実行プロセッサ相互の間でバスの争奪
競合をすることはなく、パスの争奪競合は一時には、ｌ
実行プロセ・ソサと解釈プロセッサとの間のみで発生し
、第１図に示した実施例におけるのと同様にして屏使で
きる。
本発明によれば１以上のような構成の採用により、少量
の／・−ドウエアを追加するだけで、本来はプロセッサ
内部のデータ転送全バス経由で行なえるようになるため
、プロセッサ内外からの人力が可能なレジスタ類へのプ
ロセッサ内からのデータバスと両人力を切！ｌｌ賛える
ための切替え回路（相対的に多量なハードウェアを要す
）を不要化できるようになる。
の／・−ドウエアを追加するだけで、本来はプロセッサ
内部のデータ転送全バス経由で行なえるようになるため
、プロセッサ内外からの人力が可能なレジスタ類へのプ
ロセッサ内からのデータバスと両人力を切！ｌｌ賛える
ための切替え回路（相対的に多量なハードウェアを要す
）を不要化できるようになる。
第１図は本発明の一実箔例および第２図は該実隋例を説
明するための図をそれぞれ示す。 ｌ、１３・・・・・・制御記憶、２，１４・・・・・・
マイクロ命令レジスタ、３．１５・・・・・・読出しア
ドレス発生回路、４・・・°°°アドレスレジスタ％
５・・・・・・マルチプレクサ、６・・・・・・コマン
ドデコーダ、７．１７・・・・・・クロック発生口ｍ、
８．１８・・・・・・レジスタ７アイル、９・・°°・
°グリ７エツチインストラクシ目ンレジスタ、１０・・
・・・・切替器、１１．２１・・・・・・演算器。 １２・・・・・・バス、１６・・・・・・コマン）”発
生口ｍ、 １９゜２０・・・・・・レジスタ、２２・・
・・・・ドライバ、Ｕｌ・・・・・・解釈プロセッサ、
Ｕ２・・・・・・実行プロセッサ、２３・・・・・・第
１クロ・ツク、２４・・・・・・コマンド、２５・・・
・・・マイクロ命令レジスタ１４の内容、２６・・・・
・・第２クロツク、２７・・・・・・アクセスアドレス
、２８・・・・・・マイクロ命令レジスタ２の保持内容
、２９・・・・・・アドレスレジスタ４の保持内容っ 代理人 弁理士 内 原 晋
明するための図をそれぞれ示す。 ｌ、１３・・・・・・制御記憶、２，１４・・・・・・
マイクロ命令レジスタ、３．１５・・・・・・読出しア
ドレス発生回路、４・・・°°°アドレスレジスタ％
５・・・・・・マルチプレクサ、６・・・・・・コマン
ドデコーダ、７．１７・・・・・・クロック発生口ｍ、
８．１８・・・・・・レジスタ７アイル、９・・°°・
°グリ７エツチインストラクシ目ンレジスタ、１０・・
・・・・切替器、１１．２１・・・・・・演算器。 １２・・・・・・バス、１６・・・・・・コマン）”発
生口ｍ、 １９゜２０・・・・・・レジスタ、２２・・
・・・・ドライバ、Ｕｌ・・・・・・解釈プロセッサ、
Ｕ２・・・・・・実行プロセッサ、２３・・・・・・第
１クロ・ツク、２４・・・・・・コマンド、２５・・・
・・・マイクロ命令レジスタ１４の内容、２６・・・・
・・第２クロツク、２７・・・・・・アクセスアドレス
、２８・・・・・・マイクロ命令レジスタ２の保持内容
、２９・・・・・・アドレスレジスタ４の保持内容っ 代理人 弁理士 内 原 晋
Claims (1)
- 【特許請求の範囲】 それぞれがマイクロプログラム制御方式により同期同相
で動作するバス接続された複数プロセッサ構成の分散形
プロセッサシステムにおいて、ソフトウェアプログラム
全実行する実行プロセッサごとに、当該実行プロセッサ
と前記ソフトウェアプログラムの読出しと解釈とを行な
う解釈プロセッサとの間で前記バスの争奪競合金するよ
うになるマイクロ命令ステップの１つ前のマイクロ命令
ステップに特定コマンドを発生する特定コマンド発生手
段を設け、 前記解釈プロセッサには、前記特定コマンドを解読する
特定コマンド解読手段と、 核解釈プロセッサにおけるマイクロプログラムを記憶す
る制御記憶へのアクセス中のアドレス全保持するアドレ
ス保持手段と。 前記マイクロプログラムから生成されている読出しアド
レスから前記アドレス保持手段の保持内容へ前記特定コ
マンド解読手段の出刃に応答して前記制御記憶読出しア
ドレスを切り替えるアドレス切替え手段と、 該解釈プロセッサにおける前記制御記憶関係以外へのク
ロックを前記特定コマンド解読手段の出刃に応答して停
止するクロック制御手段と金設けたことを特徴とする分
散形プロセッサシステム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58061148A JPS59186062A (ja) | 1983-04-07 | 1983-04-07 | 分散形プロセツサシステム |
| US06/597,964 US4631669A (en) | 1983-04-07 | 1984-04-09 | Data processing system having no bus utilization priority control |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58061148A JPS59186062A (ja) | 1983-04-07 | 1983-04-07 | 分散形プロセツサシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59186062A true JPS59186062A (ja) | 1984-10-22 |
| JPS6315628B2 JPS6315628B2 (ja) | 1988-04-05 |
Family
ID=13162732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58061148A Granted JPS59186062A (ja) | 1983-04-07 | 1983-04-07 | 分散形プロセツサシステム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4631669A (ja) |
| JP (1) | JPS59186062A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2810068B2 (ja) * | 1988-11-11 | 1998-10-15 | 株式会社日立製作所 | プロセッサシステム、コンピュータシステム及び命令処理方法 |
| US5212796A (en) * | 1990-01-02 | 1993-05-18 | Motorola, Inc. | System with modules using priority numbers related to interrupt vectors for bit-serial-arbitration on independent arbitration bus while CPU executing instructions |
| WO1991010193A1 (en) * | 1990-01-02 | 1991-07-11 | Motorola, Inc. | Serial interrupt in microcomputers |
| JPH0512200A (ja) * | 1991-07-01 | 1993-01-22 | Mitsubishi Electric Corp | 情報転送システム |
| WO2007142318A1 (ja) | 2006-06-02 | 2007-12-13 | Teijin Fibers Limited | 歯付きベルト用帆布及びそれを含む歯付きベルト |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4003033A (en) * | 1975-12-22 | 1977-01-11 | Honeywell Information Systems, Inc. | Architecture for a microprogrammed device controller |
| US4059851A (en) * | 1976-07-12 | 1977-11-22 | Ncr Corporation | Priority network for devices coupled by a common bus |
| US4179737A (en) * | 1977-12-23 | 1979-12-18 | Burroughs Corporation | Means and methods for providing greater speed and flexibility of microinstruction sequencing |
| US4298933A (en) * | 1978-07-08 | 1981-11-03 | Tokyo Shibaura Denki Kabushiki Kaisha | Data-processing device including means to suppress the execution of unnecessary instructions |
| US4365294A (en) * | 1980-04-10 | 1982-12-21 | Nizdorf Computer Corporation | Modular terminal system using a common bus |
| US4453214A (en) * | 1981-09-08 | 1984-06-05 | Sperry Corporation | Bus arbitrating circuit |
-
1983
- 1983-04-07 JP JP58061148A patent/JPS59186062A/ja active Granted
-
1984
- 1984-04-09 US US06/597,964 patent/US4631669A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6315628B2 (ja) | 1988-04-05 |
| US4631669A (en) | 1986-12-23 |
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