JPH0552535B2 - - Google Patents
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- JPH0552535B2 JPH0552535B2 JP58204494A JP20449483A JPH0552535B2 JP H0552535 B2 JPH0552535 B2 JP H0552535B2 JP 58204494 A JP58204494 A JP 58204494A JP 20449483 A JP20449483 A JP 20449483A JP H0552535 B2 JPH0552535 B2 JP H0552535B2
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- operating system
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- 238000010586 diagram Methods 0.000 description 13
- 230000007704 transition Effects 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 230000004044 response Effects 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
（発明の技術分野）
本発明は、仮想多重プロセツサ装置、特に単一
のプロセツサ（以下CPUという）を用いたフア
ームウエアによる仮想多重プロセツサ装置に関す
るものである。
のプロセツサ（以下CPUという）を用いたフア
ームウエアによる仮想多重プロセツサ装置に関す
るものである。
（技術の背景と問題点）
従来、一台のCPUを用いて複数のOS（オペレ
ーテイング・システム）の下で動作させ、複数台
のCPUが動作している如き状態に見せる仮想計
算機システムが知られている。
ーテイング・システム）の下で動作させ、複数台
のCPUが動作している如き状態に見せる仮想計
算機システムが知られている。
該仮想計算機システムは上記の如く複数のオペ
レーテイング・システムの下で動作させるように
してソフトウエアによつて一台のCPUを複数台
のCPUに見せかけるものである。従つて、マル
チCPU計算機システムのOSをそのまま動作、例
えばデバツク動作させることは出来ない。即ち、
マルチCPU計算機システムの場合には複数の実
CPUに対応して単一のOSが存在するものであつ
て、夫々のCPUはあるジヨブ単位やタスク単位
で他のCPUに処理を依頼する形で動作し、上記
OSはそのような処理を実行できるように構成さ
れている。このために、マルチCPU計算機シス
テムのOSをデバツグするためには複数台のCPU
を用意することが必要である。このために、複数
のOSの下で動作する従来の仮想計算機システム
を用いては、上記マルチCPU計算機システムの
OSをデバツグすることは出来ないものである。
レーテイング・システムの下で動作させるように
してソフトウエアによつて一台のCPUを複数台
のCPUに見せかけるものである。従つて、マル
チCPU計算機システムのOSをそのまま動作、例
えばデバツク動作させることは出来ない。即ち、
マルチCPU計算機システムの場合には複数の実
CPUに対応して単一のOSが存在するものであつ
て、夫々のCPUはあるジヨブ単位やタスク単位
で他のCPUに処理を依頼する形で動作し、上記
OSはそのような処理を実行できるように構成さ
れている。このために、マルチCPU計算機シス
テムのOSをデバツグするためには複数台のCPU
を用意することが必要である。このために、複数
のOSの下で動作する従来の仮想計算機システム
を用いては、上記マルチCPU計算機システムの
OSをデバツグすることは出来ないものである。
（発明の目的と構成）
本発明の目的は、前記問題点を解決することに
あり、一台のCPUかつマルチCPU計算機システ
ムにおける単一のOSという構成を用いてマルチ
CPU計算機システムのOSデバツク等を可能にす
ることにある。そのため、本発明の仮想多重プロ
セツサ装置は、主記憶装置と単一のプロセツサと
を有し、 単一のオペレーテイング・システムにて複数の
実計算機が動作するマルチCPU計算機システム
における当該単一のオペレーテイング・システム
を用い、当該単一のオペレーテイング・システム
がプリフイツクス・レジスタによつて指示される
アドレスで指示されるよう構成されてなる計算機
システムにおいて、 ソフトウエア・プログラムに割り当てられると
共に上記単一のオペレーテイング・システムが格
納されている第１の領域とフアームウエアに割り
当てられる第２の領域とに分割された上記主記憶
装置と、 上記第１の領域へのアクセスと上記第２の領域
へのアクセスとを切り換える切り換え手段と、 上記ソフトウエア・プログラムが意識する複数
の仮想プロセツサに夫々対応する上記仮想プロセ
ツサについてのプログラム・ステート・ワードを
含む情報と状態レジスタの内容情報とを格納すべ
く上記第２の領域に設けられた状態格納領域と、 該状態格納領域に格納された上記情報に基づい
て上記仮想プロセツサを切り換える切り換え制御
手段とを備え、 仮想プロセツサを切り換える当該切り換え制御
手段は、当該切り換えに当つて、第１の仮想プロ
セツサに関連する上記プログラム・ステート・ワ
ードを含む情報と状態レジスタの内容情報とを上
記状態格納領域内の該当する領域に退避すると共
に、第２の仮想プロセツサに関連するプログラ
ム・ステート・ワードを含む情報と状態レジスタ
の内容情報とを上記プロセツサ上にロードするよ
う構成し、 単一の実プロセツサが、単一のオペレーテイン
グ・システムにもとづいて、複数台の仮想プロセ
ツサにて複数台の実計算機を擬似して、当該単一
のオペレーテイング・システムを試験するように
した ことを特徴としている。
あり、一台のCPUかつマルチCPU計算機システ
ムにおける単一のOSという構成を用いてマルチ
CPU計算機システムのOSデバツク等を可能にす
ることにある。そのため、本発明の仮想多重プロ
セツサ装置は、主記憶装置と単一のプロセツサと
を有し、 単一のオペレーテイング・システムにて複数の
実計算機が動作するマルチCPU計算機システム
における当該単一のオペレーテイング・システム
を用い、当該単一のオペレーテイング・システム
がプリフイツクス・レジスタによつて指示される
アドレスで指示されるよう構成されてなる計算機
システムにおいて、 ソフトウエア・プログラムに割り当てられると
共に上記単一のオペレーテイング・システムが格
納されている第１の領域とフアームウエアに割り
当てられる第２の領域とに分割された上記主記憶
装置と、 上記第１の領域へのアクセスと上記第２の領域
へのアクセスとを切り換える切り換え手段と、 上記ソフトウエア・プログラムが意識する複数
の仮想プロセツサに夫々対応する上記仮想プロセ
ツサについてのプログラム・ステート・ワードを
含む情報と状態レジスタの内容情報とを格納すべ
く上記第２の領域に設けられた状態格納領域と、 該状態格納領域に格納された上記情報に基づい
て上記仮想プロセツサを切り換える切り換え制御
手段とを備え、 仮想プロセツサを切り換える当該切り換え制御
手段は、当該切り換えに当つて、第１の仮想プロ
セツサに関連する上記プログラム・ステート・ワ
ードを含む情報と状態レジスタの内容情報とを上
記状態格納領域内の該当する領域に退避すると共
に、第２の仮想プロセツサに関連するプログラ
ム・ステート・ワードを含む情報と状態レジスタ
の内容情報とを上記プロセツサ上にロードするよ
う構成し、 単一の実プロセツサが、単一のオペレーテイン
グ・システムにもとづいて、複数台の仮想プロセ
ツサにて複数台の実計算機を擬似して、当該単一
のオペレーテイング・システムを試験するように
した ことを特徴としている。
（発明の実施例）
以下図面を参照しつつ本発明を詳細に説明す
る。
る。
第１図は本発明の概念を説明する概念説明図、
第２図は本発明の動作モードを説明する説明図、
第３図は本発明の状態遷移図、第４図は本発明の
一実施例構成図、第５図は本発明に係るエミユレ
ーシヨン・フロチヤート例、第６図は本発明に係
るデイスパツチ・フロチヤート例を示す。
第２図は本発明の動作モードを説明する説明図、
第３図は本発明の状態遷移図、第４図は本発明の
一実施例構成図、第５図は本発明に係るエミユレ
ーシヨン・フロチヤート例、第６図は本発明に係
るデイスパツチ・フロチヤート例を示す。
図中、１１はCPU、１１−１はRVMタイマ、
１１−２は割込み制御回路、１１−３はステート
FF、１１−４はプリフイツクス・レジスタ、１
１−５はECRレジスタ、１１−６は各種レジス
タ、１２は主記憶装置、１３はCHPを表す。
１１−２は割込み制御回路、１１−３はステート
FF、１１−４はプリフイツクス・レジスタ、１
１−５はECRレジスタ、１１−６は各種レジス
タ、１２は主記憶装置、１３はCHPを表す。
第１図において、図中１１はCPUであつて、
本発明の仮想多重CPUの概念を説明するための
ものである。仮想多重CPUを構成する、例えば
図示VCPU０およびVCPU１は本発明に係る後述
するフアムウエアによつて主記憶装置１２に格納
されている一つのOSを共有し、夫々CHP
（Channel processor）１３を介してＩ／Ｏ（入出
力装置）等と接続されている。
本発明の仮想多重CPUの概念を説明するための
ものである。仮想多重CPUを構成する、例えば
図示VCPU０およびVCPU１は本発明に係る後述
するフアムウエアによつて主記憶装置１２に格納
されている一つのOSを共有し、夫々CHP
（Channel processor）１３を介してＩ／Ｏ（入出
力装置）等と接続されている。
第２図において、図中VCPU０およびVCPU１
は夫々一台の実CPUが割り当てられている状態
（モード）を示す。即ち、一台の実CPUが本発明
に係る後述するフアームウエアによつてVCPU０
およびVCPU１とに交互に切り換えている状態を
示している。該切り換えの際には、第２図図示
で示す後述するフアームウエアによる切り換え処
理を行なつている。
は夫々一台の実CPUが割り当てられている状態
（モード）を示す。即ち、一台の実CPUが本発明
に係る後述するフアームウエアによつてVCPU０
およびVCPU１とに交互に切り換えている状態を
示している。該切り換えの際には、第２図図示
で示す後述するフアームウエアによる切り換え処
理を行なつている。
第３図には、本発明の状態遷移図を示してあ
り、図中ＳはSTOP状態、ＷはWAIT状態、Ｒは
RUN状態、第１番目の文字がVCPU０の状態、
第２番目の文字がVCPU１の状態、′は実CPUが
割り当てられていない状態（後述する主記憶装置
の第２の領域に待避状態）および矢印は状態が遷
移し得る状態を示す。また、図中一点鎖線の左側
は一台の実CPUが第１図および第２図図示
VCPU０に割り当てられた状態遷移図を示し、一
点鎖線の右側は一台の実CPUが第１図および第
２図図示VCPU１に割り当てられた状態遷移図を
示してある。
り、図中ＳはSTOP状態、ＷはWAIT状態、Ｒは
RUN状態、第１番目の文字がVCPU０の状態、
第２番目の文字がVCPU１の状態、′は実CPUが
割り当てられていない状態（後述する主記憶装置
の第２の領域に待避状態）および矢印は状態が遷
移し得る状態を示す。また、図中一点鎖線の左側
は一台の実CPUが第１図および第２図図示
VCPU０に割り当てられた状態遷移図を示し、一
点鎖線の右側は一台の実CPUが第１図および第
２図図示VCPU１に割り当てられた状態遷移図を
示してある。
例えば、図中Initialの矢印で示すＳ・S′は実
CPUがVCPU０に割り当てられかつVCPU０が
STOP状態、実CPUが割り当てられていない
VCPU１がSTOP状態であつて待避中（後述する
主記憶装置の第２の領域に待避中）である状態を
現わす。同様に矢印で示すR′・Ｒは実CPUが
割り当てられていないVCPU０がRUN状態であ
つて待避中である状態、実CPUが割り当てられ
ているVCPU１がRUN状態であることを現わす。
このように、本発明によれば適宜一台の実CPU
をVCPU０あるいはVCPU１に割り当てることに
より、あたかもOS上２台のCPUがある如くに見
える。以下説明する。
CPUがVCPU０に割り当てられかつVCPU０が
STOP状態、実CPUが割り当てられていない
VCPU１がSTOP状態であつて待避中（後述する
主記憶装置の第２の領域に待避中）である状態を
現わす。同様に矢印で示すR′・Ｒは実CPUが
割り当てられていないVCPU０がRUN状態であ
つて待避中である状態、実CPUが割り当てられ
ているVCPU１がRUN状態であることを現わす。
このように、本発明によれば適宜一台の実CPU
をVCPU０あるいはVCPU１に割り当てることに
より、あたかもOS上２台のCPUがある如くに見
える。以下説明する。
第４図において、図中１２は主記憶装置であつ
て、ソフトウエア・プログラムに割り当てられる
第１の領域とフアームウエアに割り当てられる第
２の領域とに分割されるものである。該第１の領
域には仮想多重CPUが共用する一つのOSがプリ
フイツクス・レジスタ１１−４によつて指示され
るアドレス（プリフイツクスVM）から順次格納
されている。
て、ソフトウエア・プログラムに割り当てられる
第１の領域とフアームウエアに割り当てられる第
２の領域とに分割されるものである。該第１の領
域には仮想多重CPUが共用する一つのOSがプリ
フイツクス・レジスタ１１−４によつて指示され
るアドレス（プリフイツクスVM）から順次格納
されている。
一方、本発明に係る第２の領域には、フアーム
ウエアがECRレジスタ１１−５によつて指示さ
れるアドレス（プリフイツクスHPV）から順次
格納されると共に、仮想多重CPU１１の各種レ
ジスタ１１−６の内容を待避させるVCPU０格納
域およびVCPU１格納域が設けられている。
ウエアがECRレジスタ１１−５によつて指示さ
れるアドレス（プリフイツクスHPV）から順次
格納されると共に、仮想多重CPU１１の各種レ
ジスタ１１−６の内容を待避させるVCPU０格納
域およびVCPU１格納域が設けられている。
VCPU０とVCPU１との切り換えは、例えば
RVMタイマ１１−１によるタイマ割込みを契機
として行われる。このタイマ割込みにより、今、
実CPUが第１図および第２図図示VCPU０から
VCPU１にデイスパツチされる場合、割込み制御
回路１１−２はPSWの待避を行い、所定のPSW
のロードを実行すると共にステートFF１１−３
をセツトする。そして、該ステートFF１１−３
からのセツト信号に基づきECRレジスタ１１−
５からの割り込み時のベースアドレス信号、即ち
前述した第２の領域のプリフイツクスHPV信号
が送出され、CPU１１は該プリフイツクスHPV
に続くアドレスにマイクロプログラムの形で格納
されている情報を読み出してVCPU0からVCPU
１に切り換えを行うための処理をフアームウエア
の態様で実行する。例えばCPU１１内の各種レ
ジスタ１１−６（PSW（プログラム・ステート・
ワード）、GR（汎用レジスタ）等の内容を第２の
領域のVCPU０格納域に待避させると共に、第２
の領域に待避させていたVCPU１の各種レジスタ
１１−６の内容を復帰させたり、あるいは稼働状
態にあるVCPU１を識別する識別信号等を第２の
領域の所定域に格納する。
RVMタイマ１１−１によるタイマ割込みを契機
として行われる。このタイマ割込みにより、今、
実CPUが第１図および第２図図示VCPU０から
VCPU１にデイスパツチされる場合、割込み制御
回路１１−２はPSWの待避を行い、所定のPSW
のロードを実行すると共にステートFF１１−３
をセツトする。そして、該ステートFF１１−３
からのセツト信号に基づきECRレジスタ１１−
５からの割り込み時のベースアドレス信号、即ち
前述した第２の領域のプリフイツクスHPV信号
が送出され、CPU１１は該プリフイツクスHPV
に続くアドレスにマイクロプログラムの形で格納
されている情報を読み出してVCPU0からVCPU
１に切り換えを行うための処理をフアームウエア
の態様で実行する。例えばCPU１１内の各種レ
ジスタ１１−６（PSW（プログラム・ステート・
ワード）、GR（汎用レジスタ）等の内容を第２の
領域のVCPU０格納域に待避させると共に、第２
の領域に待避させていたVCPU１の各種レジスタ
１１−６の内容を復帰させたり、あるいは稼働状
態にあるVCPU１を識別する識別信号等を第２の
領域の所定域に格納する。
前記ECRレジスタ１１−５によつて指示され
たプリフイツクスHPVの後に格納された一連の
マイクロプログラムを実行し、終了命令（RTN
TO VM 命令）が読み出された場合には、前記
ステートFF１１−３のリセツト端子にリセツト
信号が送出され、プリフイクス・レジスタ１１−
４によつて指示される割り込み時のベースアドレ
スに基づき定まる所定アドレスに復帰し、VCPU
１は所定の処理を実行する。
たプリフイツクスHPVの後に格納された一連の
マイクロプログラムを実行し、終了命令（RTN
TO VM 命令）が読み出された場合には、前記
ステートFF１１−３のリセツト端子にリセツト
信号が送出され、プリフイクス・レジスタ１１−
４によつて指示される割り込み時のベースアドレ
スに基づき定まる所定アドレスに復帰し、VCPU
１は所定の処理を実行する。
以上の処理によつて、VCPU０からVCPU１に
デイスパツチされたことになる。同様にして
VCPU１からVCPU０にデイスパツチすることも
可能である。
デイスパツチされたことになる。同様にして
VCPU１からVCPU０にデイスパツチすることも
可能である。
また、VCPU０あるいはVCPU１が第１の領域
に格納したプログラムを実行中に、例えば第４図
図示SIGP命令（シグナル・プロセツサ命令）を
読み出した場合には、プログラム割込み（特権命
令の割込みマスク制御ビツト）によつてもVCPU
０あるいはVCPU１へのデイスパツチを実行させ
ることが出来る。
に格納したプログラムを実行中に、例えば第４図
図示SIGP命令（シグナル・プロセツサ命令）を
読み出した場合には、プログラム割込み（特権命
令の割込みマスク制御ビツト）によつてもVCPU
０あるいはVCPU１へのデイスパツチを実行させ
ることが出来る。
尚、VCPU０あるいはVCPU１のいずれか一方
がWAIT状態（PSWの待ち状態ビツトがセツト
された状態）にある場合には、RUN状態にある
VCPU０あるいはVCPU１を動作させながら
WAIT状態にある他方のものの時間経過をエミ
ユレートしている。
がWAIT状態（PSWの待ち状態ビツトがセツト
された状態）にある場合には、RUN状態にある
VCPU０あるいはVCPU１を動作させながら
WAIT状態にある他方のものの時間経過をエミ
ユレートしている。
第５図には、各種レジスタの内容が主記憶装置
１２上に展開されているため、特権命令を擬似す
るためのエミユレーシヨン・フロチヤート例を示
してある。
１２上に展開されているため、特権命令を擬似す
るためのエミユレーシヨン・フロチヤート例を示
してある。
はレジスタ操作用の特権命令（システム制御
命令あるいはＩ／Ｏ命令）が読み出された状態を
示し、例えば第４図図示SIGP命令等が読み出さ
れた状態を示す。
命令あるいはＩ／Ｏ命令）が読み出された状態を
示し、例えば第４図図示SIGP命令等が読み出さ
れた状態を示す。
はハードウエアの割込み処理を示し、第４図
図示割込み制御回路１１−２によつて実行される
ものであり、ステートの変更、旧PSWの待避、
処理の割込みコードの格納、アドレス情報の格
納および割込み処理を実行するための新PSWの
ロードが実行される状態を示す。
図示割込み制御回路１１−２によつて実行される
ものであり、ステートの変更、旧PSWの待避、
処理の割込みコードの格納、アドレス情報の格
納および割込み処理を実行するための新PSWの
ロードが実行される状態を示す。
は命令コードの解読状態を示し、ないし
のいずれの命令であるかを解読する状態を示す。
即ち、はＩ／Ｏ命令、はプリフイツクス・レ
ジスタ１１−４に所定値を設定あるいは該内容を
主記憶装置１２の第１の領域に格納する命令、
は前述したSIGP（シグナルプロセツサ）命令、
はCKC（クロツク・コンパレータ）へのロード／
ストア命令、はその他の命令を示す。
のいずれの命令であるかを解読する状態を示す。
即ち、はＩ／Ｏ命令、はプリフイツクス・レ
ジスタ１１−４に所定値を設定あるいは該内容を
主記憶装置１２の第１の領域に格納する命令、
は前述したSIGP（シグナルプロセツサ）命令、
はCKC（クロツク・コンパレータ）へのロード／
ストア命令、はその他の命令を示す。
は前述したプリフイツクスHPVからプリフ
イツクスVMに復帰させるためのRTN命令を示
す。
イツクスVMに復帰させるためのRTN命令を示
す。
は次のインストラクシヨンを実行する状態を
示す。
示す。
第６図には、第３図図示Ｒ・R′状態からR′・
Ｒ状態にデイスパツチ、即ち両仮想CPUがRUN
状態であつて実CPUの割り当てがVCPU０から
VCPU１に切り換わるフロチヤート例を示してあ
る。
Ｒ状態にデイスパツチ、即ち両仮想CPUがRUN
状態であつて実CPUの割り当てがVCPU０から
VCPU１に切り換わるフロチヤート例を示してあ
る。
は割込みコードがRVMタイマ１１−１によ
るものか否かの判断を示し、YESの場合には
以下の処理を行い、NOの場合には以下の処理
を行う。
るものか否かの判断を示し、YESの場合には
以下の処理を行い、NOの場合には以下の処理
を行う。
はデイスパツチ・アドレスの変更を示し、第
４図図示第２の領域のVCPU０格納域からVCPU
１格納域にアドレスの切り換え等が実行される状
態を示す。
４図図示第２の領域のVCPU０格納域からVCPU
１格納域にアドレスの切り換え等が実行される状
態を示す。
は現在動作中のVCPU０の各種レジスタの内
容を第４図図示第２の領域のVCPU０格納域に待
避させる状態を示す。
容を第４図図示第２の領域のVCPU０格納域に待
避させる状態を示す。
はデイスパツチすべきVCPU１格納域に格納
されていた旧の各種レジスタの内容をVCPU１に
復帰させる状態を示す。これにより、各種レジス
タの内容がVCPU０からVCPU１に切り換えられ
る。
されていた旧の各種レジスタの内容をVCPU１に
復帰させる状態を示す。これにより、各種レジス
タの内容がVCPU０からVCPU１に切り換えられ
る。
はタイムスライス値を第４図図示RVMタイ
マにセツトする状態を示す。これにより、次にデ
イスパツチする時間の設定が行われる。
マにセツトする状態を示す。これにより、次にデ
イスパツチする時間の設定が行われる。
は外部割込み、プログラム割込みあるいは
Ｉ／Ｏ割込みについての第３図図示新たな状態に
対応する新PSWをプリフイツクスHPVに設定す
る状態を示す。
Ｉ／Ｏ割込みについての第３図図示新たな状態に
対応する新PSWをプリフイツクスHPVに設定す
る状態を示す。
はRTN命令の実行を示し、第２の領域の
VCPU１格納域に待避されていた旧PSWの復帰
状態を示す。これにより、Ｒ・R′状態にデイス
パツチされる。
VCPU１格納域に待避されていた旧PSWの復帰
状態を示す。これにより、Ｒ・R′状態にデイス
パツチされる。
は割込み時の各種情報を第２の領域のものか
ら第１の領域のものに復帰させる状態を示す。
ら第１の領域のものに復帰させる状態を示す。
はRTN命令の実行を示し、第１の領域の外
部割込み時のPSWを復帰させる状態を示す。こ
れにより割込み前の状態に戻る。
部割込み時のPSWを復帰させる状態を示す。こ
れにより割込み前の状態に戻る。
（発明の効果）
以上説明した如く、本発明によれば、一台の
CPUをフアームウエアによつてOSを共有する複
数の仮想CPUに適宜切り換えているため、あた
かも複数台のCPUが動作している如く見せかけ
ることが可能となる。特にマルチCPU用のOSの
デバツク処理等を一台のCPUによつて可能にす
る効果がある。
CPUをフアームウエアによつてOSを共有する複
数の仮想CPUに適宜切り換えているため、あた
かも複数台のCPUが動作している如く見せかけ
ることが可能となる。特にマルチCPU用のOSの
デバツク処理等を一台のCPUによつて可能にす
る効果がある。
第１図は本発明の概念を説明する概念説明図、
第２図は本発明の動作モードを説明する説明図、
第３図は本発明の状態遷移図、第４図は本発明の
一実施例構成図、第５図は本発明に係るエミユレ
ーシヨン・フロチヤート例、第６図は本発明に係
るデイスパツチ・フロチヤート例を示す。 図中、１１はCPU、１１−１はRVMタイマ、
１１−２は割込み制御回路１１−３はステート
FF，１１−４はプリフイクス・レジスタ、１１
−５はECRレジスタ、１１−６は各種レジスタ、
１２は主記憶装置、１３はCHPを表す。
第２図は本発明の動作モードを説明する説明図、
第３図は本発明の状態遷移図、第４図は本発明の
一実施例構成図、第５図は本発明に係るエミユレ
ーシヨン・フロチヤート例、第６図は本発明に係
るデイスパツチ・フロチヤート例を示す。 図中、１１はCPU、１１−１はRVMタイマ、
１１−２は割込み制御回路１１−３はステート
FF，１１−４はプリフイクス・レジスタ、１１
−５はECRレジスタ、１１−６は各種レジスタ、
１２は主記憶装置、１３はCHPを表す。
Claims (1)
- 【特許請求の範囲】 １ 主記憶装置と、単一のプロセツサとを有し、
単一のオペレーテイング・システムにて複数の実
計算機が動作するマルチCPU計算機システムに
おける当該単一のオペレーテイング・システムを
用い、当該単一のオペレーテイング・システムが
プリフイツクス・レジスタによつて指示されるア
ドレスで指示されるよう構成されてなる計算機シ
ステムにおいて、 ソフトウエア・プログラムに割り当てられると
共に上記単一のオペレーテイング・システムが格
納されている第１の領域とフアームウエアに割り
当てられる第２の領域とに分割された上記主記憶
装置と、 上記第１の領域へのアクセスと上記第２の領域
へのアクセスとを切り換える切り換え手段と、 上記ソフトウエア・プログラムが意識する複数
の仮想プロセツサに夫々対応する上記仮想プロセ
ツサについてのプログラム・ステート・ワードを
含む情報と状態レジスタの内容情報とを格納すべ
く上記第２の領域に設けられた状態格納領域と、 該状態格納領域に格納された上記情報に基づい
て上記仮想プロセツサを切り換える切り換え制御
手段とを備え、 仮想プロセツサを切り換える当該切り換え制御
手段は、当該切り換えに当つて、第１の仮想プロ
セツサに関連する上記プログラム・ステート・ワ
ードを含む情報と状態レジスタの内容情報とを上
記状態格納領域内の該当する領域に退避すると共
に、第２の仮想プロセツサに関連するプログラ
ム・ステート・ワードを含む情報と状態レジスタ
の内容情報とを上記プロセツサ上にロードするよ
う構成し、 単一の実プロセツサが、単一のオペレーテイン
グ・システムにもとづいて、複数台の仮想プロセ
ツサにて複数台の実計算機を擬似して、当該単一
のオペレーテイング・システムを試験するように
した ことを特徴とする仮想多重プロセツサ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58204494A JPS6097440A (ja) | 1983-10-31 | 1983-10-31 | 仮想多重プロセツサ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58204494A JPS6097440A (ja) | 1983-10-31 | 1983-10-31 | 仮想多重プロセツサ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6097440A JPS6097440A (ja) | 1985-05-31 |
| JPH0552535B2 true JPH0552535B2 (ja) | 1993-08-05 |
Family
ID=16491453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58204494A Granted JPS6097440A (ja) | 1983-10-31 | 1983-10-31 | 仮想多重プロセツサ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6097440A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2580113B2 (ja) * | 1985-11-15 | 1997-02-12 | 富士通株式会社 | 仮想計算機システム |
| JPS644838A (en) * | 1987-06-29 | 1989-01-10 | Yokogawa Electric Corp | Method for switching os (operating system) |
| JP2986389B2 (ja) * | 1995-03-22 | 1999-12-06 | 山下ゴム株式会社 | 液封防振ゴム装置 |
| US7503049B2 (en) | 2003-05-29 | 2009-03-10 | Panasonic Corporation | Information processing apparatus operable to switch operating systems |
| JP4984153B2 (ja) * | 2007-09-12 | 2012-07-25 | 独立行政法人産業技術総合研究所 | 実時間タスクにおけるブロック回避方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5418639A (en) * | 1977-07-13 | 1979-02-10 | Hitachi Ltd | Information processor |
-
1983
- 1983-10-31 JP JP58204494A patent/JPS6097440A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5418639A (en) * | 1977-07-13 | 1979-02-10 | Hitachi Ltd | Information processor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6097440A (ja) | 1985-05-31 |
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