JPH0133865B2 - - Google Patents
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- Publication number
- JPH0133865B2 JPH0133865B2 JP58114881A JP11488183A JPH0133865B2 JP H0133865 B2 JPH0133865 B2 JP H0133865B2 JP 58114881 A JP58114881 A JP 58114881A JP 11488183 A JP11488183 A JP 11488183A JP H0133865 B2 JPH0133865 B2 JP H0133865B2
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- JP
- Japan
- Prior art keywords
- processor
- processing
- cpu
- data
- resource
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- 238000001514 detection method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は複数のプロセツサを使用してデータ処
理目的に適応したプロセツサによりデータ処理を
分担して行うようにしたマルチプロセツサ・デー
タ処理装置に係り、一方のプロセツサから他方の
プロセツサに制御が移るとき、アーキテクチヤ上
の資源も他方のプロセツサに移すようにしたもの
である。
理目的に適応したプロセツサによりデータ処理を
分担して行うようにしたマルチプロセツサ・デー
タ処理装置に係り、一方のプロセツサから他方の
プロセツサに制御が移るとき、アーキテクチヤ上
の資源も他方のプロセツサに移すようにしたもの
である。
例えばFORTRANを使用して科学技術演算を
行なわせているデータ処理装置に、一般事務処理
をも行なわせるというような機能拡張をする場
合、従来では、第１図に示す如く、あらかじめ科
学技術演算を行う第1CPU１に、COBOLを使用
して一般事務計算を行う第2CPU２を付加してマ
ルチプロセツサシステムで運用することが行われ
ている。なお第１図において４は主記憶装置、５
は主記憶制御装置である。
行なわせているデータ処理装置に、一般事務処理
をも行なわせるというような機能拡張をする場
合、従来では、第１図に示す如く、あらかじめ科
学技術演算を行う第1CPU１に、COBOLを使用
して一般事務計算を行う第2CPU２を付加してマ
ルチプロセツサシステムで運用することが行われ
ている。なお第１図において４は主記憶装置、５
は主記憶制御装置である。
このような場合、第１図に示すように、それま
で第1CPU１に接続されていたアーキテクチヤ上
の資源すなわち汎用レジスタGR、制御レジスタ
CR、プログラム・ステータス・ワードPSW等の
リソース部３を第2CPU２でも共有することが必
要となる。この場合、リソース部３は第1CPU１
等とのみ接続されるのとしてすでに構成されてい
るため、第2CPU２からアクセスするパスを付加
したとき、このパスの高速化に限界があり、又シ
ングルプロセツサ構成とすることがむづかしい。
で第1CPU１に接続されていたアーキテクチヤ上
の資源すなわち汎用レジスタGR、制御レジスタ
CR、プログラム・ステータス・ワードPSW等の
リソース部３を第2CPU２でも共有することが必
要となる。この場合、リソース部３は第1CPU１
等とのみ接続されるのとしてすでに構成されてい
るため、第2CPU２からアクセスするパスを付加
したとき、このパスの高速化に限界があり、又シ
ングルプロセツサ構成とすることがむづかしい。
それ故、第２図に示す如く、第2CPU２をアタ
ツチプロセツサとして付加するとき、第2CPU２
にもリソース部７を設け、第1CPU１のリソース
部６とこの第2CPU２のリソース部７をそれぞれ
各CPUよりアクセスできるようにすれば、常時
リソース部６，７は同一内容となり、機能拡張の
ためアタツチプロセツサを増設することが容易と
なる。しかしこのような場合には、各リソース部
６，７に対して各CPU１，２よりアクセス可能
にするためのバス線が余分に必要となるためハー
ド量が多くなり、しかもリソース部６，７を別個
にもつていても機械語命令実行時には同一内容を
書込むことが必要となり、やはり高速化に限界が
ある。
ツチプロセツサとして付加するとき、第2CPU２
にもリソース部７を設け、第1CPU１のリソース
部６とこの第2CPU２のリソース部７をそれぞれ
各CPUよりアクセスできるようにすれば、常時
リソース部６，７は同一内容となり、機能拡張の
ためアタツチプロセツサを増設することが容易と
なる。しかしこのような場合には、各リソース部
６，７に対して各CPU１，２よりアクセス可能
にするためのバス線が余分に必要となるためハー
ド量が多くなり、しかもリソース部６，７を別個
にもつていても機械語命令実行時には同一内容を
書込むことが必要となり、やはり高速化に限界が
ある。
本発明はこのような問題点を改善するため、各
プロセツサがアーキテクチヤ上の資源を独立して
持ち、プロセツサ間の制御の移動時に資源の内容
も入れ替えることにより、シングルプロセツサ構
成から、付加プロセツサを付与してマルチプロセ
ツサ構成に簡単に移行できるようにしたマルチプ
ロセツサ・データ処理装置を提供するとを目的と
する。
プロセツサがアーキテクチヤ上の資源を独立して
持ち、プロセツサ間の制御の移動時に資源の内容
も入れ替えることにより、シングルプロセツサ構
成から、付加プロセツサを付与してマルチプロセ
ツサ構成に簡単に移行できるようにしたマルチプ
ロセツサ・データ処理装置を提供するとを目的と
する。
上記目的を達成するために本発明のマルチプロ
セツサ・データ処理装置では、第１のプロセツサ
と、該第１のプロセツサと異なる処理を遂行する
他のプロセツサと、リソース部を有するマルチプ
ロセツサ・データ処理装置において、前記第１の
プロセツサ及び第２のプロセツサにそれぞれリソ
ース部、データ転送制御部、起動制御部を設け、
リソース部にはPSW、及びGR、CRの内容が格
納され、各プロセツサはこれらPSW、GR、CR
に基づいて処理を実行するとともに、前記第１の
プロセツサに処理分担を識別する処理分担識別部
を設け、第１のプロセツサと第２のプロセツサの
間にデータ転送バスを設け、第１のプロセツサは
処理すべきデータの処理内容を上記処理分担識別
部により検出し、当該処理内容が第２のプロセツ
サで処理すべきものである場合には、前記起動制
御部により第２のプロセツサを起動する一方、前
記データ転送制御部により前記リソース部に保持
されているPSW及びGR、CRの内容を、プロセ
ツサ間のデータ転送バスを介して第２のプロセツ
サのリソース部に転送するようにし、第２のプロ
セツサは当該データの処理の終了時には、上記デ
ータ転送制御部により当該第２のプロセツサのリ
ソース部に格納されているPSW及びGR、CRの
内容をプロセツサ間のデータ転送バスを介して第
１のプロセツサのリソース部に転送するようにし
たことを特徴とする。
セツサ・データ処理装置では、第１のプロセツサ
と、該第１のプロセツサと異なる処理を遂行する
他のプロセツサと、リソース部を有するマルチプ
ロセツサ・データ処理装置において、前記第１の
プロセツサ及び第２のプロセツサにそれぞれリソ
ース部、データ転送制御部、起動制御部を設け、
リソース部にはPSW、及びGR、CRの内容が格
納され、各プロセツサはこれらPSW、GR、CR
に基づいて処理を実行するとともに、前記第１の
プロセツサに処理分担を識別する処理分担識別部
を設け、第１のプロセツサと第２のプロセツサの
間にデータ転送バスを設け、第１のプロセツサは
処理すべきデータの処理内容を上記処理分担識別
部により検出し、当該処理内容が第２のプロセツ
サで処理すべきものである場合には、前記起動制
御部により第２のプロセツサを起動する一方、前
記データ転送制御部により前記リソース部に保持
されているPSW及びGR、CRの内容を、プロセ
ツサ間のデータ転送バスを介して第２のプロセツ
サのリソース部に転送するようにし、第２のプロ
セツサは当該データの処理の終了時には、上記デ
ータ転送制御部により当該第２のプロセツサのリ
ソース部に格納されているPSW及びGR、CRの
内容をプロセツサ間のデータ転送バスを介して第
１のプロセツサのリソース部に転送するようにし
たことを特徴とする。
本発明の一実施例を第３図および第４図にもと
づき説明する。
づき説明する。
第３図は本発明の一実施例構成を示し、第４図
はその動作説明図である。
はその動作説明図である。
図中、他図と同符号部は同一部分を示し、１０
は第1CPU、１１は第2CPUであつて例えば第
1CPUが主、第2CPU１１が縦的関係にある。１
２は第1CPU１０のリソース部、１３は第2CPU
１１のリソース部であり、いずれもPSW、GR、
CR等を有する。
は第1CPU、１１は第2CPUであつて例えば第
1CPUが主、第2CPU１１が縦的関係にある。１
２は第1CPU１０のリソース部、１３は第2CPU
１１のリソース部であり、いずれもPSW、GR、
CR等を有する。
第1CPU１０には入力された命令のオペコード
を解読してどのような処理を遂行すべきか判断す
るオペコード検出部２０と、このオペコード検出
部２０からの制御信号により第1CPU１０を動作
したりデータ転送制御部２２を制御したり第
2CPU１１を起動制御する起動制御部２１と、リ
ソース部１２に保持されているデータを第2CPU
１１に転送制御するデータ転送制御部２２を有す
る。
を解読してどのような処理を遂行すべきか判断す
るオペコード検出部２０と、このオペコード検出
部２０からの制御信号により第1CPU１０を動作
したりデータ転送制御部２２を制御したり第
2CPU１１を起動制御する起動制御部２１と、リ
ソース部１２に保持されているデータを第2CPU
１１に転送制御するデータ転送制御部２２を有す
る。
また第2CPU１１には、そのリソース部１３に
保持しているデータを第1CPU１０に転送制御す
るデータ転送制御部２３と第2CPU１１を動作さ
せたり第1CPU１０に動作状態を報告する起動制
御部２４を有する。
保持しているデータを第1CPU１０に転送制御す
るデータ転送制御部２３と第2CPU１１を動作さ
せたり第1CPU１０に動作状態を報告する起動制
御部２４を有する。
次に本発明の動作につにて説明する。
(1) いま第1CPU１０が命令処理を遂行している
ときに、第2CPU１１で処理分担している命令
が入力されたときオペコード検出部２０はこれ
を検出して起動制御部２１に対し第2CPU１１
が処理すべき命令が入力されたことを伝達す
る。
ときに、第2CPU１１で処理分担している命令
が入力されたときオペコード検出部２０はこれ
を検出して起動制御部２１に対し第2CPU１１
が処理すべき命令が入力されたことを伝達す
る。
(2) これにより起動制御部２１はデータ転送制御
部２２を動作させてリソース部１２に保持して
いるデータを読出し、これをCPU間のデータ
転送バスＢを経由して第2CPU１１のリソース
部１３に保持させる。それから起動制御部２１
は制御信号線Ｃを経由して起動制御部２４に対
し第2CPU１１により上記入力した命令を実行
するよう指示する。これにより第2CPU１１は
この入力された命令を実行することになる。
部２２を動作させてリソース部１２に保持して
いるデータを読出し、これをCPU間のデータ
転送バスＢを経由して第2CPU１１のリソース
部１３に保持させる。それから起動制御部２１
は制御信号線Ｃを経由して起動制御部２４に対
し第2CPU１１により上記入力した命令を実行
するよう指示する。これにより第2CPU１１は
この入力された命令を実行することになる。
(3) 第2CPU１１において該命令の実行が終了す
ると、起動制御部２４はデータ転送制御部２３
に対してリソース部１３のデータを読出させて
これを転送バスＢを経由して第1CPU１０に送
出する。第1CPU１０ではこれをデータ転送制
御部２２がリソース部１２に保持することにな
る。このようにしてリソース部１３から１２へ
のデータ転送が終了すると、第2CPU１１の起
動制御部２４は第1CPU１０にこれを報告す
る。これにより今度は第1CPU１０が命令を実
行することになる。
ると、起動制御部２４はデータ転送制御部２３
に対してリソース部１３のデータを読出させて
これを転送バスＢを経由して第1CPU１０に送
出する。第1CPU１０ではこれをデータ転送制
御部２２がリソース部１２に保持することにな
る。このようにしてリソース部１３から１２へ
のデータ転送が終了すると、第2CPU１１の起
動制御部２４は第1CPU１０にこれを報告す
る。これにより今度は第1CPU１０が命令を実
行することになる。
このようにして本発明では、第1CPU１０が処
理しない命令の実行時には、CPU間の通知イン
タフエイスの制御信号線Ｃを介して第2CPU１１
にこれを通知し、第2CPU１１に対してはCPU間
のデータ転送バスＢを経由してリソース部の内容
を転送する。このデータ転送バスＢは余裕があ
り、しかも高速転送できるので、リソース部のデ
ータ転送は高速に無理なく遂行できる。それ故、
第1CPUと第2CPUとの間で機械語命令処理を分
担して行う場合において、これを無理なく、高速
で遂行することができる。
理しない命令の実行時には、CPU間の通知イン
タフエイスの制御信号線Ｃを介して第2CPU１１
にこれを通知し、第2CPU１１に対してはCPU間
のデータ転送バスＢを経由してリソース部の内容
を転送する。このデータ転送バスＢは余裕があ
り、しかも高速転送できるので、リソース部のデ
ータ転送は高速に無理なく遂行できる。それ故、
第1CPUと第2CPUとの間で機械語命令処理を分
担して行う場合において、これを無理なく、高速
で遂行することができる。
すなわち、第４図に示す如く、第1CPU１０が
実行できない処理命令が入力されたとき、これを
第2CPU１１で実行することになるが、当然なが
ら処理に必要なPSW、GR、CR等は第2CPU１１
が処理を行うために必要なものである。第2CPU
１１は第1CPU１０からこれらのデータを読み込
み、自身のPSW、GR、CR等に入力し処理を行
つた方が処理性能がよいことはいうまでもない。
この第2CPU１１での処理結果としてのPSW、
GR、CR等を第1CPU１０へセツトして第1CPU
１０をスタートさせれば、あたかも前記処理が第
1CPU１０で実行できたかのように見せられる。
実際は処理を第2CPU１１でエミユレートしてい
るイメージであるのでGRのうち全体が変化する
こともありうるし、PSWはもちろん変化する。
実行できない処理命令が入力されたとき、これを
第2CPU１１で実行することになるが、当然なが
ら処理に必要なPSW、GR、CR等は第2CPU１１
が処理を行うために必要なものである。第2CPU
１１は第1CPU１０からこれらのデータを読み込
み、自身のPSW、GR、CR等に入力し処理を行
つた方が処理性能がよいことはいうまでもない。
この第2CPU１１での処理結果としてのPSW、
GR、CR等を第1CPU１０へセツトして第1CPU
１０をスタートさせれば、あたかも前記処理が第
1CPU１０で実行できたかのように見せられる。
実際は処理を第2CPU１１でエミユレートしてい
るイメージであるのでGRのうち全体が変化する
こともありうるし、PSWはもちろん変化する。
本発明によれば一方のCPUがFORTRANの処
理が可能であるがCOBOLの処理も必要な場合に
おいて、他方のCPUにCOBOLの処理を行わせる
ようなことが非常に容易となる。しかも各CPU
間にデータ転送バスが設けられているのでリソー
ス部に格納されているPSW、GR及びCRの内容
すなわち複数のCPUの間でアーキテクチヤ上の
資源であるリソース部のデータを、CPU間のデ
ータ転送バスを使用して高速に転送することがで
きるので、複数のCPUがデータ処理を分担して
遂行する場合において非常にスムースに、高速に
これを遂行ることが可能となる。
理が可能であるがCOBOLの処理も必要な場合に
おいて、他方のCPUにCOBOLの処理を行わせる
ようなことが非常に容易となる。しかも各CPU
間にデータ転送バスが設けられているのでリソー
ス部に格納されているPSW、GR及びCRの内容
すなわち複数のCPUの間でアーキテクチヤ上の
資源であるリソース部のデータを、CPU間のデ
ータ転送バスを使用して高速に転送することがで
きるので、複数のCPUがデータ処理を分担して
遂行する場合において非常にスムースに、高速に
これを遂行ることが可能となる。
第１図及び第２図は従来のマルチプロセツサ・
データ処理装置、第３図は本発明の一実施例構成
図、第４図は本発明の動作説明図である。 図中、１は第1CPU、２は第2CPU、３はリソ
ース部、４は主記憶装置、５は主記憶制御装置、
６，７はリソース部、１０は第1CPU、１１は第
2CPU、１２，１３はリソース部、２０はオペコ
ード検出部、２１は起動制御部、２２，２３はデ
ータ転送制御部、２４は起動制御部を示す。
データ処理装置、第３図は本発明の一実施例構成
図、第４図は本発明の動作説明図である。 図中、１は第1CPU、２は第2CPU、３はリソ
ース部、４は主記憶装置、５は主記憶制御装置、
６，７はリソース部、１０は第1CPU、１１は第
2CPU、１２，１３はリソース部、２０はオペコ
ード検出部、２１は起動制御部、２２，２３はデ
ータ転送制御部、２４は起動制御部を示す。
Claims (1)
- 【特許請求の範囲】 １ 第１のプロセツサと、該第１のプロセツサと
異なる処理を遂行する他のプロセツサと、リソー
ス部を有するマルチプロセツサ・データ処理装置
において、 前記第１のプロセツサ及び第２のプロセツサに
それぞれリソース部、データ転送制御部、起動制
御部を設け、リソース部にはPSW、及びGR、
CRの内容が格納され、各プロセツサはこれら
PSW、GR、CRに基づいて処理を実行するとと
もに、 前記第１のプロセツサに処理分担を識別する処
理分担識別部を設け、 第１のプロセツサと第２のプロセツサの間にデ
ータ転送バスを設け、 第１のプロセツサは処理すべきデータの処理内
容を上記処理分担識別部により検出し、当該処理
内容が第２のプロセツサで処理すべきものである
場合には、前記起動制御部により第２のプロセツ
サを起動する一方、前記データ転送制御部により
前記リソース部に保持されているPSW及びGR、
CRの内容を、プロセツサ間のデータ転送バスを
介して第２のプロセツサのリソース部に転送する
ようにし、 第２のプロセツサは当該データの処理の終了時
には、上記データ転送制御部により当該第２のプ
ロセツサのリソース部に格納されているPSW及
びGR、CRの内容をプロセツサ間のデータ転送バ
スを介して第１のプロセツサのリソース部に転送
するようにしたことを特徴とするマルチプロセツ
サ・データ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11488183A JPS607566A (ja) | 1983-06-25 | 1983-06-25 | マルチプロセツサ・デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11488183A JPS607566A (ja) | 1983-06-25 | 1983-06-25 | マルチプロセツサ・デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS607566A JPS607566A (ja) | 1985-01-16 |
| JPH0133865B2 true JPH0133865B2 (ja) | 1989-07-17 |
Family
ID=14649011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11488183A Granted JPS607566A (ja) | 1983-06-25 | 1983-06-25 | マルチプロセツサ・デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS607566A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54136151A (en) * | 1978-04-13 | 1979-10-23 | Sumitomo Electric Ind Ltd | Multiple microprocessor |
| JPS5622160A (en) * | 1979-07-31 | 1981-03-02 | Fujitsu Ltd | Data processing system having additional processor |
-
1983
- 1983-06-25 JP JP11488183A patent/JPS607566A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54136151A (en) * | 1978-04-13 | 1979-10-23 | Sumitomo Electric Ind Ltd | Multiple microprocessor |
| JPS5622160A (en) * | 1979-07-31 | 1981-03-02 | Fujitsu Ltd | Data processing system having additional processor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS607566A (ja) | 1985-01-16 |
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