JPS607566A - マルチプロセツサ・デ−タ処理装置 - Google Patents
マルチプロセツサ・デ−タ処理装置Info
- Publication number
- JPS607566A JPS607566A JP11488183A JP11488183A JPS607566A JP S607566 A JPS607566 A JP S607566A JP 11488183 A JP11488183 A JP 11488183A JP 11488183 A JP11488183 A JP 11488183A JP S607566 A JPS607566 A JP S607566A
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- processor
- cpu
- data
- resource
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は複数のプロセッサを使用してデータ処理目的に
適応したプロセッサによりデータ処理を分担して行うよ
うにしたマルチプロセッサ・データ処理装置に係り、一
方のプロセッサから他方のプロセッサに制御が移るとき
、アーキテクチャ上の資源も他方のプロセッサに移すよ
うにしたものである。
適応したプロセッサによりデータ処理を分担して行うよ
うにしたマルチプロセッサ・データ処理装置に係り、一
方のプロセッサから他方のプロセッサに制御が移るとき
、アーキテクチャ上の資源も他方のプロセッサに移すよ
うにしたものである。
例えばFORTRANを使用して科学技術演算を行なわ
せているデータ処理装置に、一般事務処理をも行なわせ
るというような機能拡張をする場合。
せているデータ処理装置に、一般事務処理をも行なわせ
るというような機能拡張をする場合。
従来では、第1図に示す如く2口らかしめ科学技術演算
を行う第1CPU1に、C0BOLを使用して一般事務
計算を行う第2 CPU2を付加してマルチプロセッサ
システムで運用する゛ことが行われている。なお第1図
において4は主記憶装置、5は主記憶制御装置である。
を行う第1CPU1に、C0BOLを使用して一般事務
計算を行う第2 CPU2を付加してマルチプロセッサ
システムで運用する゛ことが行われている。なお第1図
において4は主記憶装置、5は主記憶制御装置である。
このような場合、第1図に示すように、それまで第1
CPUI K接続されていたアーキテクチャ上の資源す
なわち汎用レジスタGR,制御レジスタCR,プログラ
ム−ステータス・ワードPAW等のリソース部3を第2
0PU2でも共有することが必要となる。この場合、リ
ソース部6は第1 CPU1等とのみ接続されるものと
してすでに構成されているため、第2 CPU2からア
クセスするパスを付加したとき、このパスの高速化に限
界があり。
CPUI K接続されていたアーキテクチャ上の資源す
なわち汎用レジスタGR,制御レジスタCR,プログラ
ム−ステータス・ワードPAW等のリソース部3を第2
0PU2でも共有することが必要となる。この場合、リ
ソース部6は第1 CPU1等とのみ接続されるものと
してすでに構成されているため、第2 CPU2からア
クセスするパスを付加したとき、このパスの高速化に限
界があり。
又シングルプロセッサ構成とすることがむづかしい。
それ故、第2図に示す如く、第2 C1−’U2をアタ
ッチプロセッサとして付加するとき、第2CPU2にも
リソース部7を設け、第1 CPU1のリソース部6と
この第2 CPU2のリソース部7をそれぞれ各CPU
よりアクセスできるようにすれば、常時リソース部6,
7唸同−内容となり2機能拡張のためアタッチプロセッ
サを増設することが容易となる。しかしとのような場合
には、各リソース部6.7に対して各CPU1,2より
アクセス可能にするだめのパス線が余分に必要となるた
めハード兼が多くなり、しかもリソース部6,7を別個
にもっていても機械語命令実行時には同一内容を書込む
ことが必要となり、やはり高速化に限界がある。
ッチプロセッサとして付加するとき、第2CPU2にも
リソース部7を設け、第1 CPU1のリソース部6と
この第2 CPU2のリソース部7をそれぞれ各CPU
よりアクセスできるようにすれば、常時リソース部6,
7唸同−内容となり2機能拡張のためアタッチプロセッ
サを増設することが容易となる。しかしとのような場合
には、各リソース部6.7に対して各CPU1,2より
アクセス可能にするだめのパス線が余分に必要となるた
めハード兼が多くなり、しかもリソース部6,7を別個
にもっていても機械語命令実行時には同一内容を書込む
ことが必要となり、やはり高速化に限界がある。
本発明はこのような問題点を改善するため、各プロセッ
サがアーキテクチャ上の資源を独立して持ち、プロセッ
サ間の制御の移動時に資源の内容も入れ替えることによ
り、シングルプロセッサ構成から、付加プロセッサを付
与してマルチプロセッサ構成に簡単に移行できるように
したマルチプロセッサ・データ処理装置を提供すること
を目的とする。
サがアーキテクチャ上の資源を独立して持ち、プロセッ
サ間の制御の移動時に資源の内容も入れ替えることによ
り、シングルプロセッサ構成から、付加プロセッサを付
与してマルチプロセッサ構成に簡単に移行できるように
したマルチプロセッサ・データ処理装置を提供すること
を目的とする。
上記目的を達成するために本発明のマルチプロセッサ・
データ処理装置では、第1のプロセッサと、該第1のプ
ロセッサと異なる処理を遂行する他のプロセッサと、リ
ソース部を有するマルチプ四セッサーデータ処理装置に
おいて、各プロセッサにそれぞれリソース部を設けると
ともに、第1のプロセッサに処理分担を識別する処理分
担識別部と、リソース部のデータを転送するデータ転送
制御部と、プロセッサの起動を指示する起動制御部を設
け、処理すべきデータ処理内容を上記処理分担識別部に
より検出して才れに対応したプロセッサを起動するとと
もにそのリソース部に保持されているデータをプロセッ
サ間のデータ転送パスを経由して他のプロセッサのリソ
ース部に送出するようにしたことを特徴とする。
データ処理装置では、第1のプロセッサと、該第1のプ
ロセッサと異なる処理を遂行する他のプロセッサと、リ
ソース部を有するマルチプ四セッサーデータ処理装置に
おいて、各プロセッサにそれぞれリソース部を設けると
ともに、第1のプロセッサに処理分担を識別する処理分
担識別部と、リソース部のデータを転送するデータ転送
制御部と、プロセッサの起動を指示する起動制御部を設
け、処理すべきデータ処理内容を上記処理分担識別部に
より検出して才れに対応したプロセッサを起動するとと
もにそのリソース部に保持されているデータをプロセッ
サ間のデータ転送パスを経由して他のプロセッサのリソ
ース部に送出するようにしたことを特徴とする。
本発明の一実施例を第3図および第4図にもとづき説明
する。
する。
第3図は本発明の一実施例構成を示し、第4図はその動
作説明図である。
作説明図である。
図中、他図と同符号部拡間一部分を示し、10は第1c
PU、 i 1は第2CPUであって例えば第1CPU
が主、第2 CPU11が縦的関係にある。12は第1
CPU10のリソー″ス部、15は第2 CPU11の
リソース部であり、いずれもPSW、GR,CR停を有
する。
PU、 i 1は第2CPUであって例えば第1CPU
が主、第2 CPU11が縦的関係にある。12は第1
CPU10のリソー″ス部、15は第2 CPU11の
リソース部であり、いずれもPSW、GR,CR停を有
する。
第1CPU10には入力された命令のオペコードを解読
してどのような処理を遂行すべきか判断するオペコード
検出部20と、このオペコード検出部20からの制御信
号によシ第1CPU10を動作したりデータ転送制御部
22を制御したり第2CPU11を起動制御する起動制
御部21と、リソース部12に保持されているデータを
第2 CPU11に転送制御するデータ転送制御部22
を有する。
してどのような処理を遂行すべきか判断するオペコード
検出部20と、このオペコード検出部20からの制御信
号によシ第1CPU10を動作したりデータ転送制御部
22を制御したり第2CPU11を起動制御する起動制
御部21と、リソース部12に保持されているデータを
第2 CPU11に転送制御するデータ転送制御部22
を有する。
また第2CPU11には、そのリソース部13に保持し
ているデータを第1CPU10に転送制御するデータ転
送制御部23と第2 CPU11を動作させたり第1c
PU1oに動作状態を報告する起動制御部24を有する
。
ているデータを第1CPU10に転送制御するデータ転
送制御部23と第2 CPU11を動作させたり第1c
PU1oに動作状態を報告する起動制御部24を有する
。
次に本発明の動作について説明する。
(11いま第1CPU10が命令処理を遂行してい′る
ときに、第2cPU11で処理分担している命令が入力
されたときオペコード検出部20はこ右を検出して起動
制御部21に対し第2 CPU11が処理すべき命令が
入力されたことを伝達する。
ときに、第2cPU11で処理分担している命令が入力
されたときオペコード検出部20はこ右を検出して起動
制御部21に対し第2 CPU11が処理すべき命令が
入力されたことを伝達する。
(2) これによシ起動制御部21はデータ転送制両部
22を動作させてリソース部12に保持しているデータ
を読出し、これをCPU間のデータ転送パスBを経由し
て第2 CPU11のリソース部13に保持させる。そ
れから起動制御部21は制御信号線Cを経由して起動制
御部24に対し第2CPU11により上記入力した命令
を実行するよう指示する。これにより第2 CPU11
はこの入力された命令を実行することになる。
22を動作させてリソース部12に保持しているデータ
を読出し、これをCPU間のデータ転送パスBを経由し
て第2 CPU11のリソース部13に保持させる。そ
れから起動制御部21は制御信号線Cを経由して起動制
御部24に対し第2CPU11により上記入力した命令
を実行するよう指示する。これにより第2 CPU11
はこの入力された命令を実行することになる。
(3) 第2 CPU11において該命令の実行が終了
すると、起動制御部24はデータ転送制御部23に対し
てリソース部13のデータを読出させてこれを転送パス
Bを経由して第1CPU10に送出する。第1CPU1
0ではこれをデータ転送制御部22がリソース部12に
保持することになる。このようにしてリソース部16か
ら12へのデータ転送が終了すると、第2 CPU11
の起動制御部24は第1CPU10にこれを報告する。
すると、起動制御部24はデータ転送制御部23に対し
てリソース部13のデータを読出させてこれを転送パス
Bを経由して第1CPU10に送出する。第1CPU1
0ではこれをデータ転送制御部22がリソース部12に
保持することになる。このようにしてリソース部16か
ら12へのデータ転送が終了すると、第2 CPU11
の起動制御部24は第1CPU10にこれを報告する。
これにより今度は第1CPU10が命令を実行すること
になる。
になる。
このようにして本発明では、第1.CPU10が処理し
ない命令の実行時には、CPU間の通知インタフェイス
第2CPU11にこれを通知し、第2CPU11に対し
てはCPU間のデータ転送パスBを経由してリソース部
の内容を転送する。このデータ転送パスBは余裕があり
、しかも高速転送できるので、リソース部のデータ転送
は高速に無理なく遂行できる。それ故、第1 CPUと
第2CPUとの間で機械語命令処理を分担して行う場合
において、これを無理すく、高速で遂行することができ
る。
ない命令の実行時には、CPU間の通知インタフェイス
第2CPU11にこれを通知し、第2CPU11に対し
てはCPU間のデータ転送パスBを経由してリソース部
の内容を転送する。このデータ転送パスBは余裕があり
、しかも高速転送できるので、リソース部のデータ転送
は高速に無理なく遂行できる。それ故、第1 CPUと
第2CPUとの間で機械語命令処理を分担して行う場合
において、これを無理すく、高速で遂行することができ
る。
本発明によれば複数のCPUの間でアーキテクチャ上の
資源であるリソース部のデータを、 CPU間のデータ
転送バスを使用して高速に転送することができるので、
複数のCPUがデータ処理を分担して遂行する場合にお
いて非常にスムースに。
資源であるリソース部のデータを、 CPU間のデータ
転送バスを使用して高速に転送することができるので、
複数のCPUがデータ処理を分担して遂行する場合にお
いて非常にスムースに。
高速にこれを遂行することが可能となる。
第1図及び第2図は従来のマルチプロセッサ・データ処
理装置、第3図は本発明の一実施例枯成図、第4図は本
発明の動作説明図である。 図中、1は第1CPU、2は第2 CPU、、5はリソ
ース部、4は主□記憶装置、5は主記憶制御装置。 6.7はリソース部、10は第1CPU10は第2CP
U、12.i3はリソース部、20はオヘコード検出部
、21は起動制御部、22.23はデータ転送制御部、
24は起動制御部を示す。 特許出願人 富士通株式会社 代理人弁理士 山 谷 晧 榮
理装置、第3図は本発明の一実施例枯成図、第4図は本
発明の動作説明図である。 図中、1は第1CPU、2は第2 CPU、、5はリソ
ース部、4は主□記憶装置、5は主記憶制御装置。 6.7はリソース部、10は第1CPU10は第2CP
U、12.i3はリソース部、20はオヘコード検出部
、21は起動制御部、22.23はデータ転送制御部、
24は起動制御部を示す。 特許出願人 富士通株式会社 代理人弁理士 山 谷 晧 榮
Claims (1)
- 第1のプロセッサと、該第1のプロセッサと異なる処理
を遂行する他のプロセッサと、リソース部を有するマル
チプロセッサ・データ処理装置において、各プロセッサ
にそれぞれリソース部を設けるとともに、第1のプロセ
ッサに処理分担を識別する処理分担識別部と、リソース
部のデータを転送するデータ転送制御部と、プロセッサ
の起動を指示する起動制御部を設け、処理すべきデータ
処理内容を上記処理分担識別部により検出してそれに対
応したプロセッサを起動するとともにそのリソース部に
保持されているデータをプロセッサ間のデータ転送パス
を経由して他のプロセッサのリソース部に送出するよう
にしたことを特徴とするマルチプロセッサ拳データ処理
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11488183A JPS607566A (ja) | 1983-06-25 | 1983-06-25 | マルチプロセツサ・デ−タ処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11488183A JPS607566A (ja) | 1983-06-25 | 1983-06-25 | マルチプロセツサ・デ−タ処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS607566A true JPS607566A (ja) | 1985-01-16 |
JPH0133865B2 JPH0133865B2 (ja) | 1989-07-17 |
Family
ID=14649011
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11488183A Granted JPS607566A (ja) | 1983-06-25 | 1983-06-25 | マルチプロセツサ・デ−タ処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS607566A (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54136151A (en) * | 1978-04-13 | 1979-10-23 | Sumitomo Electric Ind Ltd | Multiple microprocessor |
JPS5622160A (en) * | 1979-07-31 | 1981-03-02 | Fujitsu Ltd | Data processing system having additional processor |
-
1983
- 1983-06-25 JP JP11488183A patent/JPS607566A/ja active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54136151A (en) * | 1978-04-13 | 1979-10-23 | Sumitomo Electric Ind Ltd | Multiple microprocessor |
JPS5622160A (en) * | 1979-07-31 | 1981-03-02 | Fujitsu Ltd | Data processing system having additional processor |
Also Published As
Publication number | Publication date |
---|---|
JPH0133865B2 (ja) | 1989-07-17 |
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