JPS62293372A - マスタスレ−ブプロセツサ - Google Patents
マスタスレ−ブプロセツサInfo
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- JPS62293372A JPS62293372A JP13670086A JP13670086A JPS62293372A JP S62293372 A JPS62293372 A JP S62293372A JP 13670086 A JP13670086 A JP 13670086A JP 13670086 A JP13670086 A JP 13670086A JP S62293372 A JPS62293372 A JP S62293372A
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- JP
- Japan
- Prior art keywords
- processor
- processing
- master
- slave
- fifo
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims description 9
- 238000000034 method Methods 0.000 abstract description 20
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 101150096607 Fosl2 gene Proteins 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
本発明はマスタスレーブプロセッサ、特に複数個ノフロ
セッサのシーケンスコントロールニ関スる。
セッサのシーケンスコントロールニ関スる。
２つ以上のプロセッサが処理を分担し合うことによって
全体の能力向上をはかることができる。
全体の能力向上をはかることができる。
この場合、各プロセッサが対等に処理し合うことは制御
が複雑になるので、一つのプロセッサはマスク的役割を
し他のプロセッサはマスタプロセッサの指示に従った処
理をするというスレーブ的役割をするように構成するの
が一般的である。
が複雑になるので、一つのプロセッサはマスク的役割を
し他のプロセッサはマスタプロセッサの指示に従った処
理をするというスレーブ的役割をするように構成するの
が一般的である。
従来、マスタスレーブプロセッサでは各プロセッサは互
いに粗に結合していた。即ち、マスタプロセッサがスレ
ーブプロセッサにある処理を指示するとき、マスタプロ
セッサからスレーブプロセッサに「コマンド」を与え、
スレーブプロセッサはこの「コマンド」を先ず解釈して
から実行する。
いに粗に結合していた。即ち、マスタプロセッサがスレ
ーブプロセッサにある処理を指示するとき、マスタプロ
セッサからスレーブプロセッサに「コマンド」を与え、
スレーブプロセッサはこの「コマンド」を先ず解釈して
から実行する。
ところで半導体デバイス技術の発展によって複数のプロ
セッサを一つのチップに収容することができるので、マ
スタスレーブプロセッサの密結合が可能になる。即ち、
メモリやレジスタ、あるいは演算器なども各プロセッサ
で共有することが可能である。しかし、このようにハー
ドウェア資源を共有することは互いに相手のプロセッサ
の処理状態を知る必要があるので、それぞれのプログラ
ムが非常に複雑になるという欠点がある。たとえばマス
タプロセッサがスレーブプロセッサに３つの処理Ａ、Ｂ
、Ｃを連続して実行するように指示する場合を考える。
セッサを一つのチップに収容することができるので、マ
スタスレーブプロセッサの密結合が可能になる。即ち、
メモリやレジスタ、あるいは演算器なども各プロセッサ
で共有することが可能である。しかし、このようにハー
ドウェア資源を共有することは互いに相手のプロセッサ
の処理状態を知る必要があるので、それぞれのプログラ
ムが非常に複雑になるという欠点がある。たとえばマス
タプロセッサがスレーブプロセッサに３つの処理Ａ、Ｂ
、Ｃを連続して実行するように指示する場合を考える。
粗結合型ではマスタプロセッサはまず処理Ａ用のコマン
ドをスレーブプロセッサに与え、処理Ａが終わるのを待
って処理Ｂ用のコマンドをスレーブプロセッサに与え、
処理Ｂが終わるのを待って処理Ｃ用のコマンドを与える
手順となる。各処理が終わるまでマスタプロセッサが待
っているだけでは不経済であるが、その間に別な処理を
できるようにするにはプログラムが複雑になる。他方密
結合型ではスレーブプロセッサの処理が終わるまで、共
有化しているハードウェア資源をマスタプロセッサが使
用できない。
ドをスレーブプロセッサに与え、処理Ａが終わるのを待
って処理Ｂ用のコマンドをスレーブプロセッサに与え、
処理Ｂが終わるのを待って処理Ｃ用のコマンドを与える
手順となる。各処理が終わるまでマスタプロセッサが待
っているだけでは不経済であるが、その間に別な処理を
できるようにするにはプログラムが複雑になる。他方密
結合型ではスレーブプロセッサの処理が終わるまで、共
有化しているハードウェア資源をマスタプロセッサが使
用できない。
このように、複数の処理を連続してスレーブプロセッサ
が行なう場合に今までのマスタスレーブプロセッサシス
テムでは、コマンド解釈というオーバヘッドが大きい、
それらの処理が終わるまでマスタプロセッサは別の処理
ができない、同時処理を実現しようとするとプログラム
が非常に複雑になってしまう、という欠点がある。
が行なう場合に今までのマスタスレーブプロセッサシス
テムでは、コマンド解釈というオーバヘッドが大きい、
それらの処理が終わるまでマスタプロセッサは別の処理
ができない、同時処理を実現しようとするとプログラム
が非常に複雑になってしまう、という欠点がある。
本発明のマスタスレーブプロセッサハ、マスタプロセッ
サの命令に従ってデータを書込むメモリと、メモリの読
出データをスレーブプロセッサのプログラムカウンタに
入力する手段と、前記メモリの書込状態および読出状態
を保持する手段とを具備して構成される。
サの命令に従ってデータを書込むメモリと、メモリの読
出データをスレーブプロセッサのプログラムカウンタに
入力する手段と、前記メモリの書込状態および読出状態
を保持する手段とを具備して構成される。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の要部ブロック図である。第
１図に於て、１はマスタプロセッサ、２はスレーブプロ
セッサである。マスタプロセッサ１は命令フェッチ手段
１１、および命令解読器１２を有し、スレーブプロセッ
サ２はＦＩＦＯ（ファースト書イン・ファーストｅアウ
トのメモリ）２１、プログラムカウンタ２２、プログラ
ムメモリ２３、命令７工ツチ手段２４、命令解読器２５
、およびＦＩＦＯ状態フラグ２６を有している。なおＦ
ＩＦＯ状態フラグ２６は、ＦＩＦＯ２１にデータを書込
むとセットされ、書込まれた回数だけ読み出すとリセッ
トされる。またＦＩＦＯ２１はマスタプロセッサｌの命
令によってデータを書込みでき、スレーブプロセッサ２
の命令によシ読出され、その内容はプログラムカウンタ
２２に入力される。
１図に於て、１はマスタプロセッサ、２はスレーブプロ
セッサである。マスタプロセッサ１は命令フェッチ手段
１１、および命令解読器１２を有し、スレーブプロセッ
サ２はＦＩＦＯ（ファースト書イン・ファーストｅアウ
トのメモリ）２１、プログラムカウンタ２２、プログラ
ムメモリ２３、命令７工ツチ手段２４、命令解読器２５
、およびＦＩＦＯ状態フラグ２６を有している。なおＦ
ＩＦＯ状態フラグ２６は、ＦＩＦＯ２１にデータを書込
むとセットされ、書込まれた回数だけ読み出すとリセッ
トされる。またＦＩＦＯ２１はマスタプロセッサｌの命
令によってデータを書込みでき、スレーブプロセッサ２
の命令によシ読出され、その内容はプログラムカウンタ
２２に入力される。
第２図はマスタスレーブプロセッサの処理例を示す流れ
図である。同図のプログラムをスレーブプロセッサ２に
おいて実行するとき、マスタプロセッサ１はＦＩＦＯ２
１に実行する処理の開始アドレスをセットし同時にＦＩ
ＦＯ状態フラグ２６をセットする。そしてスレーブプロ
セッサ２がステップ３１を実行するとＦＩＦＯ状態フラ
グ２６がセットされているので、ステップ３２へ移行す
る。
図である。同図のプログラムをスレーブプロセッサ２に
おいて実行するとき、マスタプロセッサ１はＦＩＦＯ２
１に実行する処理の開始アドレスをセットし同時にＦＩ
ＦＯ状態フラグ２６をセットする。そしてスレーブプロ
セッサ２がステップ３１を実行するとＦＩＦＯ状態フラ
グ２６がセットされているので、ステップ３２へ移行す
る。
ステップ３２はＦＩＦＯ２１を読出してその内容が示す
アドレスにジャンプする。たとえばＦＩＦＯ２１の内容
がＸ、であればステップ３３に移行して処埋Ａを実行す
る。そして処理Ａを終了するとステップ３１に戻りマス
タプロセッサ１の指示を待つ。
アドレスにジャンプする。たとえばＦＩＦＯ２１の内容
がＸ、であればステップ３３に移行して処埋Ａを実行す
る。そして処理Ａを終了するとステップ３１に戻りマス
タプロセッサ１の指示を待つ。
このときＦＩＦＯ状態フラグ２６がセットされていれば
上記と同様にして各ステップを実行する。ステップ３４
，３５．または３６も上記と同様にしてＦＩＦＯ２１に
ＸＢｌＸｃｌまたはＸＤがセットされたときそれぞれ実
行される。
上記と同様にして各ステップを実行する。ステップ３４
，３５．または３６も上記と同様にしてＦＩＦＯ２１に
ＸＢｌＸｃｌまたはＸＤがセットされたときそれぞれ実
行される。
このようにしてマスタプロセッサ１はスレーブプロセッ
サ２に格納された複数の処理の中から必要なものを選択
して実行させることができる。このときスレーブプロセ
ッサ２のプログラムを変更する必要はない。またスレー
ブプロセッサ２では、所謂コマンド解釈をする必要がな
く、さらにマスタプロセッサ１のプログラムも単純であ
る。なおマスタプロセッサ１はスレーブプロセッサ２に
指示を発したあとで別の処理を行なうことが可能であり
、マルチプロセッサとして動作できる。
サ２に格納された複数の処理の中から必要なものを選択
して実行させることができる。このときスレーブプロセ
ッサ２のプログラムを変更する必要はない。またスレー
ブプロセッサ２では、所謂コマンド解釈をする必要がな
く、さらにマスタプロセッサ１のプログラムも単純であ
る。なおマスタプロセッサ１はスレーブプロセッサ２に
指示を発したあとで別の処理を行なうことが可能であり
、マルチプロセッサとして動作できる。
以上の例はスレーブプロセッサが一つの場合であるが、
複数のスレーブプロセッサの場合に拡張することは容易
である。
複数のスレーブプロセッサの場合に拡張することは容易
である。
６一
〔発明の効果〕
以上説明したように本発明は、スレーブプロセッサの処
理をそのプログラムアドレスで直接指定でき、しかも複
数の処理の連続性も指定できるので、スレーブプロセッ
サのプログラムとしてコマンド解釈のオーバヘッドが無
くなり、また融通性も高いという大きな効果がある。
理をそのプログラムアドレスで直接指定でき、しかも複
数の処理の連続性も指定できるので、スレーブプロセッ
サのプログラムとしてコマンド解釈のオーバヘッドが無
くなり、また融通性も高いという大きな効果がある。
第１図は本発明の要部ブロック図、第２図は処理例を説
明する流れ図である。 １・・・・・・第１のプロセッサ、２・・・・・・第２
のプロセッサ、１１．２４・・・・・・命令フェッチ手
段、１２゜２５・・・・・・命令解読器、２１・・・・
・・ＦＩＦＯ１２２・・・・・・プログラムカウンタ、
２３・・・・・・プログラムメモ１ハ２６・・・・・・
ＦＩＦＯ状態フラグ。 ７・−− １−・西５−ブロヒッサ ２−４些ニフ゛ロヒツサ ２６−・ＦＩＦＯ杖宅フラ２゛
明する流れ図である。 １・・・・・・第１のプロセッサ、２・・・・・・第２
のプロセッサ、１１．２４・・・・・・命令フェッチ手
段、１２゜２５・・・・・・命令解読器、２１・・・・
・・ＦＩＦＯ１２２・・・・・・プログラムカウンタ、
２３・・・・・・プログラムメモ１ハ２６・・・・・・
ＦＩＦＯ状態フラグ。 ７・−− １−・西５−ブロヒッサ ２−４些ニフ゛ロヒツサ ２６−・ＦＩＦＯ杖宅フラ２゛
Claims (1)
- マスタプロセッサとｎ個のスレーブプロセッサとを有す
るマスタスレーブプロセッサにおいて、前記マスタプロ
セッサの命令に従ってデータを書込むｎ個のメモリと、
前記ｎ個のメモリの読出データを前記ｎ個のスレーブプ
ロセッサのプログラムカウンタにそれぞれ入力する手段
と、前記ｎ個のメモリ毎に書込状態および読出状態を保
持する手段とを具備したことを特徴とするマスタスレー
ブプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13670086A JPS62293372A (ja) | 1986-06-11 | 1986-06-11 | マスタスレ−ブプロセツサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13670086A JPS62293372A (ja) | 1986-06-11 | 1986-06-11 | マスタスレ−ブプロセツサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62293372A true JPS62293372A (ja) | 1987-12-19 |
Family
ID=15181433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13670086A Pending JPS62293372A (ja) | 1986-06-11 | 1986-06-11 | マスタスレ−ブプロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62293372A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03286246A (ja) * | 1990-03-31 | 1991-12-17 | Nec Corp | Ｃｐｕ間のインタフェース制御方式 |
| JP2007233857A (ja) * | 2006-03-02 | 2007-09-13 | Fujitsu Ltd | リコンフィグラブル回路 |
-
1986
- 1986-06-11 JP JP13670086A patent/JPS62293372A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03286246A (ja) * | 1990-03-31 | 1991-12-17 | Nec Corp | Ｃｐｕ間のインタフェース制御方式 |
| JP2007233857A (ja) * | 2006-03-02 | 2007-09-13 | Fujitsu Ltd | リコンフィグラブル回路 |
| JP4580879B2 (ja) * | 2006-03-02 | 2010-11-17 | 富士通セミコンダクター株式会社 | リコンフィグラブル回路 |
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