JPS61121153A - プロセツサ間通信制御方式 - Google Patents
プロセツサ間通信制御方式Info
- Publication number
- JPS61121153A JPS61121153A JP24420484A JP24420484A JPS61121153A JP S61121153 A JPS61121153 A JP S61121153A JP 24420484 A JP24420484 A JP 24420484A JP 24420484 A JP24420484 A JP 24420484A JP S61121153 A JPS61121153 A JP S61121153A
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- JP
- Japan
- Prior art keywords
- input
- communication
- processor
- information
- microprogram
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、共通バスに接続されマイクロプログラムによ
り制御されるサブプロセッサ間の通信制御方式に関する
。
り制御されるサブプロセッサ間の通信制御方式に関する
。
本発明はデータ処理装置への利用に適する。
共通バスに接続されている複数個のサブプロセッサ間で
通信が行われる第一の従来例通信方式では、サブプロセ
ッサＡがサブブロセ・７ザＢに対し通信要求を行うとき
サブプロセッサＡおよびＩ３が互いにアクセスできる共
通域にメールボックスエリアが設定され、サブプロセッ
サＡは通信制御情報をメールボックスに格納し通信要求
信号をサブプロセッサＢに対して発行する。サブプロセ
ッサＢは通信要求信号を認識するとメールボックスから
通信制御情報を取出し、サブプロセッサＡに要求確認信
号を発行する。サブプロセッサＡはこの要求確認信号を
確認した後に次の処理に移行する。
通信が行われる第一の従来例通信方式では、サブプロセ
ッサＡがサブブロセ・７ザＢに対し通信要求を行うとき
サブプロセッサＡおよびＩ３が互いにアクセスできる共
通域にメールボックスエリアが設定され、サブプロセッ
サＡは通信制御情報をメールボックスに格納し通信要求
信号をサブプロセッサＢに対して発行する。サブプロセ
ッサＢは通信要求信号を認識するとメールボックスから
通信制御情報を取出し、サブプロセッサＡに要求確認信
号を発行する。サブプロセッサＡはこの要求確認信号を
確認した後に次の処理に移行する。
このような第一の従来例方式では、サブプロセッサＡは
サブプロセッサＢからの要求確認信号を確認しなければ
処理が進行しないので、サブプロセッサＡの通信要求に
伴う動作に著しい影響をおよぼす欠点があった。
サブプロセッサＢからの要求確認信号を確認しなければ
処理が進行しないので、サブプロセッサＡの通信要求に
伴う動作に著しい影響をおよぼす欠点があった。
この欠点を解決した第二の従来例方式では、通信要求の
待行列がシステム共通域に設定され、サブプロセッサＡ
はサブプロセッサＢに対する要求を次々に登録し、サブ
プロセッサＡはサブプロセッサＢからの返送される要求
信号を確認することな（処理が進行される方式である（
従来技術例として、特願昭５５−１６６０７８号、入出
力命令制御方式、昭和５５年１１月２５日、発明者高木
）。
待行列がシステム共通域に設定され、サブプロセッサＡ
はサブプロセッサＢに対する要求を次々に登録し、サブ
プロセッサＡはサブプロセッサＢからの返送される要求
信号を確認することな（処理が進行される方式である（
従来技術例として、特願昭５５−１６６０７８号、入出
力命令制御方式、昭和５５年１１月２５日、発明者高木
）。
しかし、この第二の従来例方式も待行列への登録および
取出し時のシステム共通域に対するアクセスに際して、
サブプロセッサＡとサブプロセ。
取出し時のシステム共通域に対するアクセスに際して、
サブプロセッサＡとサブプロセ。
すＢが競合しない構成であることが必要になるので、ハ
ードウェアの増大あるいはマイクロプログラムルーチン
の複雑化を招く欠点があった。
ードウェアの増大あるいはマイクロプログラムルーチン
の複雑化を招く欠点があった。
本発明はこのような欠点を除去するもので、サブプロセ
ッサＡとサブプロセッサＢが通信を行う場合のシステム
の共通域に設定された待行列へのアクセスに際し、互い
のサブプロセッサの競合を考慮することなく登録および
取出し処理が行えるプロセッサ間通信制御方式を提供す
ることを目的とする。
ッサＡとサブプロセッサＢが通信を行う場合のシステム
の共通域に設定された待行列へのアクセスに際し、互い
のサブプロセッサの競合を考慮することなく登録および
取出し処理が行えるプロセッサ間通信制御方式を提供す
ることを目的とする。
本発明は、マイクロプログラムに基づいて制御される複
数個のプロセッサと、このプロセッサ間の通信信号が伝
送されるバスと、上記プロセッサのいずれからもアクセ
スが可能で、がっ通信制御情報の待行列を含む情報が設
定されるメモリ領域とを備えたプロセッサ間通信制御方
式で、前述の問題点を解決するための手段として、上記
メモリ領域は、情報占有フラグの設定が行える領域を有
する複数個のエントリを備え、また、通信要求を行うプ
ロセッサに対しては上記通信制御情報および上記情報占
有フラグの上記エントリへの設定を許可する第一のアク
セス手段と、通信要求されるプロセッサに対しては上記
エントリに設定された通信制御情報の取出しおよび上記
エントリに設定された情報占有フラグのリセットを許可
する第二のアクセス手段とを備えこことを特徴とする。
数個のプロセッサと、このプロセッサ間の通信信号が伝
送されるバスと、上記プロセッサのいずれからもアクセ
スが可能で、がっ通信制御情報の待行列を含む情報が設
定されるメモリ領域とを備えたプロセッサ間通信制御方
式で、前述の問題点を解決するための手段として、上記
メモリ領域は、情報占有フラグの設定が行える領域を有
する複数個のエントリを備え、また、通信要求を行うプ
ロセッサに対しては上記通信制御情報および上記情報占
有フラグの上記エントリへの設定を許可する第一のアク
セス手段と、通信要求されるプロセッサに対しては上記
エントリに設定された通信制御情報の取出しおよび上記
エントリに設定された情報占有フラグのリセットを許可
する第二のアクセス手段とを備えこことを特徴とする。
複数個のサブプロセッサのうちの二つのサブプロセッサ
間での通信を行う場合に、要求元サブプロセッサでは要
求ポインタアドレスレジスタの内容で示されるメモリ領
域のエントリ内に存在する情報占有フラグの状態を判断
し、このフラグがセットされていないとき、通信制御情
報の設定および情報占有フラグの設定を行い、通信要求
の発生を要求先サブプロセッサに行うとともに、第一の
アクセス手段の内容を巡回的に次に示されるエントリポ
インタに更新し、また通信要求を受信したサブプロセッ
サでは、第二のアクセス手段の内容で示される前記メモ
リ領域ののエントリ内に存在する情報占有フラグの状態
を判断してフラグがセットされているときに通信情報を
取出し、このフラグをリセットするとともに処理ポイン
タアドレスレジスタの内容を巡回的に次に示されるエン
トリポインタに更新する。
間での通信を行う場合に、要求元サブプロセッサでは要
求ポインタアドレスレジスタの内容で示されるメモリ領
域のエントリ内に存在する情報占有フラグの状態を判断
し、このフラグがセットされていないとき、通信制御情
報の設定および情報占有フラグの設定を行い、通信要求
の発生を要求先サブプロセッサに行うとともに、第一の
アクセス手段の内容を巡回的に次に示されるエントリポ
インタに更新し、また通信要求を受信したサブプロセッ
サでは、第二のアクセス手段の内容で示される前記メモ
リ領域ののエントリ内に存在する情報占有フラグの状態
を判断してフラグがセットされているときに通信情報を
取出し、このフラグをリセットするとともに処理ポイン
タアドレスレジスタの内容を巡回的に次に示されるエン
トリポインタに更新する。
以下、本発明実施例方式を図面に基づいて説明する。
第１図は本発明実施例方式の構成を示すブロック構成図
である。第２図はマイクロプログラム制御型サブプロセ
ッサである演算処理装置ｌおよび入出力制御装置２の構
成を示すブロック構成図である 第３図は主記憶装置３内に設定されたプロセッサ間通信
メールボックス３０のうち演算処理装置ｌから入出力制
御装置２への通信を行うときに用いられる通信メールボ
ックス３０ａの構造を示すメモリマツプ図である。通信
メールボックス３０．１は本実施例では主記憶のアドレ
スａ番地からアドレスａ＋ｎＱにわたり設定され、通信
情報エリア３０ａ−１〜３０ａ −ｎと情報占有フラグ
Ｆ −１” Ｆ −ｎから構成されるｎ個のエントリが
格納される。
である。第２図はマイクロプログラム制御型サブプロセ
ッサである演算処理装置ｌおよび入出力制御装置２の構
成を示すブロック構成図である 第３図は主記憶装置３内に設定されたプロセッサ間通信
メールボックス３０のうち演算処理装置ｌから入出力制
御装置２への通信を行うときに用いられる通信メールボ
ックス３０ａの構造を示すメモリマツプ図である。通信
メールボックス３０．１は本実施例では主記憶のアドレ
スａ番地からアドレスａ＋ｎＱにわたり設定され、通信
情報エリア３０ａ−１〜３０ａ −ｎと情報占有フラグ
Ｆ −１” Ｆ −ｎから構成されるｎ個のエントリが
格納される。
第４図はプロセッサ間通信メールボックスの各エントリ
の詳細を示すフォーマット図で、本実施例ではデバイス
番号エリア、命令コードエリア、転送長エリア、転送ア
ドレスエリアおよび情報占有フラグエリアからなる。
の詳細を示すフォーマット図で、本実施例ではデバイス
番号エリア、命令コードエリア、転送長エリア、転送ア
ドレスエリアおよび情報占有フラグエリアからなる。
まず、この実施例の個を第１図および第２図に基づいて
説明する。
説明する。
本実施例方式は第１図に示すようにマイクロプログラム
制御型サブプロセッサである演算処理装置ｌと、人出力
制御装置２と、プロセッサ間通信メールボックス３０が
設定される主記憶装置３とが、共通のシステムバス１０
０に接続される。入出力制御装置２は入出力ポート４１
〜４ｎを介して入出力装置５１〜５ｎが接続される。ま
た、演算処理装置１および人出力制御装置２は同一の構
成であり、マイクロプログラム実行制御部ＩＨ２１）、
システムバス制御部１２（２２）と、要求ポインタレジ
スタ１３（２３）と、処理ポインタアドレスレジスタ１
４ （２４）とを備える。
制御型サブプロセッサである演算処理装置ｌと、人出力
制御装置２と、プロセッサ間通信メールボックス３０が
設定される主記憶装置３とが、共通のシステムバス１０
０に接続される。入出力制御装置２は入出力ポート４１
〜４ｎを介して入出力装置５１〜５ｎが接続される。ま
た、演算処理装置１および人出力制御装置２は同一の構
成であり、マイクロプログラム実行制御部ＩＨ２１）、
システムバス制御部１２（２２）と、要求ポインタレジ
スタ１３（２３）と、処理ポインタアドレスレジスタ１
４ （２４）とを備える。
次に、この実施例方式の動作を第１図ないし第４図に基
づいて説明する。
づいて説明する。
演算処理装置１により主記憶装置３内にあるソフトウェ
ア命令が読出され、実行されるとともにこの命令が入出
力命令であれば指定された入出力制御装置２に対して入
出力命令が発行される。すなわち、演算処理装置１のマ
イクロプログラムがマイクロプログラム実行制御部１１
で入出力命令が解析され、人出力制御装置２の入出力装
置５１に対する命令であると判定されると、演算処理装
置１のマイクロプログラムにより要求ポインタアドレス
レジスタ１３の内容（初期値は主記憶アドレスａとなっ
ている。）に基づいてシステムバス制御部１２を介し主
記憶装置３内に設定されている演算処理装置１から人出
力制御装置２への通信メールホックス３０ａのアドレス
ａのエントリがアクセスされ、このエントリの一要素で
ある情報占をフラグＦ−１の状態が判定される。
ア命令が読出され、実行されるとともにこの命令が入出
力命令であれば指定された入出力制御装置２に対して入
出力命令が発行される。すなわち、演算処理装置１のマ
イクロプログラムがマイクロプログラム実行制御部１１
で入出力命令が解析され、人出力制御装置２の入出力装
置５１に対する命令であると判定されると、演算処理装
置１のマイクロプログラムにより要求ポインタアドレス
レジスタ１３の内容（初期値は主記憶アドレスａとなっ
ている。）に基づいてシステムバス制御部１２を介し主
記憶装置３内に設定されている演算処理装置１から人出
力制御装置２への通信メールホックス３０ａのアドレス
ａのエントリがアクセスされ、このエントリの一要素で
ある情報占をフラグＦ−１の状態が判定される。
状態占有フラグＦ−１の状態が「０」であるときに、演
算処理装置１のマイクロプログラムにより入出力制御装
置２の入出力装置５１に対する入出力命令に関する情報
すなわちデバイス番号、命令コート、データ転送長およ
びデータ転送アドレスが通（言メールボックス３０ａの
アドレスａのエントリのエリアに設定され、情報占有フ
ラグＦ−１がｒｌＪとされ、要求ポインタアドレスレジ
スタ１３の内容が次のエントリのアドレスであるａ＋１
０に更新される。次に演算処理装置１のマイクロプログ
ラムによりシステムバス制御部１２に対し人出力制御装
置２に対する割込信号を発生させるコマンドが発行され
、入出力装置５１に対する入出力命令に関する通信処理
が終了し、次のソフトウェア命令の読出し実行が続けら
れる。このように演算処理装置１がソフトウェア命令の
読出し実行が続けられているときに、入出力制御装置２
に接続されているデバイスに対するに入出力命令が発行
されると、演算処理装置１０マイクロプログラムにより
要求ポインタアドレスレジスタ１３で示される通信メー
ルボックス３０ａのエントリがアクセスされ、情報占有
フラグのチェック、情報のセットおよび情報占有フラグ
の設定と、要求ポインタアドレスレンスタ１３の更新と
の動作が繰返される。
算処理装置１のマイクロプログラムにより入出力制御装
置２の入出力装置５１に対する入出力命令に関する情報
すなわちデバイス番号、命令コート、データ転送長およ
びデータ転送アドレスが通（言メールボックス３０ａの
アドレスａのエントリのエリアに設定され、情報占有フ
ラグＦ−１がｒｌＪとされ、要求ポインタアドレスレジ
スタ１３の内容が次のエントリのアドレスであるａ＋１
０に更新される。次に演算処理装置１のマイクロプログ
ラムによりシステムバス制御部１２に対し人出力制御装
置２に対する割込信号を発生させるコマンドが発行され
、入出力装置５１に対する入出力命令に関する通信処理
が終了し、次のソフトウェア命令の読出し実行が続けら
れる。このように演算処理装置１がソフトウェア命令の
読出し実行が続けられているときに、入出力制御装置２
に接続されているデバイスに対するに入出力命令が発行
されると、演算処理装置１０マイクロプログラムにより
要求ポインタアドレスレジスタ１３で示される通信メー
ルボックス３０ａのエントリがアクセスされ、情報占有
フラグのチェック、情報のセットおよび情報占有フラグ
の設定と、要求ポインタアドレスレンスタ１３の更新と
の動作が繰返される。
一方、入出力制御装置２のマイクロプログラムにより入
出力制御装置２に接続されているデバイスの制？ｆｆ［
Ｉおよび演算処理装置Ｉから指令された命令の処理など
が行われる。この動作は演算処理装置１のマイクロプロ
グラムとは全く独立した動作である。前述のように演算
処理装置１により人出力制御装置２に対する割込信号が
発行され、入出力制御装置２のマイクロプログラムによ
り入出力制御装置２のマイクロプログラム実行制御部２
１てシステムバス制御部２２を介して演算処理装置ｌか
ら入出力命令発行による割込が検出されると、人出力制
御装置２のマイクロプログラムにより入出力制御装置２
の処理ポインタアドレスレジスタ２４の内容（初期値は
主記１．ａアドレスａとなっている）でシステムバス制
御部２２を介し主記憶装置３内に設定されている演算処
理装置１から入出力制御装置２への通信メールボックス
３０ａのアドレスａのエントリがアクセスされ、このエ
ントリの一要素である情報占有フラグＦ−の状態が判定
される。
出力制御装置２に接続されているデバイスの制？ｆｆ［
Ｉおよび演算処理装置Ｉから指令された命令の処理など
が行われる。この動作は演算処理装置１のマイクロプロ
グラムとは全く独立した動作である。前述のように演算
処理装置１により人出力制御装置２に対する割込信号が
発行され、入出力制御装置２のマイクロプログラムによ
り入出力制御装置２のマイクロプログラム実行制御部２
１てシステムバス制御部２２を介して演算処理装置ｌか
ら入出力命令発行による割込が検出されると、人出力制
御装置２のマイクロプログラムにより入出力制御装置２
の処理ポインタアドレスレジスタ２４の内容（初期値は
主記１．ａアドレスａとなっている）でシステムバス制
御部２２を介し主記憶装置３内に設定されている演算処
理装置１から入出力制御装置２への通信メールボックス
３０ａのアドレスａのエントリがアクセスされ、このエ
ントリの一要素である情報占有フラグＦ−の状態が判定
される。
状態占有フラグＦ−１の状態が「１」であるときに、人
出力制御装置２のマイクロプログラムにより処理ポイン
タアクセスレジスタ２４で示されるアドレスａのエント
リに設定されている入出力命令に関する情報デバイス番
号、命令コード、データ転送長およびデータ転送アドレ
スが取出され、情報占有フラグＦ−１が「Ｏ」にされ、
処理ポインタアドレスレジスタ２４の内容が次のエント
リのアドレスであるａ＋１０に更新される。次に、入出
力制御装置２のマイクロプログラムにより取出された通
信情報に基づき入出力制御装置５１を制御するマイクロ
プログラムルーチンへ制御が移行する。
出力制御装置２のマイクロプログラムにより処理ポイン
タアクセスレジスタ２４で示されるアドレスａのエント
リに設定されている入出力命令に関する情報デバイス番
号、命令コード、データ転送長およびデータ転送アドレ
スが取出され、情報占有フラグＦ−１が「Ｏ」にされ、
処理ポインタアドレスレジスタ２４の内容が次のエント
リのアドレスであるａ＋１０に更新される。次に、入出
力制御装置２のマイクロプログラムにより取出された通
信情報に基づき入出力制御装置５１を制御するマイクロ
プログラムルーチンへ制御が移行する。
人出力制御装置２のマイクロプログラムによる入出力装
置５１を制御する処理が終了すると、再び演算処理装置
１からの入出力命令発行による割込発生が調べられ、演
算処理装置１からの割込が発生しているときには、前述
のように処理ポインタアドレスレジスタ２４で示される
通信メールホックス３０ａのエントリがアクセスされ、
情報占をフラグのチェック、情報の取出しおよび情報占
有フラグのリセット、処理ポインタアドレスレジスタ２
４の更新動作が繰返される。
置５１を制御する処理が終了すると、再び演算処理装置
１からの入出力命令発行による割込発生が調べられ、演
算処理装置１からの割込が発生しているときには、前述
のように処理ポインタアドレスレジスタ２４で示される
通信メールホックス３０ａのエントリがアクセスされ、
情報占をフラグのチェック、情報の取出しおよび情報占
有フラグのリセット、処理ポインタアドレスレジスタ２
４の更新動作が繰返される。
本実施例方式では演算処理装置１から人出力制御装置２
への入出力命令が伝達されるが、入出力命令の終了状況
が入出力制御装置２から演算処理装置１へ報告される通
信についても、入出力制御装置２から演算処理装置１へ
の通信メールボックスを用意することにより本発明を実
施することかできる。
への入出力命令が伝達されるが、入出力命令の終了状況
が入出力制御装置２から演算処理装置１へ報告される通
信についても、入出力制御装置２から演算処理装置１へ
の通信メールボックスを用意することにより本発明を実
施することかできる。
本発明は以上説明したように、共通のシステムバスに接
続されたマイクロプログラムで制御されるサブプロセッ
サ間で通信を行う場合に、互いのサブプロセッサから共
通にアクセスできるエリアにプロセッサ間通信メールボ
ックスを設定し１．従来例待行列方式による通信方式で
生ずるサブプロセッサ間の競合現象の回避手段として、
プロセ・フサ間通信メールボックスを複数個のエントリ
で構成し、各エントリに情報占有フラグを設定し、通信
要求を出すサブプロセッサは通信情報のセットおよび情
報占有フラグのセントを許可し、処理を行うサブプロセ
ッサは通信情報の取出しおよび情報占有フラグのりセッ
トを許可するように制御するので、プロセッサ間通信メ
ールボックスへのアクセスにおける互いのサブプロセッ
サによる競合をハードウェアの増大またはマイクロプロ
グラムルーチンの複雑化を招かずに回避することができ
る効果がある。
続されたマイクロプログラムで制御されるサブプロセッ
サ間で通信を行う場合に、互いのサブプロセッサから共
通にアクセスできるエリアにプロセッサ間通信メールボ
ックスを設定し１．従来例待行列方式による通信方式で
生ずるサブプロセッサ間の競合現象の回避手段として、
プロセ・フサ間通信メールボックスを複数個のエントリ
で構成し、各エントリに情報占有フラグを設定し、通信
要求を出すサブプロセッサは通信情報のセットおよび情
報占有フラグのセントを許可し、処理を行うサブプロセ
ッサは通信情報の取出しおよび情報占有フラグのりセッ
トを許可するように制御するので、プロセッサ間通信メ
ールボックスへのアクセスにおける互いのサブプロセッ
サによる競合をハードウェアの増大またはマイクロプロ
グラムルーチンの複雑化を招かずに回避することができ
る効果がある。
第１図は本発明実施例方式の構成を示すブロック構成図
。 第２図は本実施例方式に用いられるサブプロセッサの構
成を示すブロック構成図。 第３図は本実施例のプロセッサ間通信メールボックスの
構成を示すメモリマツプ図。 第４図は本実施例のプロセッサ間通信メールボックスの
各エントリの構成を示すフォーマント図。 ■・・・演算処理装置、２・・・入出力制御装置、３・
・・主記憶装置、４１．４２〜４ｎ・・・人出力ポート
、５１．５２〜５ｎ・・・入出力装置、３０．３０ａ・
・・プロセッサ間通信メールボックス、３０ａ−１〜３
０ａ −ｎ・・・通信情報エリア、Ｆ−１〜Ｆ−ｎ・・
・情報占をフラグエリア、■１・・−マイクロプログラ
ム実行制御部（演算処理装置用）、１２・・・システム
パス制御部（演算処理装置用）、１３・・・要求ポイン
タアクセスレジスタ（演算処理装置用）、１４・・・処
理ポインタアクセスレジスタ（演算処理装置用）、２１
・・・マイクロプログラム実行制御部（入出力制御装置
用）、２２・・・システムバス制御部（人出力制御装置
用）、２３・・・要求ポインタアドレスレジスフ（入出
力制御装置用）、２４・・・処理ポインタアドレスレジ
スフ（入出力制御装置用）、１００・・・システムバス
。
。 第２図は本実施例方式に用いられるサブプロセッサの構
成を示すブロック構成図。 第３図は本実施例のプロセッサ間通信メールボックスの
構成を示すメモリマツプ図。 第４図は本実施例のプロセッサ間通信メールボックスの
各エントリの構成を示すフォーマント図。 ■・・・演算処理装置、２・・・入出力制御装置、３・
・・主記憶装置、４１．４２〜４ｎ・・・人出力ポート
、５１．５２〜５ｎ・・・入出力装置、３０．３０ａ・
・・プロセッサ間通信メールボックス、３０ａ−１〜３
０ａ −ｎ・・・通信情報エリア、Ｆ−１〜Ｆ−ｎ・・
・情報占をフラグエリア、■１・・−マイクロプログラ
ム実行制御部（演算処理装置用）、１２・・・システム
パス制御部（演算処理装置用）、１３・・・要求ポイン
タアクセスレジスタ（演算処理装置用）、１４・・・処
理ポインタアクセスレジスタ（演算処理装置用）、２１
・・・マイクロプログラム実行制御部（入出力制御装置
用）、２２・・・システムバス制御部（人出力制御装置
用）、２３・・・要求ポインタアドレスレジスフ（入出
力制御装置用）、２４・・・処理ポインタアドレスレジ
スフ（入出力制御装置用）、１００・・・システムバス
。
Claims (1)
- （１）マイクロプログラムに基づいて制御される複数個
のプロセッサと、 このプロセッサ間の通信信号が伝送されるバスと、 上記プロセッサのいずれからもアクセスが可能で、かつ
通信制御情報の待行列を含む情報が設定されるメモリ領
域と を備えたプロセッサ間通信制御方式において、上記メモ
リ領域は、 情報占有フラグの設定が行える領域を有する複数個のエ
ントリ を備え、 また、 通信要求を行うプロセッサに対しては上記通信制御情報
および上記情報占有フラグの上記エントリへの設定を許
可する第一のアクセス手段と、通信要求されるプロセッ
サに対しては上記エントリに設定された通信制御情報の
取出しおよび上記エントリに設定された情報占有フラグ
のリセットを許可する第二のアクセス手段と を備えこことを特徴とするプロセッサ間通信制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24420484A JPS61121153A (ja) | 1984-11-19 | 1984-11-19 | プロセツサ間通信制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24420484A JPS61121153A (ja) | 1984-11-19 | 1984-11-19 | プロセツサ間通信制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61121153A true JPS61121153A (ja) | 1986-06-09 |
Family
ID=17115316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24420484A Pending JPS61121153A (ja) | 1984-11-19 | 1984-11-19 | プロセツサ間通信制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61121153A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6289162A (ja) * | 1985-10-15 | 1987-04-23 | Mitsubishi Electric Corp | マルチプロセツサのデ−タ処理装置 |
| WO1995000905A1 (en) * | 1993-06-28 | 1995-01-05 | Dow Benelux N.V. | Advanced program-to-program communication server |
-
1984
- 1984-11-19 JP JP24420484A patent/JPS61121153A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6289162A (ja) * | 1985-10-15 | 1987-04-23 | Mitsubishi Electric Corp | マルチプロセツサのデ−タ処理装置 |
| WO1995000905A1 (en) * | 1993-06-28 | 1995-01-05 | Dow Benelux N.V. | Advanced program-to-program communication server |
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