JPH02234255A - 入出力制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 入出力制ＩＩＩｌバスに対する入出力制御装置の入出力
制御方式に関し、 入出力制御バスからのリセット信号の入力に応じた割込
み処理における障害発生の回避を可能にすることを目的
とし、 入出力制御レジスタの格納内容に基づいて入出力制ｆ３
１１バスに接続される入出力機器を制御するとともに、
入出力制御バスから非同期に入力されるリセット信号に
より所定の割込み処理が行われる入出力制御装置におい
て、所定の割込み処理時に、入出力制御装置がアクセス
するアクセスアドレスを入出力制御レジスタからメモリ
上に割り当てた特定のアドレスに変更するリセット割込
み処理手段と、入出力制御処理時に、入出力制御装置を
初期状態に戻すためのリセット信号の入′力が発生して
いるか否かを判定し、リセソ［・信号の入力時にはその
入出力制御処理を終了させるリセッ１・入力判定手段と
を備え構成する。

［産業上の利用分野］ 本発明は、入出力制御バスに対する入出力制御装置の入
出力制御方式に関する。

〔従来の技術〕

近年のコンピュータシステムは、入出力制御ハスを共通
化して各種の入出力機器の接続を可能にしている。

一方、この入出力制御ハスはマルチホストを可能とし、
各入出力機器の初期化を行うためにリセット信号を有す
る構成となっている。

第５図は、従来の入出力制御方式の一例を示す図である
。

入出力制御装置は、入出力制御、その他の制御およびリ
セット処理を順次行う構成になっている。

この入出力制御においては、入出力制御レジスタをアク
セスして所定の入出力制御ルーチンを実行する。ここで
、入出力制御バスを介してリセント信号が入力された場
合には、リセット割込みルーチンに移行し、リセットフ
ラグを実行プログラムのワークエリアにセーブする。プ
ログラムの初期化は、所定のチェックポイントでそのフ
ラグを参照して行っている。また、入出力制御レジスタ
は初期状態となる。

〔発明が解決しようとする課題〕

ところで、リセット信号が入力された入出力制御装置は
初期化状態に戻るが、実行プログラムが例えばリードあ
るいはライトのアクセス最中であった場合にはその処理
は続行不可能となる。

すなわち、マルチホスト構成により他のホス１〜から、
あるいは入出力ハスに接続されているリセット投入手段
により、非同期にリセット信号が人力される入出力制御
装置は、プログラムの処理途中において入出力制御レジ
スタが初期状態となるために続行不可となる。したがっ
て、装置全体の信頼性を低下させる要因となっていた。

本発明は、入出力制御バスに対する入出力制御装置のリ
セット信号の入力に応じた割込み処理において、障害発
生の回避を可能にする入出力制御方式を提供することを
目的とする。

〔課題を解決するための手段〕

第１図は、本発明の原理ブロック図である。

図において、入出力制御装置１０は、入出力制御レジス
タ１１の格納内容に基づいて入出力制御バスｌ３に接続
される入出力機器を制御するとともに、入出力制御バス
１３から非同期に入力されるリセット信号により所定の
割込み処理が行われる構成である。

リセット割込み処理手段１７は、所定の割込み処理時に
、入出力制御装置１０がアクセスするアクセスアドレス
を、入出力制御レジスタ１１からメモリｌ５上に割り当
てた特定のアドレスに変更する構成である。

リセット入力判定手段１９は、入出力制御処理時に、入
出力制御装置ＩＯを初期状態に戻すためのリセット信号
の入力が発生しているか否かを判定し、リセット信号の
入力時にはその入出力制１１１ｌ処理を終了させる構成
である。

〔作　用〕

本発明は、リセット割込み処理千段ｌ７がリセット信号
の入力に応じて、アクセスアトレスを入出力制御レジス
タ１１からメモリｌ５上に割り当てたアドレスに変更し
、入出力制御レジスタ１ｌの内容を変更することにより
処理の続行が可能となる。

さらに、リセット入力判定千段１９がリセット入力時に
は、主制御部に対してその入出力制御処理を終了させる
ことにより、入出力機器からの応答待ちに対してデッド
ロック状態になることが回避される。

〔実施例〕

以下、図面に基づいて本発明の実施例について詳細に説
明する。

第２図は、本発明による入出力制御装置の実施例構成を
示すブロック図である。

図において、入出力制御装置のマイクロプロセッサ（Ｍ
ＰＵ）２１には、内部バス２３を介してＲＯＭ２５、Ｒ
ＡＭ２７、共通バス２９とのインタフェースをとる共通
バス制御部３１、入出力制御部（ＩＯＣ）３３および割
込み制御部３５が接続される。入出力制御部３３には、
入出力制１１パス３７を介して各種の入出力機器（１０
）３９が接続される。

また、入出力制御部３３は、入出力制御レジスタ３４の
内容に基づいて入出力機器３９を制御するとともに、入
出力制御バス３７を介して他の制御プロセッサあるいは
リセット投入手段（図示せず）からのリセット信号が入
力され、割込み信号として割込み制御部３５への通知を
行う構成である。

第３図は、本発明の入出力制御方式の一実施例を示す図
である。

入出力制御ルーチンの実行に際して、入出力制御レジス
タ３４をアクセスして所定の入出力制御処理を行う。ま
た、その他の制御およびリセット処理の各処理ルーチン
においても、それぞれ対応する処理が行われる。

本発明は、例えば入出力制御ルーチンの処理途中に、非
同期に入出力制御バス３７のリセットが行われた場合に
は、リセット割込みルーチン内でリセットフラグをオン
にするとともに、入出力制御レジスタ３４の領域を変更
して入出力制御ルーチンの処理を続行させる。

なお、これは入出力制御レジスタアクセス命令のアドレ
スを、入出力制御レジスタ３４からメモリ　（ＲＡＭ２
７）上に割り当てた所定のアドレスに変更し、入出力制
御レジスタ３４をアクセスするようにメモリをアクセス
させることにより行う。

第４図は、入出力制御レジスタおよびメモリの各領域を
示すメモリマップである。

また、データ転送が終了か否かを判断するごとにリセッ
トフラグの状態、すなわちリセット入力が発生している
か否かを判定し、リセットフラグがオンであれば直ちに
入出力制御ルーチンを終了させる。

このように、入出力制御ルーチン内でのリセット割込み
処理では、入出力制御レジスタの内容を変更（アドレス
変更）させ、またリセット入力の存無を判定し、リセッ
ト入力があれば入出力制御処理を終了させ、入出力装置
からの応答待ちその他によってデッドロック状態になる
ことを回避する。

なお、リセット処理ルーチンでは、リセットの通知、外
部入出力装置の処理その他の所定のリカバリが行われる
。

〔発明の効果〕

上述したように、本発明によれば、非同期に入力される
入出力制御バスのリセット信号に対して、リセット割込
み処理におけるレジスタ内容の変更により処理の続行、
および入出力制御処理における条件判定により応答待ち
その他から抜け出すことが可能となる。したがって、デ
ッドロックその他の回避が容易となり、信顛性の高いシ
ステムを構築することができ、実用的には極めて有用で
ある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明による入出力制御装置の実施例構成を示
すブロック図、 第３図は本発明の入出力制御方式の一実施例を示す図、 第４図は本発明実施例を説明するメモリマップ、第５図
は従来の入出力制御方式の一例を示す図である。 図において、 １０は入出力制御装置、 ｌ１は入出力制御レジスタ、 Ｉ３は入出力制御バス、 １５はメモリ、 ｌ７はリセット割込み処理手段、 １９はリセット入力判定手段、 ２１はマイクロプロセッサ（ＭＰＵ） ２３は内部バス、 ２５はＲＯＭ， ２７はＲＡＭ， ２９は共通バス、 ３１は共通バス制御部、 ３３は入出力制御部（■○Ｃ）、 ３４は入出力制御レジスタ、 ３５は割込み制御部、 ３７は入出力制御バス、 ３９は入出力装置（ＩＯ）である． 本発明による入出力制御装置の実施例構成を示すブロノ
ク図第２図 本発明実施例を説明するメモリマップ 第４図 本発明原理プロノク図 第１図 入出力＄獅ノレーチン 本発明の入出力制御方式の一実施例を示す図第３図

Claims (1)

【特許請求の範囲】
1. （１）入出力制御レジスタ（１１）の格納内容に基づい
   て入出力制御バス（１３）に接続される入出力機器を制
   御するとともに、入出力制御バス（１３）から非同期に
   入力されるリセット信号により所定の割込み処理が行わ
   れる入出力制御装置（１０）において、 前記所定の割込み処理時に、前記入出力制御装置（１０
   ）がアクセスするアクセスアドレスを、前記入出力制御
   レジスタ（１１）からメモリ（１５）上に割り当てた特
   定のアドレスに変更するリセット割込み処理手段（１７
   ）と、 入出力制御処理時に、前記入出力制御装置（１０）を初
   期状態に戻すためのリセット信号の入力が発生している
   か否かを判定し、リセット信号の入力時にはその入出力
   制御処理を終了させるリセット入力判定手段（１９）と を備えたことを特徴とする入出力制御方式。