JPH06324861A - Ｃｐｕ制御システム及び制御方法 - Google Patents

Abstract

(57)【要約】 【目的】 異なるＣＰＵのデータ処理性能を処理対象の
タスク単位で割り当て、効率的なデータ処理を行なう。 【構成】 フェッチ部１１は命令を読み込み、デコード
部１２は読み込まれた命令をデコードし、命令実行部１
３はデコードされた命令を実行する。タスクコントロー
ルレジスタ１４ａは、処理対象のタスクが要求されるデ
ータ処理速度に対応する速度情報が設定される。動作管
理部１４は、命令実行部１３により命令実行が終了する
と割込制御信号を命令実行部１３に出力する。この後、
所定のアイドルルーチンが実行され、タスクコントロー
ルレジスタ１４ａに記憶された速度情報に基づいてアイ
ドルカウントレジスタ１４ｂにアイドルカウントが設定
され、設定された回数だけＮＯＰが実行される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、複数のタスクを並列
に実行するＣＰＵを有するデータ処理装置における、Ｃ
ＰＵ制御システム及び制御方法に関する。

【０００２】

【従来の技術】一般に、コンピュータシステムにおける
ＣＰＵ（Central Processing Unit ：中央処理装置）
は、図８に示されるようにフェッチ部１、デコード部
２、命令実行部３、及び動作管理部４等により構成さ
れ、各構成要素はクロック信号ライン５及び制御信号ラ
イン６に接続されている。

【０００３】前記構成要素は、制御信号ライン６を介し
て送受される制御信号に従い、更にクロック信号ライン
５を介して受け取るクロック信号のタイミングで各種処
理を行なう。フェッチ部１は、コンピュータシステムを
構成するメモリ（図示せず）から実行する命令を読み出
す（フェッチ）。デコード部２は読み出された命令を解
読（デコード）する。命令実行部３は、解読された命令
を実行し、実行した命令に応じて実行結果をバッファ等
の記憶部（図示せず）に書き込む。

【０００４】従来、このような一連の命令処理に加え、
命令の実行後（命令実行に伴う結果書き込みを含む）に
アイドルサイクルが実行される。アイドルサイクルは、
アイドルプロセス又はナルプロセスとも呼ばれ、ＣＰＵ
の一命令の実行時間を調整するために行なわれる。これ
により一命令の実行サイクルは、図９（ａ）に示される
ようになる。このような一命令の実行時間の調整によ
り、コンピュータシステムにおけるＣＰＵの命令処理速
度と他構成要素のデータ処理速度との整合をとることが
できる。

【０００５】前述したサイクルで命令処理を行なうＣＰ
Ｕにおいて、一命令実行時間を変更することによりＣＰ
Ｕのデータ処理速度、即ちＣＰＵのデータ処理性能を変
更することができる。このようなＣＰＵのデータ処理性
能の変更は、従来、ＣＰＵに供給されるクロック周波数
やアイドルサイクルを追加するこにより行われる。

【０００６】例えば、ＣＰＵに供給するクロック周波数
を変更した場合、図９（ｂ）に示されるように一命令の
実行時間を変更することが可能となる。これにより、一
命令の実行時間においては、図９（ｂ）に示されるよう
な性能差が生じる。又、前述のようなクロック周波数の
変更を行なわずに、命令実行後のアイドルサイクルを追
加した場合、図９（ｃ）に示されるような性能差が生じ
る。

【０００７】

【発明が解決しようとする課題】しかし、前記従来のＣ
ＰＵ処理速度の変更方法では、例えば、ＣＰＵに供給す
るクロックの周波数を変更したり、アイドルサイクルを
追加する等の変更によってＣＰＵのデータ処理速度を変
更する方法では、ハードウェア上の変更が必要となり、
特定のプログラムに対して異なる処理性能を割り当てる
ことができない。

【０００８】例えば、大型のコンピュータシステム等に
おいては、複数のプログラムが同時に動作する。この
際、特定のプログラムに対して高速の命令処理を行な
い、他のプログラムに対しては通常速度の命令処理を行
なう等の異なるＣＰＵ処理速度の割り当てをすることが
できない。

【０００９】この発明は、前記実情に鑑みてなされたも
のであり、ＣＰＵによる命令実行において、プログラム
やタスクに応じて異なる命令処理速度（ＣＰＵ性能）を
割り当て得るＣＰＵ制御システム及び制御方法を提供す
ることを目的とする。

【００１０】

【課題を解決するための手段】この発明に係るＣＰＵ制
御システムは、ＣＰＵ（中央処理装置）を制御するＣＰ
Ｕ制御システムであって、前記ＣＰＵのデータ処理に要
求される速度を示す速度情報を記憶する記憶手段と、前
記ＣＰＵが実行する命令を含むタスクに応じた前記速度
情報を前記記憶手段に書き込む書き込み手段と、前記Ｃ
ＰＵが命令を実行した後、前記記憶手段に記憶された前
記速度情報を参照し、この速度情報に応じた回数だけア
イドル処理を実行する手段とを具備することを特徴とす
る。

【００１１】更にこのＣＰＵ制御システムにおいて、前
記書き込み手段は、前記ＣＰＵの実行するタスクに対し
てディスパッチ処理が行なわれる際、処理対象タスクを
含むプログラムのＰＳＷ（Program Status Word ：プロ
グラム状態語）内の特定情報に応じた速度情報を前記記
憶手段に書き込む手段を有することを特徴とする。

【００１２】又、この発明に係るＣＰＵ制御方法は、Ｃ
ＰＵとこのＣＰＵのデータ処理に要求される速度を示す
速度情報を記憶する記憶手段とを有するコンピュータシ
ステムのＣＰＵ制御方法であって、前記ＣＰＵが実行す
る命令を含むタスクに応じた前記速度情報を前記記憶手
段に書き込み、前記ＣＰＵが命令を実行した後、前記記
憶手段に記憶された前記速度情報を参照し、この速度情
報に応じた回数だけアイドル処理を実行することを特徴
とする。

【００１３】又、この発明に係るＣＰＵ制御システム
は、ＣＰＵを制御するＣＰＵ制御システムであって、前
記ＣＰＵが実行するプログラム固有のＰＳＷ（Program
StatusWord ：プログラム状態語）を記憶するＰＳＷ記
憶手段と、前記ＣＰＵのデータ処理に要求される速度を
示す速度情報を記憶する速度情報記憶手段と、前記ＣＰ
Ｕ制御システムにおけるハードウェアとソフトウェアと
の管理制御を行なうＯＳ（Operating System）と、この
ＯＳがディスパッチ処理を行なう際、前記ＰＳＷ記憶手
段に記憶された処理対象プログラムのＰＳＷ内の特定ビ
ットに応じた速度情報を前記速度情報記憶手段に書き込
む手段と、前記ＣＰＵが命令の実行を終了した後、前記
速度情報記憶手段に記憶された前記速度情報に応じた回
数だけアイドル処理を実行する手段とを具備することを
特徴とする。

【００１４】又、この発明に係るＣＰＵ制御方法は、Ｃ
ＰＵとこのＣＰＵが実行するプログラム固有のＰＳＷを
記憶するＰＳＷ記憶手段と前記ＣＰＵのデータ処理に要
求される速度を示す速度情報を記憶する速度情報記憶手
段とハードウェアとソフトウェアとの管理制御を行なう
ＯＳとを有するコンピュータシステムのＣＰＵ制御方法
であって、前記ＯＳがディスパッチ処理を行なう際、前
記ＰＳＷ記憶手段に記憶された処理対象プログラムのＰ
ＳＷの特定ビットに応じた速度情報を前記速度情報記憶
手段に書き込み、前記ＣＰＵが命令の実行を終了した
後、前記速度情報記憶手段に記憶された前記速度情報を
参照し、この速度情報に応じた回数だけアイドル処理を
実行することを特徴とする。

【００１５】又、この発明に係るＣＰＵ制御システム
は、ＣＰＵを制御するＣＰＵ制御システムであって、前
記ＣＰＵが実行する命令を含む命令セットに対応する速
度情報を記憶する記憶手段と、前記ＣＰＵが命令を実行
した後、前記記憶手段に記憶された前記速度情報を参照
し、この速度情報に応じた回数だけアイドル処理を実行
する手段とを具備することを特徴とする。

【００１６】

【作用】この発明に係るＣＰＵ制御システムにおいて、
記憶手段は、ＣＰＵが行なうデータ処理に要求される速
度を示す速度情報を記憶する。書き込み手段は、ＣＰＵ
がフェッチ、デコードして実行する命令を含むタスク又
はプログラムに応じた速度情報を記憶手段に書き込む。
そして、ＣＰＵが処理対象のタスクの命令をフェッチ、
デコードし、実行した後、記憶手段に記憶された速度情
報を参照し、この速度情報に応じた回数だけ、アイドル
処理、即ちＮＯＰ（No Operation）を実行する。これに
より、ハードウェアを変更することなく、タスクに応じ
てＣＰＵの行なうデータ処理の速度を変更することがで
きる。即ち、異なるＣＰＵのデータ処理性能をタスク別
に割り当てることが可能となる。

【００１７】又、この発明に係るＣＰＵ制御システムに
おいて、ＰＳＷ記憶手段はＣＰＵの実行するプログラム
固有のＰＳＷを記憶し、速度情報記憶手段はＣＰＵのデ
ータ処理に要求される速度を示す速度情報を記憶する。
又、ＯＳは、このＣＰＵ制御システムが適用されるコン
ピュータシステムのハードウェアとソフトウェアとの管
理制御を行なう。

【００１８】このＯＳがディスパッチ処理を行なう際、
ＰＳＷ記憶手段に記憶された処理対象のプログラムのＰ
ＳＷにおける特定ビットに応じた速度情報が速度情報記
憶手段に書き込まれる。そして、ＣＰＵが命令をフェッ
チ、デコードし、実行を終了した後、速度情報記憶手段
に記憶された速度情報に応じた回数だけアイドル処理が
行なわれる。これにより、ＯＳがディスパッチ処理を行
なうと同時に速度情報記憶手段に速度情報を設定するこ
とができ、速度情報を容易に設定することが可能とな
る。そして、ＣＰＵの行なうデータ処理速度をタスクに
応じて変更すること、即ち、異なるＣＰＵのデータ処理
性能を処理対象のタスク毎に割り当てることができる。

【００１９】

【実施例】以下、図面を参照してこの発明に係る第１実
施例について説明する。この第１実施例のＣＰＵ制御シ
ステムの構成を図１に示す。図１に示されるようにＣＰ
Ｕ制御システム１０は、フェッチ部１１、デコード部１
２、命令実行部１３、及び動作管理部１４により構成さ
れる。これらの各構成要素は、クロック信号ライン１５
及び制御信号ライン１６に接続され、クロック信号ライ
ン１５を介して受け取るクロック信号のタイミングに応
じて動作する。又、命令実行部１３と動作管理部１４間
には、割込制御信号を伝達する割込制御信号ラインが設
けられている。

【００２０】動作管理部１４は、制御信号ライン１６を
介して送受する制御信号に従ってフェッチ部１１、デコ
ード部１２、及び命令実行部１３の動作を管理する。フ
ェッチ部１１は、所定のメモリ（図示せず）から命令を
読み出す。デコード部１２は、読み出された命令をデコ
ード（解読）し、命令の内容を調べる。命令実行部１３
は、デコード部１２によりデコードされた命令を実行す
る。

【００２１】又、動作管理部１４は、タスクコントロー
ルレジスタ１４ａ、及びアイドルカウントレジスタ１４
ｂを有する。タスクコントロールレジスタ１４ａは、Ｃ
ＰＵがデータを処理する速度を指示する速度指定情報を
記憶する。アイドルカウントレジスタ１４ｂは、タスク
コントロールレジスタ１４ａに記憶された速度指定情報
に応じて設定されるアイドルカウントを記憶する。動作
管理部１４は、命令実行部１３による命令実行の終了を
確認すると、命令実行部１３に割込制御信号を出力し、
所定のマイクロプログラムを実行させる。アイドルカウ
ントレジスタ１４ｂに設定されるアイドルカウントは、
このマイクロプログラム実行時に設定される。

【００２２】次に、この第１実施例の動作を図２及び図
３のフローチャートを用いて説明する。まず、タスクコ
ントロールレジスタ１４ａに記憶される速度指令情報の
設定について説明する。このＣＰＵ制御システム１０の
適用されるコンピュータシステムに用いられるＯＳ（Op
erating System）は、プログラム等の処理を実行する直
前に、図２に示されるような処理行なう。

【００２３】まず、これから実行するプログラムが高速
処理を要求されているプログラムであるか否か判定する
（ステップＡ１）。これは、プログラム内の特定の場所
に高速処理が要求されているか否か示す情報を予め格納
し、この情報を解読することによりなされる。ステップ
Ａ１において、実行するプログラムが高速処理を要求さ
れていると判定された場合、ＯＳは動作管理部１４のタ
スクコントロールレジスタ１４ａに高速処理を示す高速
化ビットを設定する（ステップＡ３）。

【００２４】ステップＡ１において、実行するプログラ
ムが高速処理を要求されていないと判定された場合、タ
スクコントロールレジスタ１４ａに通常速度処理を示す
通常速度ビットを設定する（ステップＡ５）。

【００２５】以上の処理により、タスクコントロールレ
ジスタ１４ａの速度指令情報の設定がなされる。ＯＳに
より、前述したような設定が終了した後、フェッチ部１
１は、所定のメモリから命令を読み込む。読み込まれた
命令は、デコード部１２によりデコードされ、命令の内
容が調べられる。デコードされた命令は、命令実行部１
３により実行処理される。動作管理部１４は、このよう
な処理に必要な制御信号を出力すると共に、命令実行部
１３による命令実行の終了を確認すると、フェッチ部１
１に次の命令をフェッチする要求信号を出力する代わり
に、割込要求を受けたことを示す割込制御信号を命令実
行部１３に出力する。

【００２６】これにより、命令実行部１３の命令実行
後、次の命令がフェッチされる代わりに、割込要求によ
ってマイクロプログラムであるアイドルルーチンが実行
される。このアイドルルーチンを図３に示す。

【００２７】アイドルルーチンが実行されると、まず、
動作管理部１４のタスクコントロールレジスタ１４ａが
参照され、高速化ビットが設定されているか否か判定さ
れる（ステップＢ１）。ここで、タスクコントロールレ
ジスタ１４ａに高速化ビットが設定されている場合、ア
イドルカウントレジスタ１４ｂに高速用のアイドルカウ
ントを設定する（ステップＢ３）。又、タスクコントロ
ールレジスタ１４ｂに高速化ビットが設定されていない
場合、アイドルカウントレジスタ１４ｂに通常速度用の
アイドルカウントを設定する（ステップＢ５）。

【００２８】ここで、アイドルカウントレジスタ１４ｂ
に設定される高速用又は通常速度用アイドルカウント
は、後に実行されるＮＯＰ（No Operation ）の実行回
数を示すものであり、通常、高速用のアイドルカウント
は、通常速度用アイドルカウントより少ない回数が設定
される。

【００２９】アイドルカウントレジスタ１４ｂへの設定
が終了するとＮＯＰが１回実行され（ステップＢ７）、
終了後にアイドルカウントから１回減算される（ステッ
プＢ９）。この後、アイドルカウントが０であるか判定
され（ステップＢ１１）、０であれば処理を終了し、０
でなければ再びステップＢ７に戻り、ＮＯＰを実行す
る。このステップＢ７〜Ｂ１１のループ処理により、Ｎ
ＯＰは、アイドルカウントレジスタに設定されたアイド
ルカウントだけ実施される。

【００３０】以上の処理により、高速処理を要求されて
いるプログラム又はタスクの命令処理では、命令の実行
後に、通常に比べて少ない回数のＮＯＰが実行される。
これにより、アイドルサイクルをも含めた一命令の処理
時間を通常の処理時間と比較すると、明らかに高速処理
を要求されたプログラム又はタスクの命令が速く処理さ
れる。従って、プログラム又はタスク毎に異なったデー
タ処理速度で処理することが可能となる。即ち、異なる
ＣＰＵのデータ処理性能を各プログラム又はタスク毎に
割り当てることができる。

【００３１】次に図面を参照してこの発明に係る第２実
施例ついて説明する。この発明の第２実施例のＣＰＵ制
御システムの構成を図４に示す。ＣＰＵ２０は、バス３
０を介してメインメモリ４０に接続されている。ＣＰＵ
２０は、フェッチ部２１、デコード部２２、命令実行部
２３、及び動作管理部２４により構成される。これらの
各構成要素は、クロック信号ライン２５、制御信号ライ
ン２６に接続され、クロック信号ライン２５を介して供
給されるクロック信号のタイミングで動作する。命令実
行部２３と動作管理部２４は、割込制御信号を伝送する
割込制御信号ライン２７により接続されている。

【００３２】メインメモリ４０は、処理対象となるデー
タやプログラムを記憶する。このメインメモリ４０に
は、ＰＳＷ（Program Status Word ：プログラム状態
語）レジスタ４１が設けられており、ここには処理対象
となるプログラム固有のＰＳＷが記憶されている。

【００３３】ＣＰＵ２０の動作管理部２４は、制御信号
ライン２６を介して送受される制御信号により、フェッ
チ部２１、デコード部２２、及び命令実行部２３の動作
を管理する。フェッチ部２１は、実行対象となる命令を
メインメモリ４０より読み出す。デコード部２２は、読
み出された命令をデコードし、命令内容を調べる。命令
実行部２３は、デコードされた命令を実行する。

【００３４】又、動作管理部２４は、速度要求指示レジ
スタ２４ａ及びアイドルカウントレジスタ２４ｂを有す
る。速度要求指示レジスタ２４ａは、ＣＰＵが命令を処
理する速度を指示する速度指示情報を記憶する。アイド
ルカウントレジスタ２４ｂは、速度要求指示レジスタ２
４ａに記憶された速度指示情報に応じて設定されるアイ
ドルカウントを記憶する。動作管理部２４は、命令実行
部２３による命令実行の終了を確認すると、命令実行部
２３に割込制御信号を出力し、所定のマイクロプログラ
ムを実行させる。アイドルカウントレジスタ２４ｂに設
定されるアイドルカウントは、このマイクロプログラム
実行時に設定される。

【００３５】次に、この第２実施例の動作を説明する。
まず、速度要求指示レジスタ２４ａに記憶される速度指
示情報の設定について説明する。このＣＰＵ制御システ
ムが適用されるコンピュータシステムに用いられるＯＳ
（Operating System）は、ＣＰＵがデータ処理を行なう
前に処理対象のプログラム等に対してＤＩＳＰ（ディス
パッチ）を行なう。ＤＩＳＰは、処理対象プログラムに
対してタスク単位で処理順序を決めるものであり、処理
順序を決定する際、プログラム毎に定められているＰＳ
Ｗを参照する。

【００３６】各プログラムに応じて定められたＰＳＷの
概念図を図５に示す。図５に示されるように、処理対象
プログラムにプログラムＡとプログラムＢがある場合、
各プログラム固有のＰＳＷが定められている。ここで、
各ＰＳＷの予め定められた特定ビットＦには、ＣＰＵに
よる命令実行において、高速処理を要求しているのか、
通常の速度での処理を要求しているのかを示す情報が記
憶されている。

【００３７】ここで、ＯＳがＤＩＳＰ実行中に速度要求
指示レジスタ２４ａに情報を設定する処理手順を図６の
フローチャートを参照して説明する。前述したＯＳは、
ＤＩＳＰを実行するにあたりＰＳＷを参照するが、この
際、特定ビットＦに応じて速度要求指示レジスタ２４ａ
に速度指示情報を書き込む。

【００３８】例えば、特定ビットＦが“１”であれば高
速処理、“０”であれば通常速度処理を示すとし、プロ
グラムＡの特定ビットＦが“１”とする。ＯＳは、ＤＩ
ＳＰ処理においてプログラムＡにＣＰＵを割り当てる
際、ＰＳＷを参照する。ここで、ＯＳは、ＰＳＷの特定
ビットＦが“１”であるか否か、即ち、高速処理が要求
されているか否か判定する（ステップＣ１）。ここで、
プログラムＡの特定ビットＦは“１”であるので、速度
要求指示レジスタ２４ａに高速化ビットが書き込まれる
（ステップＣ３）。又、ステップＣ１において、プログ
ラムＡの特定ビットＦが“０”である場合、速度要求指
示レジスタ２４ａには通常速度ビットが書き込まれる
（ステップＣ５）。

【００３９】以上のＯＳの処理により処理対象のタスク
単位で、速度要求指示レジスタ２４ａに高速化ビット又
は通常速度ビットが設定される。ＯＳにより、前述した
ような設定が終了した後、フェッチ部２１は、メインメ
モリ４０より命令を読み込む。読み込まれた命令は、デ
コード部２２によりデコードされ、命令の内容が調べら
れる。デコードされた命令は、命令実行部２３により実
行処理される。動作管理部１４は、このような処理に必
要な制御信号を出力すると共に、命令実行部２３による
命令実行の終了を確認すると、フェッチ部２１に次の命
令をフェッチする要求信号を出力する代わりに、割込要
求を受けたことを示す割込制御信号を命令実行部２３に
出力する。

【００４０】これにより、命令実行部２３の命令実行
後、次に命令がフェッチされる代わりに、割込要求によ
ってマイクロプログラムであるアイドルルーチンが実行
される。このアイドルルーチンを図７に示す。

【００４１】アイドルルーチンが実行されると、まず、
動作管理部２４の速度要求指示レジスタ２４ａが参照さ
れ、高速化ビットが設定されているか否か判定される
（ステップＤ１）。ここで、速度要求指示レジスタ２４
ａに高速化ビットが設定されている場合、アイドルカウ
ントレジスタ２４ｂに高速処理用のアイドルカウントを
設定する（ステップＤ３）。又、速度要求指示レジスタ
２４ｂに高速化ビットが設定されていない場合、アイド
ルカウントレジスタ２４ｂに通常速度用のアイドルカウ
ントが設定される（ステップＤ５）。ここで、アイドル
カウントレジスタ２４ｂに設定される高速用又は通常速
度用アイドルカウントは、後に実行されるＮＯＰ（No O
peration）の実行回数を示すものであり、通常、高速用
のアイドルカウントは、通常速度用アイドルカウントよ
り少ない回数が設定される。

【００４２】アイドルカウントレジスタ２４ｂへの設定
が終了するとＮＯＰが１回実行され（ステップＤ７）。
終了後にアイドルカウントから１回減算される（ステッ
プＤ９）。この後、アイドルカウントが０であるか判定
され（ステップＤ１１）、０であれば処理を終了し、０
でなければ再びステップＤ７に戻り、ＮＯＰを実行す
る。このステップＤ７〜Ｄ１１のループ処理により、Ｎ
ＯＰは、アイドルカウントレジスタに設定されたアイド
ルカウントだけ実施される。

【００４３】以上の処理により、高速処理を要求されて
いるプログラム又はタスクの命令処理では、命令の実行
後に、通常に比べて少ない回数のＮＯＰが実行される。
これにより、アイドルサイクルをも含めた一命令の処理
時間を通常の処理時間と比較すると、明らかに高速処理
を要求されたプログラム又はタスクの命令が速く処理さ
れる。従って、プログラム又はタスク毎に異なったデー
タ処理速度で処理することが可能となる。即ち、異なる
ＣＰＵのデータ処理性能を各プログラム又はタスク毎に
割り当てることができる。

【００４４】尚、前述した第１及び第２実施例では、Ｃ
ＰＵのデータ処理速度を高速と通常速度の２種類に限定
して説明したが、これに限られることなく、複数種類の
データ処理速度をタスク毎に割り当てることができる。

【００４５】又、第１実施例におけるタスクコントロー
ルレジスタ１４ａや、第２実施例における速度要求指示
レジスタ２４ａをコンピュータシステムを構成するメモ
リに設けても良い。

【００４６】又、コンピュータシステムを構成するＩ／
Ｏコントローラ等におけるタイマによる割込に、前述し
た第１及び第２実施例を適用することにより、Ｉ／Ｏ機
器においても同様な速度制御をすることが可能である。

【００４７】

【発明の効果】以上詳記したようにこの発明によれば、
ＣＰＵの処理対象であるプログラムのタスク単位で、デ
ータ処理速度を指定する速度情報を設定し、各命令実行
後にこの速度情報に従ってアイドルサイクル（ＮＯＰ）
を実行するため、ハードウェアを変更することなく、タ
スクに応じてＣＰＵの行なうデータ処理の速度を変更す
ることができる。即ち、異なるＣＰＵのデータ処理性能
を処理対象のタスク単位で割り当てることができ、効率
的なデータ処理を行なうことができる。

【図面の簡単な説明】

【図１】この発明の第１実施例に係るＣＰＵ制御システ
ムの構成を示すブロック図。

【図２】この第１実施例において、要求されるデータ処
理速度を示す情報を設定する処理を説明するフローチャ
ート。

【図３】この第１実施例において、ＣＰＵの行なうアイ
ドルルーチンを説明するためのフローチャート。

【図４】この発明の第２実施例に係るＣＰＵ制御システ
ムの構成を示すブロック図。

【図５】この第２実施例において、プログラム固有のＰ
ＳＷとこのＰＳＷの特定ビットを説明するための図。

【図６】この第２実施例において、ＰＳＷの特定ビット
に対応する速度情報を設定する処理を説明するフローチ
ャート。

【図７】この第２実施例において、ＣＰＵのアイドルル
ーチンを説明するためのフローチャート。

【図８】従来のＣＰＵの構成を示すブロック図。

【図９】（ａ）は従来のＣＰＵによる命令の実行サイク
ルであり、（ｂ）はクロック信号を変更した場合の命令
の実行サイクルの性能差を示し、（ｃ）はアイドルサイ
クルを追加した場合の命令の実行サイクルの性能差を示
す。

【符号の説明】

１０…ＣＰＵ制御システム、１１…フェッチ部、１２…
デコード部、１３…命令実行部、１４…動作管理部、１
４ａ…タスクコントロールレジスタ、１４ｂ…アイドル
カウントレジスタ、１５…クロック信号ライン、１６…
制御信号ライン、１７…割込制御信号ライン、２０…Ｃ
ＰＵ、２１…フェッチ部、２２…デコード部、２３…命
令実行部、２４…動作管理部、２４ａ…速度要求指示レ
ジスタ、２４ｂ…アイドルカウントレジスタ、２５…ク
ロック信号ライン、２６…制御信号ライン、２７…割込
制御信号ライン、３０…バス、４０…メインメモリ、４
１…ＰＳＷレジスタ。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵ（中央処理装置）を制御するＣＰ
   Ｕ制御システムにおいて、 前記ＣＰＵのデータ処理に要求される速度を示す速度情
   報を記憶する記憶手段と、 前記ＣＰＵが実行する命令を含むタスクに応じた前記速
   度情報を前記記憶手段に書き込む書き込み手段と、 前記ＣＰＵが命令を実行した後、前記記憶手段に記憶さ
   れた前記速度情報を参照し、この速度情報に応じた回数
   だけアイドル処理を実行する手段とを具備することを特
   徴とするＣＰＵ制御システム。
2. 【請求項２】 前記書き込み手段は、前記ＣＰＵの実行
   するタスクに対してディスパッチ処理が行なわれる際、
   処理対象タスクを含むプログラムのＰＳＷ（Program St
   atus Word ：プログラム状態語）内の特定情報に応じた
   速度情報を前記記憶手段に書き込む手段を有することを
   特徴とする請求項１記載のＣＰＵ制御システム。
3. 【請求項３】 ＣＰＵとこのＣＰＵのデータ処理に要求
   される速度を示す速度情報を記憶する記憶手段とを有す
   るコンピュータシステムのＣＰＵ制御方法において、 前記ＣＰＵが実行する命令を含むタスクに応じた前記速
   度情報を前記記憶手段に書き込み、 前記ＣＰＵが命令を実行した後、前記記憶手段に記憶さ
   れた前記速度情報を参照し、 この速度情報に応じた回数だけアイドル処理を実行する
   ことを特徴とするＣＰＵ制御方法。
4. 【請求項４】 ＣＰＵを制御するＣＰＵ制御システムに
   おいて、 前記ＣＰＵが実行するプログラム固有のＰＳＷ（Progra
   m Status Word ：プログラム状態語）を記憶するＰＳＷ
   記憶手段と、 前記ＣＰＵのデータ処理に要求される速度を示す速度情
   報を記憶する速度情報記憶手段と、 前記ＣＰＵ制御システムにおけるハードウェアとソフト
   ウェアとの管理制御を行なうＯＳ（Operating System）
   と、 このＯＳがディスパッチ処理を行なう際、前記ＰＳＷ記
   憶手段に記憶された処理対象プログラムのＰＳＷ内の特
   定ビットに応じた速度情報を前記速度情報記憶手段に書
   き込む手段と、 前記ＣＰＵが命令の実行を終了した後、前記速度情報記
   憶手段に記憶された前記速度情報に応じた回数だけアイ
   ドル処理を実行する手段とを具備することを特徴とする
   ＣＰＵ制御システム。
5. 【請求項５】 ＣＰＵとこのＣＰＵが実行するプログラ
   ム固有のＰＳＷを記憶するＰＳＷ記憶手段と前記ＣＰＵ
   のデータ処理に要求される速度を示す速度情報を記憶す
   る速度情報記憶手段とハードウェアとソフトウェアとの
   管理制御を行なうＯＳとを有するコンピュータシステム
   のＣＰＵ制御方法において、 前記ＯＳがディスパッチ処理を行なう際、前記ＰＳＷ記
   憶手段に記憶された処理対象プログラムのＰＳＷの特定
   ビットに応じた速度情報を前記速度情報記憶手段に書き
   込み、 前記ＣＰＵが命令の実行を終了した後、前記速度情報記
   憶手段に記憶された前記速度情報を参照し、 この速度情報に応じた回数だけアイドル処理を実行する
   ことを特徴とするＣＰＵ制御方法。
6. 【請求項６】 ＣＰＵを制御するＣＰＵ制御システムに
   おいて、 前記ＣＰＵが実行する命令を含む命令セットに対応する
   速度情報を記憶する記憶手段と、 前記ＣＰＵが命令を実行した後、前記記憶手段に記憶さ
   れた前記速度情報を参照し、この速度情報に応じた回数
   だけアイドル処理を実行する手段とを具備することを特
   徴とするＣＰＵ制御システム。