JPS6258341A - 入出力割込処理方式 - Google Patents

入出力割込処理方式

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JPS6258341A
JPS6258341A JP60194070A JP19407085A JPS6258341A JP S6258341 A JPS6258341 A JP S6258341A JP 60194070 A JP60194070 A JP 60194070A JP 19407085 A JP19407085 A JP 19407085A JP S6258341 A JPS6258341 A JP S6258341A
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JP
Japan
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input
output
virtual machine
subclass
interrupt
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JP60194070A
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English (en)
Inventor
Saburo Kaneda
三郎 金田
Kazuaki Murakami
村上　和彰
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/10—Program control for peripheral devices

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 仮想計算機の入出力割込の処理方式である。仮想計算機
ごとの入出力割込マスクレジスタと、それぞれのマスク
ピントに対応する入出力要求待ち行列とを設ける。現実
行中の仮想計算機の入出力割込マスクレジスタを有効と
し、その割込許可状態のマスクビットに対応する待ち行
列に、割込要求があれば、その仮想計算機に直接に入出
力割込を発生する。この構成により、仮想計算機の入出
力割込処理オーハヘソドが改善される。
〔産業上の利用分野〕
本発明は、計算機システムにおける、仮想計算機の入出
力割込を処理する方式に関する。
計算機システムにおいて、別の１以上の仮想的な計算機
システム、いわゆる仮想計算機を制御する方式はよく知
られている。
その場合に各仮想計算機は、実計算機システムの仮想計
算機制御プログラム（以下においてＶＭモニタという）
の制御下にあり、ＶＭモニタによって制御を渡された１
の仮想計算機が、実計算機の中央処理装置で実行される
。
仮想計算機では、そのオペレーティングシステムが仮想
計算機のシステム管理を実行するが、その制御の結果が
、他の仮想計算機に影響する可能性があるものについて
は、ＶＭモニタが介入する等によって、実計算機システ
ム全体の保全性を維持する必要がある。
しかし、このような介入は制御オーバヘッドを増加して
、仮想計算機の性能を低下させる結果になり易い。
〔従来の技術〕
第２図は、計算機システムの一構成例を示すブロック図
である。
中央処理装置１は、主記憶装置２上のＶＭモニタ３のプ
ログラムを実行して、仮想計算機ごとに割り当てた、一
般に複数の仮想計算機領域４にあるプログラムの１つに
制御を渡すことにより、仮想計算機が実行される。
仮想計算機で入出力命令がフェッチされると、例えば公
知のように、割り出しが発生してＶＭモニタ３に制御が
渡り、ＶＭモニク３はその入出力命令をシミュレートす
るための実計算機の入出力命令を実行してチャ名ル処理
装置５に入出力動作を開始させる。
公知のように、入出力命令による入出力起動は、チャネ
ル処理装置５が制御する一般に複数のサブチャネルの１
つを指定して発行され、同時にその属するサブクラスが
指定される。
チャネル処理装置５は、サブチャネルごとの制御情報を
保持するサブチャネル語６を、例えば主記憶装置２に設
けられる、いわゆるハードウェア領域７　（ソフトウェ
アが直接アクセスすることのできない記憶領域）に持ち
、入出力起動により指定されたサブチャネルのサブチャ
ネル語６にサブクラス番号及び所要の制御情報を格納し
て、入出力動作の制御を開始する。
指定の入出力動作の終了等により入出力割込を要する状
態が発生すると、チャネル処理装置５は、該当サブチャ
ネル語６に所定のステータス情報等を格納し、該語に記
憶するサブクラス番号に従って、サブクラスごとに設け
られる入出力割込待ち行列のボート８に、割込要求を示
す行列エレメントをつなぐ。
各行列エレメントには対応するサブチャネル語を指すポ
インタを持つものとする。
中央処理装置１には、例えば８マスクビツトの入出力割
込マスクレジスタ（以下においてＩ　ＯＭＲという）９
があり、各マスクビットは例えば値１により、それぞれ
第０〜７サブクラスに対する入出力割込の許可を示す。
仮想計算機を制御する場合に、ＩＯＭＲ９の内容は実計
算機の割込マスク情報であって、通常すべて１の状態で
運用され、各仮想計算機の仮想のＩＯＭＲは、例えばそ
れぞれの仮想計算機制御領域１１に格納されている。
中央処理装置１の演算制御部１０のハードウェア又はマ
イクロプログラムは、第３図（ａｌの処理の流れに示す
ように、１マクロ命令の実行制御の終了ごとにＩＯ＋Ｉ
ＲＱの各マスクビットを検査しく処理のステップ２０）
、割込許可状態の場合には、入出力割込待ち行列の対応
するボート８を検査して（ステップ２１）、割込要求が
あれば、ステップ２２で実計算機に対する入出力割込を
発生する。
もし、ステップ２３を経て、各サブクラスの検査を繰り
返し、割込を発生すべき条件が無い場合には次の命令実
行の制御に進む。
実計算機に対する入出力割込が発生された場合には、通
常の方法でＶＭモニタ３の入出力割込処理ルーチン（ス
テップ２４）に制御が渡り、割込情報が解析される。
その結果１、その入出力割込の原因となる入出力命令を
発行した仮想計算機の、仮想計算機側’ｔＨ％ｕ域１１
内にある仮想のＩＯＭＨのマスクビットが許可状態にあ
ることを識別した場合には、ステップ２５において所要
の仮想計算機に対する入出力割込の発生をシミュレート
し、該当の仮想計算機を実行するように制？ｆｆ［Ｉを
渡し、ステップ２６に示すように仮想計算機の割込処理
ルーチンを開始させる。
又、仮想のＩＯＭＨのマスクビットが禁止状態にあるこ
とを認識した場合には、ステップ２７において、仮想計
算機制御領域１１内の入出力割込要求待ち行列に割込情
報をつなぐ。
この場合には更に、その後仮想計算機によるマスクビッ
トの変更命令の実行に際して、割り出しを起こしてＶＭ
モニタに制御を渡し、ＶＭモニタは該マスクビットが許
可状態になった場合、上記の待ち行列から割込情報を取
り出して、入出力割込をシミュレーションする必要があ
る。
〔発明が解決しようとする問題点〕
以上の制御構成によれば、入出力割込について、ＶＭモ
ニタによる介入処理を必要とするので、仮想計算機制御
のオーバヘッドを大きくするという問題がある。
〔問題点を解決するための手段〕
第１図は、本発明の構成を示すブロック図である。
図において、中央処理装置３０には、各仮想計算機に対
応するように、複数のＩＯＭＲ３１−０〜３１−ｎが設
けられる。
又、ＩＯＭＲ３１−０〜３１−ｎに対応して、待ち行列
群３２−０〜３２−ｎが設けられる。客待ち行列群には
、サブクラスの数に応じたポート３６にそれぞれつなが
る入出力割込待ち行列がある。
〔作　用〕
チャネル処理装置３３は、仮想計算機の入出力命令によ
る入出力起動において、中央処理装置３０から、サブチ
ャネル指定、サブクラス指定と共に、該当仮想計算機の
識別番号を受は取り、サブチャネル語３４に、サブクラ
ス番号と共に記憶する。
中央処理装置３０で実行中の仮想計算機の識別番号は、
例えば制御レジスタ３５に保持されているものとする。
入出力割込要求において、チャネル処理装置３３は、サ
ブチャネル語３４に保持する仮想計算機識別番号によっ
て、待ち行列群３２−０〜３２−ｎの１つを決定し、該
待ち行列群内の指定のサブクラスのポート３６に割込要
求をつなぐ。
中央処理装置３０では、１マクロ命令の制御の終わりに
、ｌ０ＭＲ３１−０〜３１−ｎのうち制御レジスタ３５
で指定されるの１つＩＯＭＨのマスクビットと、対応ス
るポート３６を検査し、割込許可のサブクラスに対応す
るポートに入出力割込要求があれば、仮想計算機に対す
る割込を発生する。
以上の構成により、入出力割込の受付において、ＶＭモ
ニタの介入が不要になり、仮想計算機制御のオーバヘッ
ドを減少することができる。
〔実施例〕
第１図において、中央処理装置３０、チャネル処理装置
３３等は、以下に述べる他は前記従来の中央処理装置１
、チャネル処理装置５と同様に動作するものとする。
ＶＭモニタ４０は、従来と同様に仮想計算機を管理し、
各仮想計算機に対して識別番号を割り当て・仮想計算機
の実行に制御を移すときは、該当の仮想計算機識別番号
を制御レジスタ３５にロードする。
チャネル処理装置３３は、仮想計算機の入出力命令によ
る入出力起動において、中央処理装置３０から、従来と
同様にサブチャネル指定、サブクラス指定を受は取ると
共に、制御レジスタ３５の識別番号を受は取り、サブチ
ャネル語３４に、サブクラス番号と共に記憶する。
入出力割込を要する状態が発生すると、チャネル処理装
置３３は、該当サブチャネル語３４に所定のステータス
情報等を格納し、サブチャネル語３４に保持する仮想計
算機識別番号によって、待ち行列群３２−０〜３２−ｎ
の１つを決定し、又該語に記憶するサブクラス番号に従
って、サブクラスごとに設けられる入出力割込待ち行列
のポート３６に、割込要求を示す行列エレメントをつな
ぐ。
中央処理装置３０の、演算制御部３７のハードウェア又
はマイクロプログラムは、第３開山）に示すように、１
マクロ命令の制御の終わりに、ｌ０ＭＲ３１−０〜３１
−ｎのうちの制御レジスタ３５で指定される１つのＩＯ
ＭＲのマスクビットを処理ステップ５０で検査する。
マスクビットが割込許可状態（例えばビット値が１）で
あれば、ステップ５１で対応するボート３６を検査し、
入出力割込要求があれば、ステップ５２において、仮想
計算機に対して割込を直接に発生するように処理し、ス
テップ５３で仮想計算機の割込受付ルーチンを起動する
。
ステップ５４はステップ２３と同様に上記検査の繰り返
しを制御する。
〔発明の効果〕
以上の説明から明らかなように、仮想計算機を稼動する
計算機システムにおいて、入出力割込のシミュレーショ
ンのためのＶＭモニタの介入が不要になり、仮想計算機
制御のオーバヘッドを減少することができるので、仮想
計算機の性能を向上するという著しい工業的効果がある
。
【図面の簡単な説明】
第１図は本発明の実施例構成ブロック図、第２図は従来
の一構成例ブロック図、 第３図は処理の流れ図である。 図において、 １．３０は処理装置　　　２は主記憶装置、３．４０は
ＶＭモニタ、　４は仮想計算機領域、５．３３はチャネ
ル処理装置、 ６．３４はサブチャネル語、 ７はハードウェア領域、８．３６はボート、９．３１−
０〜３１−ｎはｌ０ＭＲ１１０，３７は演算制御部、１
１は仮想計算機側ｗＪ領域、 ３２−０〜３２−ｎは待ち行列群、 ３５は制御レジスタ 本発明のＮｕｌｌ）７１成ブロック図 第１図 従来の一構成例ブロック図 第２図 ｆｉＱ駅磨（

Claims (1)

  1. 【特許請求の範囲】 １以上の仮想計算機を制御する計算機システムにおいて
    、 該仮想計算機ごとに設けられ、所要のマスクビットを有
    する入出力割込マスクレジスタ（３１−０〜３１−ｎ）
    、 及び、該マスクビットに対応して、入出力割込要求の待
    ち行列を構成する手段（３２−０〜３２−ｎ）を設け、 現に実行中の仮想計算機に対する上記入出力割込マスク
    レジスタのマスクビットと、該マスクビットに対応する
    入出力割込要求待ち行列の状態が所定の状態にあること
    により、該入出力割込要求による割込を、該実行中の仮
    想計算機に発生するように構成されていることを特長と
    する入出力割込処理方式。
JP60194070A 1985-09-03 1985-09-03 入出力割込処理方式 Pending JPS6258341A (ja)

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CA000516939A CA1260149A (en) 1985-09-03 1986-08-27 Computer system for controlling virtual machines
AU62077/86A AU566146B2 (en) 1985-09-03 1986-08-29 Computer system for controlling virual machines
DE8686306736T DE3685863T2 (de) 1985-09-03 1986-09-01 Rechnersystem zur steuerung virtueller maschinen.
EP86306736A EP0213952B1 (en) 1985-09-03 1986-09-01 Computer system for controlling virtual machines
ES8601565A ES2002277A6 (es) 1985-09-03 1986-09-02 Sistema de ordenador para controlar maquinas virtuales y metodo correspondiente.
US06/902,674 US4860190A (en) 1985-09-03 1986-09-02 Computer system for controlling virtual machines

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ES (1) ES2002277A6 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05204679A (ja) * 1991-08-29 1993-08-13 Internatl Business Mach Corp <Ibm> Ｉ／ｏ割込みサブクラスの認識方法

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63182749A (ja) * 1987-01-26 1988-07-28 Nec Corp 計算機システムのタイマ制御装置
US4855899A (en) * 1987-04-13 1989-08-08 Prime Computer, Inc. Multiple I/O bus virtual broadcast of programmed I/O instructions
US5129064A (en) * 1988-02-01 1992-07-07 International Business Machines Corporation System and method for simulating the I/O of a processing system
US4912628A (en) * 1988-03-15 1990-03-27 International Business Machines Corp. Suspending and resuming processing of tasks running in a virtual machine data processing system
KR920004409B1 (ko) * 1988-10-24 1992-06-04 후지쓰 가부시끼가이샤 가상 컴퓨터를 위한 입.출력 처리 시스템
US5276815A (en) * 1988-10-24 1994-01-04 Fujitsu Limited Input and output processing system for a virtual computer
JPH02171934A (ja) * 1988-12-26 1990-07-03 Hitachi Ltd 仮想計算機システム
JPH02208740A (ja) * 1989-02-09 1990-08-20 Fujitsu Ltd 仮想計算機制御方式
DE58908886D1 (de) * 1989-09-29 1995-02-23 Siemens Nixdorf Inf Syst Verfahren und Unterbrechungssteuerung zur Behandlung von Unterbrechungsanforderungen bei Ein-/Ausgabeoperationen in einem virtuellen Maschinensystem.
US5325536A (en) * 1989-12-07 1994-06-28 Motorola, Inc. Linking microprocessor interrupts arranged by processing requirements into separate queues into one interrupt processing routine for execution as one routine
US5488713A (en) * 1989-12-27 1996-01-30 Digital Equipment Corporation Computer simulation technique for predicting program performance
JP2708608B2 (ja) * 1990-05-25 1998-02-04 富士通株式会社 仮想計算機のｉｐｌ処理方式
US5206936A (en) * 1990-08-31 1993-04-27 International Business Machines Corporation Apparatus for exchanging channel adapter status among multiple channel adapters
US5287523A (en) * 1990-10-09 1994-02-15 Motorola, Inc. Method for servicing a peripheral interrupt request in a microcontroller
US5551033A (en) 1991-05-17 1996-08-27 Zenith Data Systems Corporation Apparatus for maintaining one interrupt mask register in conformity with another in a manner invisible to an executing program
US5652890A (en) * 1991-05-17 1997-07-29 Vantus Technologies, Inc. Interrupt for a protected mode microprocessor which facilitates transparent entry to and exit from suspend mode
US5522075A (en) * 1991-06-28 1996-05-28 Digital Equipment Corporation Protection ring extension for computers having distinct virtual machine monitor and virtual machine address spaces
JP2870254B2 (ja) * 1991-10-02 1999-03-17 日本電気株式会社 仮想計算機の入出力割り込み処理方式
JP3300407B2 (ja) * 1992-05-15 2002-07-08 富士通株式会社 仮想計算機システム
US5438677A (en) * 1992-08-17 1995-08-01 Intel Corporation Mutual exclusion for computer system
JP3507524B2 (ja) * 1993-06-21 2004-03-15 富士通株式会社 事象報告ワード処理機能を持つデータ処理システム
CA2123447C (en) * 1993-09-20 1999-02-16 Richard L. Arndt Scalable system interrupt structure for a multiprocessing system
JP3657665B2 (ja) * 1995-02-14 2005-06-08 富士通株式会社 共用メモリに結合される複数の計算機システム及び共用メモリに結合される複数の計算機システムの制御方法
US7281075B2 (en) * 2003-04-24 2007-10-09 International Business Machines Corporation Virtualization of a global interrupt queue
WO2005022381A2 (en) 2003-08-28 2005-03-10 Mips Technologies, Inc. Integrated mechanism for suspension and deallocation of computational threads of execution in a processor
US7711931B2 (en) * 2003-08-28 2010-05-04 Mips Technologies, Inc. Synchronized storage providing multiple synchronization semantics
US7376954B2 (en) * 2003-08-28 2008-05-20 Mips Technologies, Inc. Mechanisms for assuring quality of service for programs executing on a multithreaded processor
US7594089B2 (en) * 2003-08-28 2009-09-22 Mips Technologies, Inc. Smart memory based synchronization controller for a multi-threaded multiprocessor SoC
US7418585B2 (en) * 2003-08-28 2008-08-26 Mips Technologies, Inc. Symmetric multiprocessor operating system for execution on non-independent lightweight thread contexts
US9032404B2 (en) * 2003-08-28 2015-05-12 Mips Technologies, Inc. Preemptive multitasking employing software emulation of directed exceptions in a multithreading processor
US20050050305A1 (en) * 2003-08-28 2005-03-03 Kissell Kevin D. Integrated mechanism for suspension and deallocation of computational threads of execution in a processor
US7849297B2 (en) * 2003-08-28 2010-12-07 Mips Technologies, Inc. Software emulation of directed exceptions in a multithreading processor
US7836450B2 (en) * 2003-08-28 2010-11-16 Mips Technologies, Inc. Symmetric multiprocessor operating system for execution on non-independent lightweight thread contexts
US7870553B2 (en) * 2003-08-28 2011-01-11 Mips Technologies, Inc. Symmetric multiprocessor operating system for execution on non-independent lightweight thread contexts
US7237051B2 (en) * 2003-09-30 2007-06-26 Intel Corporation Mechanism to control hardware interrupt acknowledgement in a virtual machine system
US7177967B2 (en) * 2003-09-30 2007-02-13 Intel Corporation Chipset support for managing hardware interrupts in a virtual machine system
US9753765B1 (en) * 2004-03-22 2017-09-05 Altera Corporation Multi-processor integrated circuits
US7814496B2 (en) * 2005-08-19 2010-10-12 Intel Corporation Method and system for replicating schedules with regard to a host controller for virtualization
WO2007071116A1 (en) * 2005-12-23 2007-06-28 Intel Corporation Managing device models in a virtual machine cluster environment
US7730248B2 (en) * 2007-12-13 2010-06-01 Texas Instruments Incorporated Interrupt morphing and configuration, circuits, systems and processes
CN106325974B (zh) * 2016-08-11 2020-02-07 浪潮(北京)电子信息产业有限公司 一种虚拟化io性能优化方法及系统

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55112651A (en) * 1979-02-21 1980-08-30 Fujitsu Ltd Virtual computer system
JPS6051951A (ja) * 1983-08-31 1985-03-23 Hitachi Ltd 入出力処理装置
JPS60150140A (ja) * 1984-01-18 1985-08-07 Hitachi Ltd Ｉ／ｏ命令実行方法、ｉ／ｏ割込処理方法およびそれらを用いた計算機システム
JPS6136850A (ja) * 1984-07-30 1986-02-21 Nec Corp 入出力割込通知方式

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4435755A (en) * 1981-12-28 1984-03-06 International Business Machines Corporation Balanced channel finding method
JPS58200363A (ja) * 1982-05-14 1983-11-21 Nec Corp 仮想システムの入出力制御方式
US4564903A (en) * 1983-10-05 1986-01-14 International Business Machines Corporation Partitioned multiprocessor programming system

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55112651A (en) * 1979-02-21 1980-08-30 Fujitsu Ltd Virtual computer system
JPS6051951A (ja) * 1983-08-31 1985-03-23 Hitachi Ltd 入出力処理装置
JPS60150140A (ja) * 1984-01-18 1985-08-07 Hitachi Ltd Ｉ／ｏ命令実行方法、ｉ／ｏ割込処理方法およびそれらを用いた計算機システム
JPS6136850A (ja) * 1984-07-30 1986-02-21 Nec Corp 入出力割込通知方式

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05204679A (ja) * 1991-08-29 1993-08-13 Internatl Business Mach Corp <Ibm> Ｉ／ｏ割込みサブクラスの認識方法

Also Published As

Publication number Publication date
AU6207786A (en) 1987-04-09
DE3685863T2 (de) 1993-02-04
EP0213952B1 (en) 1992-07-01
ES2002277A6 (es) 1988-08-01
DE3685863D1 (de) 1992-08-06
US4860190A (en) 1989-08-22
AU566146B2 (en) 1987-10-08
EP0213952A3 (en) 1988-06-15
CA1260149A (en) 1989-09-26
EP0213952A2 (en) 1987-03-11

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