JPS58200363A - 仮想システムの入出力制御方式 - Google Patents
仮想システムの入出力制御方式Info
- Publication number
- JPS58200363A JPS58200363A JP57082269A JP8226982A JPS58200363A JP S58200363 A JPS58200363 A JP S58200363A JP 57082269 A JP57082269 A JP 57082269A JP 8226982 A JP8226982 A JP 8226982A JP S58200363 A JPS58200363 A JP S58200363A
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- JP
- Japan
- Prior art keywords
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- output
- virtual
- output device
- real
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野の説明）
本発明は仮想システムの入出力制御方式に関し、特に仮
想システムから送出された入出力命令の実行に関する入
出力制御の方式に関する。
想システムから送出された入出力命令の実行に関する入
出力制御の方式に関する。
（従来技術の説明）
従来から仮想システムの入出力制御方式に関しては、次
のような問題があった。すなわち、仮想システムの入出
力装置の状態が実際には実システムの入出力装置の状態
に依存すると共に、仮想システムのアドレスが実際には
実システムのアドレスに依存する。このため、仮想シス
テム上で送出された入出力命令が仮想システムの制御プ
ログラムの制御のもとではなく、実システムの制御プロ
グラムの制御のもとてシミュレーション処理され、その
後で実システムから入出力命令が送出される。
のような問題があった。すなわち、仮想システムの入出
力装置の状態が実際には実システムの入出力装置の状態
に依存すると共に、仮想システムのアドレスが実際には
実システムのアドレスに依存する。このため、仮想シス
テム上で送出された入出力命令が仮想システムの制御プ
ログラムの制御のもとではなく、実システムの制御プロ
グラムの制御のもとてシミュレーション処理され、その
後で実システムから入出力命令が送出される。
この種のシミュレーション処理は仮想入出力装置を実入
出力装置に割付ける処理、ならびにチャネルプログラム
アドレスの割付は処理を意味する。
出力装置に割付ける処理、ならびにチャネルプログラム
アドレスの割付は処理を意味する。
上に説明したようＫして入出力命令が送出されるため芽
−バーヘッドが大きく、仮想システム上の実行時間が実
システム上あ実行時間に比較して数倍であるという欠点
があった二 （発明の詳細な説明） 本発明の目的は仮想システムから送出された入出力命令
で直接実システムの入出力装置を駆動できるように構成
して上記欠点を除去し、仮想システム上の実行時間を短
縮できるように構成した仮想システムの入出力制御方式
を提供することＫある。
−バーヘッドが大きく、仮想システム上の実行時間が実
システム上あ実行時間に比較して数倍であるという欠点
があった二 （発明の詳細な説明） 本発明の目的は仮想システムから送出された入出力命令
で直接実システムの入出力装置を駆動できるように構成
して上記欠点を除去し、仮想システム上の実行時間を短
縮できるように構成した仮想システムの入出力制御方式
を提供することＫある。
（発明の原理と作用の説明）
本発明による仮想システムの入出力制御方式は、実シス
テムに対応した複数の仮想システムを実行するためのも
のである。実システムは主記憶装置と、システムインタ
ーフェース装置と、中央処理装置と、データ制御装置と
、入出力装置とを具備したものである。
テムに対応した複数の仮想システムを実行するためのも
のである。実システムは主記憶装置と、システムインタ
ーフェース装置と、中央処理装置と、データ制御装置と
、入出力装置とを具備したものである。
仮装システムと実システムとの対応を定義するためには
、アドレス変換表と入出力装置変換表とを主記憶装置に
具備している。アドレス変換表は仮想システムのアドレ
スと実システムのアドレスとを対応させたものである。
、アドレス変換表と入出力装置変換表とを主記憶装置に
具備している。アドレス変換表は仮想システムのアドレ
スと実システムのアドレスとを対応させたものである。
入出力装置変換表は仮想システムの入出力装置と実シス
テムの入出力装置とを対応させたものである。また、実
システムの中央処理装置とデータ制御装置、との通信を
行うため、仮想システムの実行時に入出力命令の存在を
検出した場合には仮想計算機識別子、入出力装置番号、
ならびにチャネルプログラムアドレスから成立つ情報を
主記憶装置の内部に具備しである工したがって、入出力
命令の存在の通知を受けたデータ制御装置が仮想計算機
識別子、入出力装置番号、ならびにチャネルプログラム
アドレスをアドレス変換表と入出力装置変換表とによっ
て、実システムにおける入出力装置とチャネルプログラ
ムとに変換する。これによって実システムは入出力動作
を実行する。
テムの入出力装置とを対応させたものである。また、実
システムの中央処理装置とデータ制御装置、との通信を
行うため、仮想システムの実行時に入出力命令の存在を
検出した場合には仮想計算機識別子、入出力装置番号、
ならびにチャネルプログラムアドレスから成立つ情報を
主記憶装置の内部に具備しである工したがって、入出力
命令の存在の通知を受けたデータ制御装置が仮想計算機
識別子、入出力装置番号、ならびにチャネルプログラム
アドレスをアドレス変換表と入出力装置変換表とによっ
て、実システムにおける入出力装置とチャネルプログラ
ムとに変換する。これによって実システムは入出力動作
を実行する。
本発明は上記仮想システム、の入出力制御方式を規定す
るものであシ、このような入出力制御方式は上記実シス
テムと一体化、され、必要な情報を主記憶装置に内蔵し
たものである。
るものであシ、このような入出力制御方式は上記実シス
テムと一体化、され、必要な情報を主記憶装置に内蔵し
たものである。
（実施例の説明）
次に本発明について図面を参照して詳細に説明する。
第１図は本発明による入出力制御方式における仮想シス
テムと実システムとの対応の一実施例を示す図である。
テムと実システムとの対応の一実施例を示す図である。
第１図においては、仮想システムのアトビスが実システ
ムの実アドレスに対応付けられている。仮想システムの
第ｉの仮！計算機は第１図においてＶＭｉ で表示し
であるが、この仮想計算、機が仮想アドレス機構を具備
した計算機であると想定する。実システムの実計算機は
第１図においてＢＭで表示しであるが、この実計算機も
仮想アドレス機構を具備した計算機であると想定する。
ムの実アドレスに対応付けられている。仮想システムの
第ｉの仮！計算機は第１図においてＶＭｉ で表示し
であるが、この仮想計算、機が仮想アドレス機構を具備
した計算機であると想定する。実システムの実計算機は
第１図においてＢＭで表示しであるが、この実計算機も
仮想アドレス機構を具備した計算機であると想定する。
第１の仮想計算機が実計算機上を走行していると想定す
れば、仮想システムの仮想アドレスは仮想システムのア
ドレス変換表によって仮想システムの実アドレスに変換
される。第１の仮想システムのアドレス変換表は第１図
においてＶＭ （１）ＡＴによって表示しである。仮想
システムのアドレス変換表によって求められた実アドレ
スは実際には実計算機のアドレス変換表によ゛って実シ
ステムの実アドレスに変換する必要がある。実計算機の
アドレス変換表は第１図においてＢＭＡＴによって表示
しである。従来、この多重アドレス変換は仮想計算機制
御用プログラムによって実行していたが、本発明におい
てもこの形式の多重アドレス変換を利用する点において
は従来方式と変わらない。
れば、仮想システムの仮想アドレスは仮想システムのア
ドレス変換表によって仮想システムの実アドレスに変換
される。第１の仮想システムのアドレス変換表は第１図
においてＶＭ （１）ＡＴによって表示しである。仮想
システムのアドレス変換表によって求められた実アドレ
スは実際には実計算機のアドレス変換表によ゛って実シ
ステムの実アドレスに変換する必要がある。実計算機の
アドレス変換表は第１図においてＢＭＡＴによって表示
しである。従来、この多重アドレス変換は仮想計算機制
御用プログラムによって実行していたが、本発明におい
てもこの形式の多重アドレス変換を利用する点において
は従来方式と変わらない。
第２図は仮想システムにおける入出力装置の構成と実シ
ステムにおける入出力装置の構成との対応を示す図であ
る。仮想システ、ムにお、ける第１の仮想計算機に接続
された入出力装置は、第１の仮想計算機の制御プログラ
ムによって管理された入出力管理テーブルに登録されて
いる。第１の入出力管理テーブルは第２図においてＶＩ
ＯＴｉによって表示しである。仮想計算機の入出力装置
は必ずしも実計算機の入出力装置と一対一の対応が付け
られていないので、仮想計算機の入出力装置は仮想入出
力装置／実入出力装置の入出力装置変換表によって実計
算機上の入出力装置に対応付けである。仮想入出力装置
／実入出力装置の入出力装置変換表は第２図においてＶ
−ＢＩＯＴＩＣよって表示しである。第２図において（
ａ）はＶ＝ＢＩＯＴの一実施例を示す図である。すなわ
ち、Ｖ−ＢＩＯＴのインデックス２０１によって仮想シ
ステム′の入出力装置と実システムの入出力装置とが対
応付けられている模様を示す。
ステムにおける入出力装置の構成との対応を示す図であ
る。仮想システ、ムにお、ける第１の仮想計算機に接続
された入出力装置は、第１の仮想計算機の制御プログラ
ムによって管理された入出力管理テーブルに登録されて
いる。第１の入出力管理テーブルは第２図においてＶＩ
ＯＴｉによって表示しである。仮想計算機の入出力装置
は必ずしも実計算機の入出力装置と一対一の対応が付け
られていないので、仮想計算機の入出力装置は仮想入出
力装置／実入出力装置の入出力装置変換表によって実計
算機上の入出力装置に対応付けである。仮想入出力装置
／実入出力装置の入出力装置変換表は第２図においてＶ
−ＢＩＯＴＩＣよって表示しである。第２図において（
ａ）はＶ＝ＢＩＯＴの一実施例を示す図である。すなわ
ち、Ｖ−ＢＩＯＴのインデックス２０１によって仮想シ
ステム′の入出力装置と実システムの入出力装置とが対
応付けられている模様を示す。
第３図は本発明による入出力制御方式に使、用される実
計算機の構成の一実施例を示す図である。
計算機の構成の一実施例を示す図である。
：Ｉ
第３図において、実計算機は主記憶装置１と、システム
インターフェース装置２と、中央処理装置３と、データ
制御装置４と、入出力装置５とから成立つ。中央処理装
置３は仮想システム識別子レジスタ３０１と、第１のメ
モリアドレスレジスタａ （１’ ２と゛、第１のデー
−レジスタ３０３と、命令実行回路３０４と、第１のメ
モリアクセス制御回路ｉ０５とを具備している。データ
制御装置４は第２のメモリアドレスレジスタ４０１と、
第２のデータレジスタ４０２と、第２のメモリアクセス
制御回路４０′３と、データ転送制御回路４０４とを具
備している。主記憶装置１はシステムインターフェース
装置２に対して信号線１００１で゛接続され、システム
インターフェース装置２は中央処理装置３”Ｋ対して信
号線１００２’で接続され、データ制御装置４に始して
信号線１００３で接続されでいる。データ制御装置４は
入出力装置５に対して信号＠１００４で接続されている
。中央処理装装置３において仮想システム識別子レジス
タ３０１は現在実行中の仮想システムの識別子を保持す
るレジスタであ本。゛第１のメ篭りけドレスレジスタ３
０２は主記憶装置１をアクセスする゛ためのアドレスを
保持するレジスタである。第１０データレジスタ３０３
は主記憶装置１とのデータの授受を行うためのレジスタ
である。命令実行回路３０４は命令を実行する回路であ
シ、第１のメモリアクセス制御回路３０５は主記憶装置
１とのデータの授受を管理するための回路である。また
、データ制御装置４ｉいて竺２のメモリアドレスレジス
タ４０１．第２のデータレジスタ４０２゜第２のメモリ
アクセス制御回路′４０３はそれぞれ第１のメモリナト
レスレジスタ、３０１．第１のデータレジスタ：ｊ０２
．等１のメモリアクセス制御回路３０５と晶じ種類の回
路で返るが、現在実行中の情報を取扱うものではなく、
システムインターフェース装置２と入出力装置′５との
間で転送される情報の管理を行うものである。また、デ
ータ転送制御回路４□０４はデータめ転送を制御するも
のである。 □ 実中央処理装置３上で第１の仮想マシンＶＭｉが動作し
ていると想定する。この場合、第１の仮想システム識別
子レジスタ３０１には第１の仮想計算機ＩＣＪＩ応した
識別子が命令実行回路３０４によって設定しである。第
１６仮想計算□機に対して命令実行回路３０４によって
入出力命令の存在が検出′されると、命令集行回ｍ３６
４’に゛よって第１のメモリアクセス制御回路３０５が
動作を開始゛す″る。そこで、主記憶装置１に卦ける中
央処理装置／データ餉御装置の通信領域に対して、第４
図に示すようなＶＭ識別子、入出力装置番号、ならびＫ
ＣＰアドレスを設定する゛。ことで、ＶＭは仮゛想計算
機、ＣＰはチャネルプログ′ラムをそれぞれ表わすすさ
らに％□この状態ではシス゛テムイン□ターフエ゛−ス
装置２を介し、主起”憶装置１はデータ制御装置４に対
して入出力命令が発行ｉ′にたことを蓬知する。この通
知を受ｉたデータ軸御装装置”４では主記憶装置１に′
Ｎける１記通信領□域の□値を第２１のメモリアドレス
”レジ′スタ４Ｏ−ＩＶＣセットし、゛第□２のメモリ
アク層ス回路４−０３を動作させ゛て□第２′。
インターフェース装置２と、中央処理装置３と、データ
制御装置４と、入出力装置５とから成立つ。中央処理装
置３は仮想システム識別子レジスタ３０１と、第１のメ
モリアドレスレジスタａ （１’ ２と゛、第１のデー
−レジスタ３０３と、命令実行回路３０４と、第１のメ
モリアクセス制御回路ｉ０５とを具備している。データ
制御装置４は第２のメモリアドレスレジスタ４０１と、
第２のデータレジスタ４０２と、第２のメモリアクセス
制御回路４０′３と、データ転送制御回路４０４とを具
備している。主記憶装置１はシステムインターフェース
装置２に対して信号線１００１で゛接続され、システム
インターフェース装置２は中央処理装置３”Ｋ対して信
号線１００２’で接続され、データ制御装置４に始して
信号線１００３で接続されでいる。データ制御装置４は
入出力装置５に対して信号＠１００４で接続されている
。中央処理装装置３において仮想システム識別子レジス
タ３０１は現在実行中の仮想システムの識別子を保持す
るレジスタであ本。゛第１のメ篭りけドレスレジスタ３
０２は主記憶装置１をアクセスする゛ためのアドレスを
保持するレジスタである。第１０データレジスタ３０３
は主記憶装置１とのデータの授受を行うためのレジスタ
である。命令実行回路３０４は命令を実行する回路であ
シ、第１のメモリアクセス制御回路３０５は主記憶装置
１とのデータの授受を管理するための回路である。また
、データ制御装置４ｉいて竺２のメモリアドレスレジス
タ４０１．第２のデータレジスタ４０２゜第２のメモリ
アクセス制御回路′４０３はそれぞれ第１のメモリナト
レスレジスタ、３０１．第１のデータレジスタ：ｊ０２
．等１のメモリアクセス制御回路３０５と晶じ種類の回
路で返るが、現在実行中の情報を取扱うものではなく、
システムインターフェース装置２と入出力装置′５との
間で転送される情報の管理を行うものである。また、デ
ータ転送制御回路４□０４はデータめ転送を制御するも
のである。 □ 実中央処理装置３上で第１の仮想マシンＶＭｉが動作し
ていると想定する。この場合、第１の仮想システム識別
子レジスタ３０１には第１の仮想計算機ＩＣＪＩ応した
識別子が命令実行回路３０４によって設定しである。第
１６仮想計算□機に対して命令実行回路３０４によって
入出力命令の存在が検出′されると、命令集行回ｍ３６
４’に゛よって第１のメモリアクセス制御回路３０５が
動作を開始゛す″る。そこで、主記憶装置１に卦ける中
央処理装置／データ餉御装置の通信領域に対して、第４
図に示すようなＶＭ識別子、入出力装置番号、ならびＫ
ＣＰアドレスを設定する゛。ことで、ＶＭは仮゛想計算
機、ＣＰはチャネルプログ′ラムをそれぞれ表わすすさ
らに％□この状態ではシス゛テムイン□ターフエ゛−ス
装置２を介し、主起”憶装置１はデータ制御装置４に対
して入出力命令が発行ｉ′にたことを蓬知する。この通
知を受ｉたデータ軸御装装置”４では主記憶装置１に′
Ｎける１記通信領□域の□値を第２１のメモリアドレス
”レジ′スタ４Ｏ−ＩＶＣセットし、゛第□２のメモリ
アク層ス回路４−０３を動作させ゛て□第２′。
データレジスタ４０２にデータを得る。第２のデータレ
ジスタ４０２にセットされているＶＭ識別子と入出力装
置番号とを使用し、仮想入出力装置／実入出力装置の変
換表によって第１の仮想計算機上の入出力装置を実計算
機上の入出力装置に対応付ける。また、ＶＭ識刷子とＣ
Ｐアドレスとを使用し、第１の仮想計算機上のアドレス
変換表、すなわちＶＭ （１）ＡＴによって仮想システ
ム内のアドレスを求める。次に、そのアドレスを使用し
実計算機のアドレス変換表、すなわちＢＭＡＴによって
対応する実システムの実アドレスを求める。これらの対
応付けによってデータ転送制御回路４０４を動作させ、
実入出力装置に入出力動作を実行させる。
ジスタ４０２にセットされているＶＭ識別子と入出力装
置番号とを使用し、仮想入出力装置／実入出力装置の変
換表によって第１の仮想計算機上の入出力装置を実計算
機上の入出力装置に対応付ける。また、ＶＭ識刷子とＣ
Ｐアドレスとを使用し、第１の仮想計算機上のアドレス
変換表、すなわちＶＭ （１）ＡＴによって仮想システ
ム内のアドレスを求める。次に、そのアドレスを使用し
実計算機のアドレス変換表、すなわちＢＭＡＴによって
対応する実システムの実アドレスを求める。これらの対
応付けによってデータ転送制御回路４０４を動作させ、
実入出力装置に入出力動作を実行させる。
最後に、主記憶装置１の内部の構造体について説明する
。主記憶装置１の内部に存在する中央処理装置／データ
制御装置の通信領域には実計算機システムに依存して固
定領域が付与されている。
。主記憶装置１の内部に存在する中央処理装置／データ
制御装置の通信領域には実計算機システムに依存して固
定領域が付与されている。
！ルチプロセサシステムを使用するときにはプロセサの
筒数に相当した数だけ固定領域が準備されている。一方
、アドレス変換！では対象となるシステムの制御プログ
ラムによらでアドレス変換テーブルが指定され、指定さ
れたアドレス変換テーブルのオリジンによって先頭位置
が定義されている。
筒数に相当した数だけ固定領域が準備されている。一方
、アドレス変換！では対象となるシステムの制御プログ
ラムによらでアドレス変換テーブルが指定され、指定さ
れたアドレス変換テーブルのオリジンによって先頭位置
が定義されている。
（発明の詳細な説明）
本発明は以上説明したように、入出力命令が送出された
ときに中央処理装置とデータ制御装置との間で通信を行
い、送出された入出力命令の仮想システム識別子、なら
びにその他の必要な情報を伝達することによって、中央
処理装置上の仮想システムがチャネルプログラムを実計
算機上のチャネルプログラムに変換する必要がないとい
う効果がある。
ときに中央処理装置とデータ制御装置との間で通信を行
い、送出された入出力命令の仮想システム識別子、なら
びにその他の必要な情報を伝達することによって、中央
処理装置上の仮想システムがチャネルプログラムを実計
算機上のチャネルプログラムに変換する必要がないとい
う効果がある。
第１図は本発明による入出力制御方式において仮想シス
テム上の主記憶装置と実システム上の主記憶装置との対
応の一実施例を示す図である。 第２図は第１図の仮想システムにおける入出力装置の構
成と第１図の実システムにお、ける入出力装置の構成と
の対応を示す図である。 第３図は本発明による入出力制御方式のもとで動作する
実計算機システムの一実施例の構成図である。 第４図は中央処理装置とデータ制御装置との通信に使用
される主記憶装置上の通信領域の一実施例を示す図であ
る。 第５図は第４図の通信領域にセットされる内容を示す図
である。 １＠・−主記憶装置 ２・―−システムインターフニーＸＷｄｌｔ３１１・−
中央処理装置 ４・会・データ制御装置 ５・・・入出力装置 ３０１・・・仮想システム識別子レジスタ３０２．４０
１−・・メモリアドレスレジスタ３０３．４０２・・・
データレジスタ ３０４・・−命令実行回路 ３０５．４０３−・・メモリアクセス制御回路４０４・
・・データ転送制御回路 １００１〜１００４・・・信号線 特許出願人 日本、電気株式会社 代理人 弁理士 井 ノ ロ 壽 才１図
テム上の主記憶装置と実システム上の主記憶装置との対
応の一実施例を示す図である。 第２図は第１図の仮想システムにおける入出力装置の構
成と第１図の実システムにお、ける入出力装置の構成と
の対応を示す図である。 第３図は本発明による入出力制御方式のもとで動作する
実計算機システムの一実施例の構成図である。 第４図は中央処理装置とデータ制御装置との通信に使用
される主記憶装置上の通信領域の一実施例を示す図であ
る。 第５図は第４図の通信領域にセットされる内容を示す図
である。 １＠・−主記憶装置 ２・―−システムインターフニーＸＷｄｌｔ３１１・−
中央処理装置 ４・会・データ制御装置 ５・・・入出力装置 ３０１・・・仮想システム識別子レジスタ３０２．４０
１−・・メモリアドレスレジスタ３０３．４０２・・・
データレジスタ ３０４・・−命令実行回路 ３０５．４０３−・・メモリアクセス制御回路４０４・
・・データ転送制御回路 １００１〜１００４・・・信号線 特許出願人 日本、電気株式会社 代理人 弁理士 井 ノ ロ 壽 才１図
Claims (1)
- 【特許請求の範囲】 実システムに対応しｔ複数の仮想システムを実行するた
めの入出力制御方式であって、前記実システムが主記憶
装置と、システムインターフェース装置と、中央処理装
置と、データ制御装置と。 入出力装置とを具備し、前記仮想システムが前記実シス
テムとの対応を定義するためのアドレス変換表と入出力
装置変換表とを具備し、前記アドレス変換表が前記仮想
システムのアドレスと前記実システムのアドレスとを対
応させ、前記入出力装置変換表が前記仮想システムの人
出・力装置と前記実システムの前記入出力装置とを対応
させ、前記実システムの前記中央処理装置と前記データ
制御装置とで通信を行うため、仮想システム実行時に入
出力命令の存在を検出した場合、仮想計算機識別子、入
出力装置番号、ならびにチャネルプログラムアドレスか
ら成立つ情報を前記主記憶装置が内部の通信領域に具備
し、前記入出力命令の存在の通知を受けた前記データ制
御装置が前記仮想計算機識別子、前記入出力装置番号、
ならびに前記チャネルプログラムアドレスを前記アドレ
ス変換表と約記入出力装置変換表とによって前記実シス
テムの前記入出力装置とチャネルプログラムとに変換し
、これＫよって入出力動作を実行することを特徴とした
仮想システムの入出力制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57082269A JPS58200363A (ja) | 1982-05-14 | 1982-05-14 | 仮想システムの入出力制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57082269A JPS58200363A (ja) | 1982-05-14 | 1982-05-14 | 仮想システムの入出力制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58200363A true JPS58200363A (ja) | 1983-11-21 |
Family
ID=13769759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57082269A Pending JPS58200363A (ja) | 1982-05-14 | 1982-05-14 | 仮想システムの入出力制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58200363A (ja) |
Cited By (4)
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|---|---|---|---|---|
| JPS61262851A (ja) * | 1985-05-16 | 1986-11-20 | Nec Corp | 仮想計算機の拡張入出力機能方式 |
| EP0213952A2 (en) * | 1985-09-03 | 1987-03-11 | Fujitsu Limited | Computer system for controlling virtual machines |
| JP2005353055A (ja) * | 2004-05-27 | 2005-12-22 | Internatl Business Mach Corp <Ibm> | ページング可能モード仮想環境でのデータ転送を容易にするシステム、およびコンピュータ・プログラム |
| JP6739689B1 (ja) * | 2019-11-26 | 2020-08-12 | 三菱電機株式会社 | プログラマブルコントローラ |
Citations (1)
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-
1982
- 1982-05-14 JP JP57082269A patent/JPS58200363A/ja active Pending
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