JPH05324534A - Ｄｍａ転送方式 - Google Patents
Ｄｍａ転送方式Info
- Publication number
- JPH05324534A JPH05324534A JP14857892A JP14857892A JPH05324534A JP H05324534 A JPH05324534 A JP H05324534A JP 14857892 A JP14857892 A JP 14857892A JP 14857892 A JP14857892 A JP 14857892A JP H05324534 A JPH05324534 A JP H05324534A
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- Japan
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- dma transfer
- channel number
- transfer
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Abstract
(57)【要約】
【目的】 情報処理装置の設計における柔軟性を増す。
【構成】 ＤＭＡ転送要求信号がアクティブになると、
サービスチャネル決定回路１０６により仮チャネル番号
を決定し、チャネル割当てレジスタ１０５により仮チャ
ネル番号に対応する実チャネル番号を読出し、この実チ
ャネル番号に基づいて、アドレスをアドレスレジスタ１
０１から、転送バイト数をカウントレジスタ１０２か
ら、動作モードをモード制御レジスタからそれぞれ読み
出し、バスサイクル制御部１０３によりバスサイクルを
起動しＤＭＡ転送を行う。
サービスチャネル決定回路１０６により仮チャネル番号
を決定し、チャネル割当てレジスタ１０５により仮チャ
ネル番号に対応する実チャネル番号を読出し、この実チ
ャネル番号に基づいて、アドレスをアドレスレジスタ１
０１から、転送バイト数をカウントレジスタ１０２か
ら、動作モードをモード制御レジスタからそれぞれ読み
出し、バスサイクル制御部１０３によりバスサイクルを
起動しＤＭＡ転送を行う。
Description
【０００１】
【産業上の利用分野】本発明は、情報処理装置における
入出力方式に関するものであり、特にダイレクト・メモ
リ・アクセス（以下ＤＭＡと略す）転送方式に関するも
のである。
入出力方式に関するものであり、特にダイレクト・メモ
リ・アクセス（以下ＤＭＡと略す）転送方式に関するも
のである。
【０００２】
【従来の技術】ＤＭＡ転送装置は、磁気ディスク装置，
通信装置，ディスプレイ装置などの入出力装置と主記憶
装置との間のデータ転送を中央処理装置に代って高速に
行うための装置である。
通信装置，ディスプレイ装置などの入出力装置と主記憶
装置との間のデータ転送を中央処理装置に代って高速に
行うための装置である。
【０００３】ＤＭＡ転送装置は、通常複数の入出力装置
に対応するように構成されており、１つの入出力装置ご
とに１つのチャネルと呼ばれるデータ転送回路を保有し
ている。
に対応するように構成されており、１つの入出力装置ご
とに１つのチャネルと呼ばれるデータ転送回路を保有し
ている。
【０００４】このチャネルは図２に示すように、ＤＭＡ
転送に必要な情報（転送モード，転送先又は転送元のメ
モリアドレス，転送バイト数等）を記憶するモード制御
レジスタ２０３と、アドレスレジスタ２０１と、カウン
トレジスタ２０２とを備え、ＤＭＡ転送起動時に、これ
らの情報が読出され、対応する入出力装置に合致したデ
ータ転送動作を行う。２０４はバスサイクル制御部、２
０５はサービスチャネル決定回路である。
転送に必要な情報（転送モード，転送先又は転送元のメ
モリアドレス，転送バイト数等）を記憶するモード制御
レジスタ２０３と、アドレスレジスタ２０１と、カウン
トレジスタ２０２とを備え、ＤＭＡ転送起動時に、これ
らの情報が読出され、対応する入出力装置に合致したデ
ータ転送動作を行う。２０４はバスサイクル制御部、２
０５はサービスチャネル決定回路である。
【０００５】ＤＭＡ転送装置内のチャネルと入出力装置
とのインターフェイスはＤＭＡＲＱ信号とＤＭＡＡＣＫ
信号により行う。図２に示す従来例では、４つのチャネ
ルを内蔵するため、ＤＭＡＲＱ３−０信号を４本，ＤＭ
ＡＡＣＫ３−０信号を４本，計８本のインターフェース
信号を持つ。チャネル０にＤＭＡＲＱ０．ＤＭＡＡＣＫ
０が対応し、チャネル１にＤＭＡＲＱ１．ＤＭＡＡＣＫ
１が対応する。チャネル２からチャネル３についても同
様である。ＤＭＡＲＱ信号は図３に示す入出力装置３０
３〜３０６からＤＭＡ転送装置３０２へのＤＭＡ転送要
求信号、ＤＭＡＡＣＫ信号はＤＭＡ転送装置３０２から
入出力装置３０３〜３０６へのＤＭＡ転送許可信号であ
る。
とのインターフェイスはＤＭＡＲＱ信号とＤＭＡＡＣＫ
信号により行う。図２に示す従来例では、４つのチャネ
ルを内蔵するため、ＤＭＡＲＱ３−０信号を４本，ＤＭ
ＡＡＣＫ３−０信号を４本，計８本のインターフェース
信号を持つ。チャネル０にＤＭＡＲＱ０．ＤＭＡＡＣＫ
０が対応し、チャネル１にＤＭＡＲＱ１．ＤＭＡＡＣＫ
１が対応する。チャネル２からチャネル３についても同
様である。ＤＭＡＲＱ信号は図３に示す入出力装置３０
３〜３０６からＤＭＡ転送装置３０２へのＤＭＡ転送要
求信号、ＤＭＡＡＣＫ信号はＤＭＡ転送装置３０２から
入出力装置３０３〜３０６へのＤＭＡ転送許可信号であ
る。
【０００６】情報処理装置の設計者は、ＤＭＡ転送装置
のどのチャネルにどの入出力装置を接続するかを決定す
ると、入出力装置のＤＭＡ転送要求信号をＤＭＡ転送装
置の決定したチャネルのＤＭＡＲＱ信号に接続する。例
えば、チャネル１に接続する場合にはＤＭＡＲＱ１に接
続する。次に、決定したチャネルのＤＭＡＡＣＫ信号を
入出力装置のＤＭＡ転送許可信号に接続する。例えば、
チャネル１を接続する場合にはＤＭＡＡＣＫ１信号を入
出力装置３０４のＤＭＡ転送許可信号に接続する。
のどのチャネルにどの入出力装置を接続するかを決定す
ると、入出力装置のＤＭＡ転送要求信号をＤＭＡ転送装
置の決定したチャネルのＤＭＡＲＱ信号に接続する。例
えば、チャネル１に接続する場合にはＤＭＡＲＱ１に接
続する。次に、決定したチャネルのＤＭＡＡＣＫ信号を
入出力装置のＤＭＡ転送許可信号に接続する。例えば、
チャネル１を接続する場合にはＤＭＡＡＣＫ１信号を入
出力装置３０４のＤＭＡ転送許可信号に接続する。
【０００７】このようにＤＭＡ転送装置３０２のどのチ
ャネルにどの入出力装置３０３〜３０６を接続するかを
一度決定してハードウェアを設計してしまうと、チャネ
ルと入出力装置の対応を変更することは困難になる。
ャネルにどの入出力装置３０３〜３０６を接続するかを
一度決定してハードウェアを設計してしまうと、チャネ
ルと入出力装置の対応を変更することは困難になる。
【０００８】実際にＤＭＡ転送を行う場合の処理フロー
を以下に示す。この場合、チャネル０を例とする。 中央処理装置３０１は、ＤＭＡ転送を行う入出力装置
３０３に対応するチャネル０の転送モードレジスタ２０
３，アドレスレジスタ２０１，カウントレジスタ２０２
にデータバス３０７，２０６を経由して値を設定する。 また入出力装置３０３にもリード／ライトコマンドを
書込む。 入出力装置はデータが用意できると、ＤＭＡＲＱ信号
をアクティブにする。 ＤＭＡ転送装置３０２の前記入出力装置が接続されて
いるチャネルはＤＭＡＲＱ信号を受付けると、そのチャ
ネルの転送モード，転送先／転送元メモリアドレス，転
送バイト数を読出し、ＤＭＡ転送を行うバスサイクルを
起動する。またＤＭＡＡＣＫ３−０の内、前記チャネル
に該当するＤＭＡＡＣＫ信号をアクティブにする。 入出力装置３０３は、前記ＤＭＡＡＣＫ信号を受付け
ると、読出しの場合にはデータをデータバス３０７に出
力し、書込みの場合にはデータバス３０７上のデータを
取込み、内部に記憶する。
を以下に示す。この場合、チャネル０を例とする。 中央処理装置３０１は、ＤＭＡ転送を行う入出力装置
３０３に対応するチャネル０の転送モードレジスタ２０
３，アドレスレジスタ２０１，カウントレジスタ２０２
にデータバス３０７，２０６を経由して値を設定する。 また入出力装置３０３にもリード／ライトコマンドを
書込む。 入出力装置はデータが用意できると、ＤＭＡＲＱ信号
をアクティブにする。 ＤＭＡ転送装置３０２の前記入出力装置が接続されて
いるチャネルはＤＭＡＲＱ信号を受付けると、そのチャ
ネルの転送モード，転送先／転送元メモリアドレス，転
送バイト数を読出し、ＤＭＡ転送を行うバスサイクルを
起動する。またＤＭＡＡＣＫ３−０の内、前記チャネル
に該当するＤＭＡＡＣＫ信号をアクティブにする。 入出力装置３０３は、前記ＤＭＡＡＣＫ信号を受付け
ると、読出しの場合にはデータをデータバス３０７に出
力し、書込みの場合にはデータバス３０７上のデータを
取込み、内部に記憶する。
【０００９】
【発明が解決しようとする課題】上述したように、ＤＭ
Ａ転送装置のどのチャネルと、どの入出力装置とを接続
するかは、あらかじめ決めなければならず、設計及び製
作完了後に、この接続を変更することは困難である。
Ａ転送装置のどのチャネルと、どの入出力装置とを接続
するかは、あらかじめ決めなければならず、設計及び製
作完了後に、この接続を変更することは困難である。
【００１０】本発明の目的は、情報処理装置を設計する
場合に柔軟性を増すことができ、設計変更等が容易なＤ
ＭＡ転送方式を提供することにある。
場合に柔軟性を増すことができ、設計変更等が容易なＤ
ＭＡ転送方式を提供することにある。
【００１１】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係るＤＭＡ転送方式は、転送先又は転送元
のメモリアドレスを記憶するアドレスレジスタ群と、転
送すべきバイト数を記憶するカウントレジスタ群と、バ
スサイクルを動作させるバスサイクル制御部と、動作モ
ードを記憶するモード制御レジスタ群と、ＤＭＡ転送要
求信号から動作させるべき仮チャネル番号を決定するサ
ービスチャネル決定回路と、仮チャネル番号に対応する
実チャネル番号を記憶するチャネル割当レジスタ群とを
有し、ＤＭＡ転送要求信号がアクティブになると、前記
サービスチャネル決定回路により仮チャネル番号を決定
し、前記チャネル割当レジスタ群により前記仮チャネル
番号に対応する実チャネル番号を読出し、前記実チャネ
ル番号により前記アドレスレジスタ群から対応するアド
レスを読出し、前記カウントレジスタ群から対応する転
送バイト数を読出し、前記モード制御レジスタ群から対
応する動作モードを読出し、前記バスサイクル制御部に
よりバスサイクルを起動しＤＭＡ転送を行うものであ
る。
め、本発明に係るＤＭＡ転送方式は、転送先又は転送元
のメモリアドレスを記憶するアドレスレジスタ群と、転
送すべきバイト数を記憶するカウントレジスタ群と、バ
スサイクルを動作させるバスサイクル制御部と、動作モ
ードを記憶するモード制御レジスタ群と、ＤＭＡ転送要
求信号から動作させるべき仮チャネル番号を決定するサ
ービスチャネル決定回路と、仮チャネル番号に対応する
実チャネル番号を記憶するチャネル割当レジスタ群とを
有し、ＤＭＡ転送要求信号がアクティブになると、前記
サービスチャネル決定回路により仮チャネル番号を決定
し、前記チャネル割当レジスタ群により前記仮チャネル
番号に対応する実チャネル番号を読出し、前記実チャネ
ル番号により前記アドレスレジスタ群から対応するアド
レスを読出し、前記カウントレジスタ群から対応する転
送バイト数を読出し、前記モード制御レジスタ群から対
応する動作モードを読出し、前記バスサイクル制御部に
よりバスサイクルを起動しＤＭＡ転送を行うものであ
る。
【００１２】
【作用】ＤＭＡ転送要求信号がアクティブになると、仮
チャネル番号を決定し、該仮チャネル番号に対応する実
チャネル番号を読出す。この実チャネル番号により、対
応するアドレス，対応する転送バイト数，対応する動作
モードをそれぞれ読出し、かつバスサイクルを起動し、
ＤＭＡ転送を行う。
チャネル番号を決定し、該仮チャネル番号に対応する実
チャネル番号を読出す。この実チャネル番号により、対
応するアドレス，対応する転送バイト数，対応する動作
モードをそれぞれ読出し、かつバスサイクルを起動し、
ＤＭＡ転送を行う。
【００１３】
【実施例】以下、本発明の一実施例を図により説明す
る。図１は、本発明の一実施例を示すブロック図であ
る。
る。図１は、本発明の一実施例を示すブロック図であ
る。
【００１４】図において、本発明のＤＭＡ転送装置は、
転送先又は転送元のメモリアドレスを記憶するアドレス
レジスタ１０１と、転送すべきバイト数を記憶するカウ
ントレジスタ１０２と、バスサイクルを動作させるバス
サイクル制御部１０３と、動作モードを記憶するモード
制御レジスタ１０４と、ＤＭＡ転送要求信号から動作さ
せるべき仮チャネル番号を決定するサービスチャネル決
定回路１０６と、仮チャネル番号に対応する実チャネル
番号を記憶するチャネル割当てレジスタ１０５とを有し
ている。
転送先又は転送元のメモリアドレスを記憶するアドレス
レジスタ１０１と、転送すべきバイト数を記憶するカウ
ントレジスタ１０２と、バスサイクルを動作させるバス
サイクル制御部１０３と、動作モードを記憶するモード
制御レジスタ１０４と、ＤＭＡ転送要求信号から動作さ
せるべき仮チャネル番号を決定するサービスチャネル決
定回路１０６と、仮チャネル番号に対応する実チャネル
番号を記憶するチャネル割当てレジスタ１０５とを有し
ている。
【００１５】本実施例では、図３に示すように４つの入
出力装置３０３〜３０６を備え、ＤＭＡ転送装置内のチ
ャネルの数は４本である。４つの入出力装置に便宜上０
〜３の番号を付け“０”の入出力装置３０３は仮チャネ
ル０，“１”の入出力装置３０４は仮チャネル１，
“２”の入出力装置３０５は仮チャネル２，“３”の入
出力装置３０６は仮チャネル３に接続されるものとす
る。
出力装置３０３〜３０６を備え、ＤＭＡ転送装置内のチ
ャネルの数は４本である。４つの入出力装置に便宜上０
〜３の番号を付け“０”の入出力装置３０３は仮チャネ
ル０，“１”の入出力装置３０４は仮チャネル１，
“２”の入出力装置３０５は仮チャネル２，“３”の入
出力装置３０６は仮チャネル３に接続されるものとす
る。
【００１６】ＤＭＡＲＱ０は、入出力装置３０３から仮
チャネル０へのＤＭＡ転送要求信号，ＤＭＡＲＱ１は入
出力装置３０４から仮チャネル１へのＤＭＡ転送要求信
号，ＤＭＡＲＱ２は入出力装置３０５から仮チャネル２
へのＤＭＡ転送要求信号，ＤＭＡＲＱ３は入出力装置３
０６から仮チャネル３へのＤＭＡ転送要求信号である。
チャネル０へのＤＭＡ転送要求信号，ＤＭＡＲＱ１は入
出力装置３０４から仮チャネル１へのＤＭＡ転送要求信
号，ＤＭＡＲＱ２は入出力装置３０５から仮チャネル２
へのＤＭＡ転送要求信号，ＤＭＡＲＱ３は入出力装置３
０６から仮チャネル３へのＤＭＡ転送要求信号である。
【００１７】ＤＭＡＡＣＫ０は仮チャネル０から入出力
装置３０３へのＤＭＡ転送許可信号，ＤＭＡＡＣＫ１は
仮チャネル１から入出力装置３０４へのＤＭＡ転送許可
信号，ＤＭＡＡＣＫ２は仮チャネル２から入出力装置３
０５へのＤＭＡ転送許可信号，ＤＭＡＡＣＫ３は仮チャ
ネル３から入出力装置３０６へのＤＭＡ転送許可信号で
ある。
装置３０３へのＤＭＡ転送許可信号，ＤＭＡＡＣＫ１は
仮チャネル１から入出力装置３０４へのＤＭＡ転送許可
信号，ＤＭＡＡＣＫ２は仮チャネル２から入出力装置３
０５へのＤＭＡ転送許可信号，ＤＭＡＡＣＫ３は仮チャ
ネル３から入出力装置３０６へのＤＭＡ転送許可信号で
ある。
【００１８】本発明では、仮チャネルから実チャネルへ
の変換を行うチャネル割当てレジスタを備える。例え
ば、仮チャネル３に実チャネル０，仮チャネル２に実チ
ャネル１，仮チャネル１に実チャネル２，仮チャネル０
に実チャネル３を割当てる場合には、チャネル割当てレ
ジスタに以下のように値を設定する。
の変換を行うチャネル割当てレジスタを備える。例え
ば、仮チャネル３に実チャネル０，仮チャネル２に実チ
ャネル１，仮チャネル１に実チャネル２，仮チャネル０
に実チャネル３を割当てる場合には、チャネル割当てレ
ジスタに以下のように値を設定する。
【００１９】
【００２０】そして、中央処理装置からのコマンド書込
みは変換後のチャネル番号によって行う。例えば、仮チ
ャネル０に接続される入出力装置３０３のＤＭＡ転送を
行う場合には、仮チャネル０は実チャネル３に変換され
るので、実チャネル０のモード制御レジスタ，アドレス
レジスタ，カウントレジスタに値を設定する。
みは変換後のチャネル番号によって行う。例えば、仮チ
ャネル０に接続される入出力装置３０３のＤＭＡ転送を
行う場合には、仮チャネル０は実チャネル３に変換され
るので、実チャネル０のモード制御レジスタ，アドレス
レジスタ，カウントレジスタに値を設定する。
【００２１】実際にＤＭＡ転送を行う場合の処理フロー
を以下に示す。 中央処理装置は、チャネル割当てレジスタ１０５に値
を設定し、仮チャネル→実チャネル変換の割当てを行
う。 ＤＭＡ転送を行う入出力装置に接続される仮チャネル
に対応する実チャネルのモード制御レジスタ，アドレス
レジスタ，カウントレジスタに値を設定する。また、入
出力装置にもリード／ライトコマンドを書込む。 入出力装置は、データのリード／ライトの用意ができ
ると、ＤＭＡＲＱ信号をアクティブにする。例えば入出
力装置３０３の場合にはＤＭＡＲＱ０をアクティブにす
る。 ＤＭＡ転送装置は、ＤＭＡＲＱ信号がアクティブにな
ると、ＤＭＡＲＱ信号からサービスチャネル決定回路１
０６により動作すべき仮チャネル番号を決定する。この
サービスチャネル決定回路１０６は、複数のＤＭＡＲＱ
信号がアクティブになったとき、どれをサービスするか
を決定する回路で、通常プライオリティ・エンコーダで
構成される。
を以下に示す。 中央処理装置は、チャネル割当てレジスタ１０５に値
を設定し、仮チャネル→実チャネル変換の割当てを行
う。 ＤＭＡ転送を行う入出力装置に接続される仮チャネル
に対応する実チャネルのモード制御レジスタ，アドレス
レジスタ，カウントレジスタに値を設定する。また、入
出力装置にもリード／ライトコマンドを書込む。 入出力装置は、データのリード／ライトの用意ができ
ると、ＤＭＡＲＱ信号をアクティブにする。例えば入出
力装置３０３の場合にはＤＭＡＲＱ０をアクティブにす
る。 ＤＭＡ転送装置は、ＤＭＡＲＱ信号がアクティブにな
ると、ＤＭＡＲＱ信号からサービスチャネル決定回路１
０６により動作すべき仮チャネル番号を決定する。この
サービスチャネル決定回路１０６は、複数のＤＭＡＲＱ
信号がアクティブになったとき、どれをサービスするか
を決定する回路で、通常プライオリティ・エンコーダで
構成される。
【００２２】仮チャネル番号によりチャネル割当レジス
タの該当するエントリの値を読出す。この値は実チャネ
ル番号として用いられ、モード制御レジスタ１０４，ア
ドレスレジスタ１０１，カウントレジスタ１０２へ送ら
れる。各レジスタは実チャネル番号に示されるエントリ
の転送モード，転送先／転送元アドレス，転送バイト数
を読出す。またバスサイクル制御部１０３によりＤＭＡ
転送を行うバスサイクルを起動する。またＤＭＡＡＣＫ
３−０の内、仮チャネル番号に対応するＤＭＡＡＣＫ信
号をアクティブにする。例えば仮チャネル番号が０の場
合ＤＭＡＡＣＫ０をアクティブにする。 入出力装置３０３は、前記ＤＭＡＡＣＫ信号を受付け
ると、読出しの場合にはデータをデータバス３０７に出
力し、書込みの場合にはデータバス３０７上のデータを
取込み、内部に記憶する。
タの該当するエントリの値を読出す。この値は実チャネ
ル番号として用いられ、モード制御レジスタ１０４，ア
ドレスレジスタ１０１，カウントレジスタ１０２へ送ら
れる。各レジスタは実チャネル番号に示されるエントリ
の転送モード，転送先／転送元アドレス，転送バイト数
を読出す。またバスサイクル制御部１０３によりＤＭＡ
転送を行うバスサイクルを起動する。またＤＭＡＡＣＫ
３−０の内、仮チャネル番号に対応するＤＭＡＡＣＫ信
号をアクティブにする。例えば仮チャネル番号が０の場
合ＤＭＡＡＣＫ０をアクティブにする。 入出力装置３０３は、前記ＤＭＡＡＣＫ信号を受付け
ると、読出しの場合にはデータをデータバス３０７に出
力し、書込みの場合にはデータバス３０７上のデータを
取込み、内部に記憶する。
【００２３】
【発明の効果】以上説明したように本発明によれば、入
出力装置とＤＭＡ転送装置のチャネル接続をプログラム
により変更することが可能になる。このため、情報処理
装置を設計する場合に柔軟性を増すことができ、設計変
更等が容易になる。
出力装置とＤＭＡ転送装置のチャネル接続をプログラム
により変更することが可能になる。このため、情報処理
装置を設計する場合に柔軟性を増すことができ、設計変
更等が容易になる。
【図１】本発明の一実施例に係るＤＭＡ転送装置を示す
ブロック図である。
ブロック図である。
【図２】従来例におけるＤＭＡ転送装置を示すブロック
図である。
図である。
【図３】本発明及び従来例に共通の情報処理装置を示す
システム構成図である。
システム構成図である。
１０１ アドレスレジスタ １０２ カウントレジスタ １０３ バスサイクル制御部 １０４ モード制御レジスタ １０５ チャネル割当てレジスタ １０６ サービスチャネル決定回路
Claims (1)
- 【請求項１】 転送先又は転送元のメモリアドレスを記
憶するアドレスレジスタ群と、 転送すべきバイト数を記憶するカウントレジスタ群と、 バスサイクルを動作させるバスサイクル制御部と、 動作モードを記憶するモード制御レジスタ群と、 ＤＭＡ転送要求信号から動作させるべき仮チャネル番号
を決定するサービスチャネル決定回路と、 仮チャネル番号に対応する実チャネル番号を記憶するチ
ャネル割当レジスタ群とを有し、 ＤＭＡ転送要求信号がアクティブになると、前記サービ
スチャネル決定回路により仮チャネル番号を決定し、前
記チャネル割当レジスタ群により前記仮チャネル番号に
対応する実チャネル番号を読出し、前記実チャネル番号
により前記アドレスレジスタ群から対応するアドレスを
読出し、前記カウントレジスタ群から対応する転送バイ
ト数を読出し、前記モード制御レジスタ群から対応する
動作モードを読出し、前記バスサイクル制御部によりバ
スサイクルを起動しＤＭＡ転送を行うことを特徴とする
ＤＭＡ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14857892A JPH05324534A (ja) | 1992-05-15 | 1992-05-15 | Ｄｍａ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14857892A JPH05324534A (ja) | 1992-05-15 | 1992-05-15 | Ｄｍａ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05324534A true JPH05324534A (ja) | 1993-12-07 |
Family
ID=15455880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14857892A Pending JPH05324534A (ja) | 1992-05-15 | 1992-05-15 | Ｄｍａ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05324534A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100245807B1 (ko) * | 1996-10-18 | 2000-03-02 | 윤종용 | 채널 태깅을 지니는 dma 컨트롤러 |
| US6751512B1 (en) | 1999-06-07 | 2004-06-15 | Teac Corporation | Data recorder and module |
-
1992
- 1992-05-15 JP JP14857892A patent/JPH05324534A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100245807B1 (ko) * | 1996-10-18 | 2000-03-02 | 윤종용 | 채널 태깅을 지니는 dma 컨트롤러 |
| US6751512B1 (en) | 1999-06-07 | 2004-06-15 | Teac Corporation | Data recorder and module |
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