JPS6398736A - アドレス制御回路 - Google Patents
アドレス制御回路Info
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- JPS6398736A JPS6398736A JP24590786A JP24590786A JPS6398736A JP S6398736 A JPS6398736 A JP S6398736A JP 24590786 A JP24590786 A JP 24590786A JP 24590786 A JP24590786 A JP 24590786A JP S6398736 A JPS6398736 A JP S6398736A
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- 230000002093 peripheral effect Effects 0.000 claims description 4
- 238000006243 chemical reaction Methods 0.000 abstract description 30
- 238000010586 diagram Methods 0.000 description 8
- 230000006870 function Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- PEDCQBHIVMGVHV-UHFFFAOYSA-N Glycerine Chemical compound OCC(O)CO PEDCQBHIVMGVHV-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 239000000428 dust Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
複数のレジスタを内蔵するＬＳｉを複数使用し、このＬ
Ｓｉのレジスタを二種類の機能別に夫々アクセスする場
合、同一機能群を構成するレジスタは、連続したアドレ
スでアクセスすることが出来るようにした。
Ｓｉのレジスタを二種類の機能別に夫々アクセスする場
合、同一機能群を構成するレジスタは、連続したアドレ
スでアクセスすることが出来るようにした。
本発明は論理アドレスを物理アドレスに変換するメモリ
マネージメントユニットの如き周辺制御ユニットに係り
、特に複数のレジスタを内蔵するＬＳｉを複数用いて構
成された周辺制御ユニットの各レジスタ群を、機能別に
連続したアドレスでアクセス可能とするアドレス制御回
路に関する。
マネージメントユニットの如き周辺制御ユニットに係り
、特に複数のレジスタを内蔵するＬＳｉを複数用いて構
成された周辺制御ユニットの各レジスタ群を、機能別に
連続したアドレスでアクセス可能とするアドレス制御回
路に関する。
一般に複数のレジスタを内蔵するＬＳｉの各レジスタを
選択する場合、先ずチップセレクト信号によりＬＳＩを
選択し、レジスタセレクト信号を５１内部のデコーダに
よりデコードさせ、一つのレジスタを選択している。
選択する場合、先ずチップセレクト信号によりＬＳＩを
選択し、レジスタセレクト信号を５１内部のデコーダに
よりデコードさせ、一つのレジスタを選択している。
従って、同一のＬＳｉを複数用いて周辺制？Ｉｌｌユニ
ットを構成すると、チップセレクト信号はＬＳｉの数だ
け必要となり、チップセレクト信号をデコードするデコ
ーダが必要となるが、このようなデコーダを不要とする
と共に、各ＬＳｉ内部のレジスタを機能別に分割して使
用する場合、各ＬＳＩ毎に同一機能で動作するレジスタ
群が連続したアドレスでアクセス出来ることが必要であ
る。
ットを構成すると、チップセレクト信号はＬＳｉの数だ
け必要となり、チップセレクト信号をデコードするデコ
ーダが必要となるが、このようなデコーダを不要とする
と共に、各ＬＳｉ内部のレジスタを機能別に分割して使
用する場合、各ＬＳＩ毎に同一機能で動作するレジスタ
群が連続したアドレスでアクセス出来ることが必要であ
る。
第３図は従来の技術を説明するブロック図である。
端子Ａから例えばプロセッサが送出するアドレスがデコ
ーダ４に入力し、デコードされたチップセレクト信号が
各ＬＳｉｌ〜３に送出され、例えばＬＳｉｌが選択され
る。又端子Ｂからはプロセッサが送出するレジスタセレ
クト信号がＬＳｉｌ〜３に入力する。
ーダ４に入力し、デコードされたチップセレクト信号が
各ＬＳｉｌ〜３に送出され、例えばＬＳｉｌが選択され
る。又端子Ｂからはプロセッサが送出するレジスタセレ
クト信号がＬＳｉｌ〜３に入力する。
このレジスタセレクト信号はＬＳＩ２．３がチップセレ
クト信号により選択されていないため、ＬＳＩ２，３に
おいては無視される。
クト信号により選択されていないため、ＬＳＩ２，３に
おいては無視される。
ＬＳｉｌのデコーダ５に入力したレジスタセレクト信号
は、ここでデコードされレジスタ６の内の一つを選択す
る。この選択されたレジスタには端子りから入るデータ
が書込まれるか、又は該レジスタから読出されたデータ
が端子りより送出される。
は、ここでデコードされレジスタ６の内の一つを選択す
る。この選択されたレジスタには端子りから入るデータ
が書込まれるか、又は該レジスタから読出されたデータ
が端子りより送出される。
ここで、例えば第３図がメモリマネージメントユニット
であるとすると、レジスタ６は論理アドレスを物理アド
レスに変換するテーブルを構成する変換テーブル群７と
、ＬＳｉ内部の制御情報等を格納する制御レジスタ群８
とに大別される。
であるとすると、レジスタ６は論理アドレスを物理アド
レスに変換するテーブルを構成する変換テーブル群７と
、ＬＳｉ内部の制御情報等を格納する制御レジスタ群８
とに大別される。
従って、プロセッサがこのメモリマネージメントユニッ
トを使用して、論理アドレスを物理アドレスに変換させ
、主記憶等をアクセスする場合、端子Ａにアドレスを送
出して例えばＬＳｉｌを選択すると共に、端子Ｂにレジ
スタ６の変換テーブル群７を形成するレジスタ６のレジ
スタセレクト信号を送出する。
トを使用して、論理アドレスを物理アドレスに変換させ
、主記憶等をアクセスする場合、端子Ａにアドレスを送
出して例えばＬＳｉｌを選択すると共に、端子Ｂにレジ
スタ６の変換テーブル群７を形成するレジスタ６のレジ
スタセレクト信号を送出する。
そして、次にＬＳＩ２を選択し、ＬＳＩ２の変換テーブ
ル群７を形成するレジスタ６のレジスタセレクト信号を
送出する。
ル群７を形成するレジスタ６のレジスタセレクト信号を
送出する。
上記の如く、従来はチップセレクト信号とレジスタセレ
クト信号により、必要とするレジスタを選択してデータ
を読出す必要があるため、プロセッサから見た変換テー
ブル群のアドレスはＬＳＩ毎に不連続となる。
クト信号により、必要とするレジスタを選択してデータ
を読出す必要があるため、プロセッサから見た変換テー
ブル群のアドレスはＬＳＩ毎に不連続となる。
第４図は変換テーブル群と制御レジスタ群との関係を説
明する図である。
明する図である。
ＬＳｉｌ、〜Ｎにおいて、各ＬＳＩ毎に変換テーブル群
に続いて制御レジスタ群のアドレスが割付けられている
とすると、第４図に示す如く、プロセッサから見た変換
テーブル群と制御レジスタ群の配置は、ＬＳｉｌの変換
テーブル群■に続いて制御レジスタ群■、続いてＬＳＩ
２の変換テーブル群■と制御レジスタ群■、・・−・、
ＬＳｉＮの変換テーブル群■と制御レジスタ群＠となる
。
に続いて制御レジスタ群のアドレスが割付けられている
とすると、第４図に示す如く、プロセッサから見た変換
テーブル群と制御レジスタ群の配置は、ＬＳｉｌの変換
テーブル群■に続いて制御レジスタ群■、続いてＬＳＩ
２の変換テーブル群■と制御レジスタ群■、・・−・、
ＬＳｉＮの変換テーブル群■と制御レジスタ群＠となる
。
このため、変換テーブル群■〜■は不連続な領域に割付
けられるため、プログラムから変換テーブル群を形成す
るレジスタ６のアドレスを決定する時、アドレスの加算
を行う等複雑な手順が必要で、リード／ライトに余分な
時間がかかって、システムの性能を低下させるという問
題がある。
けられるため、プログラムから変換テーブル群を形成す
るレジスタ６のアドレスを決定する時、アドレスの加算
を行う等複雑な手順が必要で、リード／ライトに余分な
時間がかかって、システムの性能を低下させるという問
題がある。
第１図は本発明の一実施例を示す回路のブロック図であ
る。
る。
第１図は第３図ＬＳｉ１〜３に、ＡＮＤ回路９と比較回
路ｌＯを追加し、この比較回路ＩＯに予め変換テーブル
群７と制御レジスタ群８の大きさに対応して定まるＬＳ
Ｉ毎に定めた比較値を入力する。
路ｌＯを追加し、この比較回路ＩＯに予め変換テーブル
群７と制御レジスタ群８の大きさに対応して定まるＬＳ
Ｉ毎に定めた比較値を入力する。
比較回路１０はレジスタセレクト信号の一部と前記比較
値とが一致した場合、ＡＮＤ回路９を経てチップセレク
ト信号を受入れ、デコーダ５をイネーブルとして、各Ｌ
Ｓｉｌｌ〜１３の変換テ−プル群７を連続したアドレス
で、アクセス可能とする。
値とが一致した場合、ＡＮＤ回路９を経てチップセレク
ト信号を受入れ、デコーダ５をイネーブルとして、各Ｌ
Ｓｉｌｌ〜１３の変換テ−プル群７を連続したアドレス
で、アクセス可能とする。
各ＬＳｉｌｌ〜１３の比較回路１０は、端子Ｆから入る
レジスタセレクト信号と、端子Ｇ、Ｈ。
レジスタセレクト信号と、端子Ｇ、Ｈ。
Ｊから夫々入力する比較値とが一致すると、ＡＮＤ回路
９に“１”を送出するため、端子Ｅから入るチップセレ
クト信号をデコーダ５に送出し、デコーダ５をイネーブ
ルとして、連続したレジスタセレクト信号により、順次
各ｔ、５ｔｔｔ〜工３の変換テーブル群７をアクセス可
能とし、第３図のデコーダ４を不要とすることが出来る
。
９に“１”を送出するため、端子Ｅから入るチップセレ
クト信号をデコーダ５に送出し、デコーダ５をイネーブ
ルとして、連続したレジスタセレクト信号により、順次
各ｔ、５ｔｔｔ〜工３の変換テーブル群７をアクセス可
能とし、第３図のデコーダ４を不要とすることが出来る
。
第１図において、端子ＥからＬＳｉｌｌ〜１３のＡＮＤ
回路９にチップセレクト信号として“１”が入力する。
回路９にチップセレクト信号として“１”が入力する。
端子ＦからはＬＳｉｌｌ〜１３の変換テーブル７を連続
したアドレスでアクセスするレジスタセレクト信号が入
力する。
したアドレスでアクセスするレジスタセレクト信号が入
力する。
端子Ｇからは、ＬＳｉｌｌの予め定めた比較値、即ち、
変換テーブル群７と制御レジスタ群８の大きさに対応し
て定まる、例えば３ビツトのチップＩＤ信号が比較回路
１０に入力し、比較回路１０は端子Ｆから入るレジスタ
セレクト信号の、例えば上位３ビツトと比較する。この
比較結果が一致すると比較回路１０は“１”をＡＮＤ回
路９に送出する。
変換テーブル群７と制御レジスタ群８の大きさに対応し
て定まる、例えば３ビツトのチップＩＤ信号が比較回路
１０に入力し、比較回路１０は端子Ｆから入るレジスタ
セレクト信号の、例えば上位３ビツトと比較する。この
比較結果が一致すると比較回路１０は“１”をＡＮＤ回
路９に送出する。
ＡＮＤ回路９は１″をデコーダ５に送出して、デコーダ
５をイネーブルとする。従って、端子Ｆから入るレジス
タセレクト信号の上位３ビツトを除くｍビットがデコー
ダ５でデコードされ、変換テーブル群７のレジスタ又は
制御レジスタ群８のレジスタを選択する。
５をイネーブルとする。従って、端子Ｆから入るレジス
タセレクト信号の上位３ビツトを除くｍビットがデコー
ダ５でデコードされ、変換テーブル群７のレジスタ又は
制御レジスタ群８のレジスタを選択する。
上記動作はＬＳｉ１２及び１３でも同様であり、チップ
ＩＤ信号のみ、ＬＳ ｉ １２は端子Ｈから、ＬＳｉ１
３は端子Ｊから入力する。
ＩＤ信号のみ、ＬＳ ｉ １２は端子Ｈから、ＬＳｉ１
３は端子Ｊから入力する。
このチップＩＤ信号は例えばレジスタ等に予めセントし
ておくもので、ＬＳｉｌｌは“ＯＯＯ″ＬＳｉ１２は０
０１”ＬＳｉ１３は０１０”の如く割付ける。
ておくもので、ＬＳｉｌｌは“ＯＯＯ″ＬＳｉ１２は０
０１”ＬＳｉ１３は０１０”の如く割付ける。
第２図は第１図のレジスタアドレス割付けを説明する図
である。
である。
ＬＳｉｌｌの変換テーブル群７を変換テーブル群■とし
、ＬＳ ｉ １２の変換テーブル群７を変換テーブル群
■とし、ＬＳｉＮの変換テーブル群７を変換テーブル群
■とすると、変換テーブル群■〜■は連続したアドレス
が割付けられ、続いてＬＳｉｌｌの制御レジスタ群８を
制御レジスタ群■とし、ＬＳｉ１２の制御レジスタ群８
を制御レジスタ群■とし、ＬＳｉＮの制御レジスタ群８
を制御レジスタ群■とすると、制御レジスタ群Φ〜■は
連続したアドレスが割付けられる。
、ＬＳ ｉ １２の変換テーブル群７を変換テーブル群
■とし、ＬＳｉＮの変換テーブル群７を変換テーブル群
■とすると、変換テーブル群■〜■は連続したアドレス
が割付けられ、続いてＬＳｉｌｌの制御レジスタ群８を
制御レジスタ群■とし、ＬＳｉ１２の制御レジスタ群８
を制御レジスタ群■とし、ＬＳｉＮの制御レジスタ群８
を制御レジスタ群■とすると、制御レジスタ群Φ〜■は
連続したアドレスが割付けられる。
即ち、例えば変換テーブル群■のアドレスの上位３ピン
トはＯＯｏ”で、変換テーブル群■のアドレスの上位３
ビツトは“００１”の如く順次アドレスが割付けられ、
又制御レジスタ群■のアドレスの上位３ビツトは“ｏｏ
ｏ″で、制御レジスタ群■のアドレスの上位３ビツトは
“００１”の如くアドレスが順次割付けられる。
トはＯＯｏ”で、変換テーブル群■のアドレスの上位３
ビツトは“００１”の如く順次アドレスが割付けられ、
又制御レジスタ群■のアドレスの上位３ビツトは“ｏｏ
ｏ″で、制御レジスタ群■のアドレスの上位３ビツトは
“００１”の如くアドレスが順次割付けられる。
（発明の効果）
以上説明した如く、本発明は各ＬＳｉ毎の変換テーブル
群及び制御レジスタ群のアドレスを連続して割付けるこ
とが可能なため、プログラムから見た変換テーブル群や
制御レジスタ群の各レジスタアドレスを決定するのに、
複雑な手順を不要とし、又アドレスを各ＬＳｉ毎のチッ
プセレクト信号にデコードするデコーダを不要とするこ
とが出来る。
群及び制御レジスタ群のアドレスを連続して割付けるこ
とが可能なため、プログラムから見た変換テーブル群や
制御レジスタ群の各レジスタアドレスを決定するのに、
複雑な手順を不要とし、又アドレスを各ＬＳｉ毎のチッ
プセレクト信号にデコードするデコーダを不要とするこ
とが出来る。
第１図は本発明の一実施例を示す回路のブロック図、
第２図は第１図のレジスタアドレス割付けを説明する図
、 第３図は従来の技術を説明するブロック図、第４図は変
換テーブル群と制御レジスタ群との関係を説明する図で
ある。 図において、 １〜３，１１〜１３はＬ Ｓ ｉ −。 ４．５はデコーダ、 ６はレジスタ、７は変換テーブ
ル群、８は制御レジスタ群、９はＡＮＤ回路、 １０
は比較回路である。 井ＭヒＢ月の一埃ジを例乏ホ丁目名のフ′ロツ２■峯
１ の フ 従床シ■拶（ｉＴ−却」月するブロックロ峯 ３ ■
、 第３図は従来の技術を説明するブロック図、第４図は変
換テーブル群と制御レジスタ群との関係を説明する図で
ある。 図において、 １〜３，１１〜１３はＬ Ｓ ｉ −。 ４．５はデコーダ、 ６はレジスタ、７は変換テーブ
ル群、８は制御レジスタ群、９はＡＮＤ回路、 １０
は比較回路である。 井ＭヒＢ月の一埃ジを例乏ホ丁目名のフ′ロツ２■峯
１ の フ 従床シ■拶（ｉＴ−却」月するブロックロ峯 ３ ■
Claims (1)
- 【特許請求の範囲】 チップセレクト信号でイネーブルとなり、レジスタセレ
クト信号をデコードするデコーダ（５）が送出するデコ
ード信号で選択される複数のレジスタが第１の機能群（
７）と第２の機能群（８）とに分割されてアクセスされ
るＬＳｉ（１１）（１２）（１３）をＮ個使用した周辺
制御ユニットにおいて、 予め定めたＬＳｉ毎の比較値と前記レジスタセレクト信
号の、一部とを比較する比較回路（１０）と、該比較回
路（１０）の送出する一致信号により、前記チップセレ
クト信号を前記デコーダ（５）に送出してイネーブルと
するＡＮＤ回路（９）とを設け、前記第１の機能群（７
）を構成するレジスタをＬＳｉ毎に結合して連続したア
ドレスを割付けると共に、前記第２の機能群（８）を構
成するレジスタをＬＳｉ毎に結合して連続したアドレス
を割付けることを特徴とするアドレス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24590786A JPS6398736A (ja) | 1986-10-16 | 1986-10-16 | アドレス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24590786A JPS6398736A (ja) | 1986-10-16 | 1986-10-16 | アドレス制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6398736A true JPS6398736A (ja) | 1988-04-30 |
Family
ID=17140599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24590786A Pending JPS6398736A (ja) | 1986-10-16 | 1986-10-16 | アドレス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6398736A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58158754A (ja) * | 1982-03-15 | 1983-09-21 | Hitachi Ltd | 制御システム |
| JPS59106062A (ja) * | 1982-12-10 | 1984-06-19 | Fujitsu Ltd | アドレス選択回路 |
-
1986
- 1986-10-16 JP JP24590786A patent/JPS6398736A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58158754A (ja) * | 1982-03-15 | 1983-09-21 | Hitachi Ltd | 制御システム |
| JPS59106062A (ja) * | 1982-12-10 | 1984-06-19 | Fujitsu Ltd | アドレス選択回路 |
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