JPH09269890A - エンディアン変換方式 - Google Patents
エンディアン変換方式Info
- Publication number
- JPH09269890A JPH09269890A JP8119196A JP8119196A JPH09269890A JP H09269890 A JPH09269890 A JP H09269890A JP 8119196 A JP8119196 A JP 8119196A JP 8119196 A JP8119196 A JP 8119196A JP H09269890 A JPH09269890 A JP H09269890A
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- JP
- Japan
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- address
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- board
- data
- unit
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- Pending
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Abstract
(57)【要約】
【課題】アクセスする領域の先頭アドレスを示す手段
と、その領域のデータ並びを入れ替える手段を設けるこ
とにより、プログラムでのバイト単位での入れ替えなし
で、かつどのアドレスからでもエンディアン変換を行う
方式を提供する。 【解決手段】ハードウェアにより、アクセス領域の先頭
を示す先頭アドレスレジスタ１０６を設け、またこのア
ドレスから始まる１ワード分のデータ並びを入れ替える
論理を設ける。これにより、マスタボード上メモリマッ
プ１０２上のＬＡＮボード用ウィンドウ領域からＬＡＮ
ボード上共有メモリ１０１をアクセスする際にどのアド
レスから始まるデータに関してもエンディアン変換を行
うことができる。
と、その領域のデータ並びを入れ替える手段を設けるこ
とにより、プログラムでのバイト単位での入れ替えなし
で、かつどのアドレスからでもエンディアン変換を行う
方式を提供する。 【解決手段】ハードウェアにより、アクセス領域の先頭
を示す先頭アドレスレジスタ１０６を設け、またこのア
ドレスから始まる１ワード分のデータ並びを入れ替える
論理を設ける。これにより、マスタボード上メモリマッ
プ１０２上のＬＡＮボード用ウィンドウ領域からＬＡＮ
ボード上共有メモリ１０１をアクセスする際にどのアド
レスから始まるデータに関してもエンディアン変換を行
うことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、エンディアン変換
方式に係り、特に、情報処理装置内の異ＣＰＵ間共有メ
モリアクセスでの変換方式に関する。
方式に係り、特に、情報処理装置内の異ＣＰＵ間共有メ
モリアクセスでの変換方式に関する。
【０００２】
【従来の技術】従来、エンディアン変換を行う方法とし
ては、読み出したデータを、ソフト／ファームウェアに
よりバイト単位に分割し、そのデータの並び替えを行っ
た後に再度１データにまとめる方法がある。また、デー
タ並びを変換する方法として、データマトリクス変換方
式が知られている。（特開平５−２４１７８１号公報）
ては、読み出したデータを、ソフト／ファームウェアに
よりバイト単位に分割し、そのデータの並び替えを行っ
た後に再度１データにまとめる方法がある。また、デー
タ並びを変換する方法として、データマトリクス変換方
式が知られている。（特開平５−２４１７８１号公報）
【０００３】
【発明が解決しようとする課題】上記の従来方式では、
ソフト／ファームウェアによるバイト単位での入れ替え
を行う分、時間がかかってしまう。また、入れ替えを行
うため、ワークメモリも必要となる。
ソフト／ファームウェアによるバイト単位での入れ替え
を行う分、時間がかかってしまう。また、入れ替えを行
うため、ワークメモリも必要となる。
【０００４】本発明は、以上の点に鑑みなされたもの
で、ハードウェアにより変換を行い、ソフト／ファーム
ウェアでの処理時間を短縮し、またシステムのワークメ
モリを使用せずに、かつどのアドレスからのデータもエ
ンディアン変換ができる変換方式を提供することを目的
とする。
で、ハードウェアにより変換を行い、ソフト／ファーム
ウェアでの処理時間を短縮し、またシステムのワークメ
モリを使用せずに、かつどのアドレスからのデータもエ
ンディアン変換ができる変換方式を提供することを目的
とする。
【０００５】
【課題を解決するための手段】本発明は、上記の目的を
達成するため、アクセス領域の先頭アドレスを設定する
設定手段と、その領域の一部または全部に対するアクセ
スの際にアドレス変換及びデータバスのレーンチェンジ
を行う手段を有する構成としたものである。
達成するため、アクセス領域の先頭アドレスを設定する
設定手段と、その領域の一部または全部に対するアクセ
スの際にアドレス変換及びデータバスのレーンチェンジ
を行う手段を有する構成としたものである。
【０００６】本発明では、前記設定手段により、アクセ
スを行う領域の先頭アドレスをソフト／ファームウェア
により設定を行い、その領域の一部または全部に対する
アクセス時、上記のアドレス変換およびデータバスのレ
ーンチェンジ手段により、見かけ上、データの並びが変
換されたものとなる。すなわち、本発明では、ソフト／
ファームウェアによるデータの並び替えなしで、またシ
ステムのワークメモリを使用せずに、かつどのアドレス
のデータからでもエンディアン変換を行うことができ
る。
スを行う領域の先頭アドレスをソフト／ファームウェア
により設定を行い、その領域の一部または全部に対する
アクセス時、上記のアドレス変換およびデータバスのレ
ーンチェンジ手段により、見かけ上、データの並びが変
換されたものとなる。すなわち、本発明では、ソフト／
ファームウェアによるデータの並び替えなしで、またシ
ステムのワークメモリを使用せずに、かつどのアドレス
のデータからでもエンディアン変換を行うことができ
る。
【０００７】
【発明の実施の形態】以下、本発明の実施例について説
明する。
明する。
【０００８】図１に本発明の一実施例の動作概念図を、
図２に本発明が適用される一実施例のシステム構成図を
示す。
図２に本発明が適用される一実施例のシステム構成図を
示す。
【０００９】まず、図２のシステム構成図について説明
する。同図において、回線変換装置１は、ＬＡＮボード
２、マスタボード３、回線ボード４からなる。ＬＡＮボ
ード２は、中央処理装置（ＣＰＵ）５、システムコント
ローラ（ＳＣ）６、ＬＡＮ回線コントローラ（ＬＡＮ
Ｃ）８、共有メモリ９、その他のデバイス７からなる。
マスタボードは、中央処理装置（ＣＰＵ）１０、システ
ムコントローラ（ＳＣ）１１、その他のデバイス１２か
らなる。回線ボード４は、中央処理装置（ＣＰＵ）１
３、システムコントローラ（ＳＣ）１６、回線コントロ
ーラ１５、共有メモリ１４、その他のデバイス１７から
なる。
する。同図において、回線変換装置１は、ＬＡＮボード
２、マスタボード３、回線ボード４からなる。ＬＡＮボ
ード２は、中央処理装置（ＣＰＵ）５、システムコント
ローラ（ＳＣ）６、ＬＡＮ回線コントローラ（ＬＡＮ
Ｃ）８、共有メモリ９、その他のデバイス７からなる。
マスタボードは、中央処理装置（ＣＰＵ）１０、システ
ムコントローラ（ＳＣ）１１、その他のデバイス１２か
らなる。回線ボード４は、中央処理装置（ＣＰＵ）１
３、システムコントローラ（ＳＣ）１６、回線コントロ
ーラ１５、共有メモリ１４、その他のデバイス１７から
なる。
【００１０】共有メモリ９は、ＬＡＮボード上ＣＰＵ５
がＳＣ６を介してアクセスし、またマスタボード上ＣＰ
Ｕ１０からもＳＣ１１を介してアクセスする。同様に共
有メモリ１４は、回線ボード上ＣＰＵ１３がＳＣ１６を
介してアクセスし、マスタボード上ＣＰＵ１０からもＳ
Ｃ１１を介してアクセスする。よって、ＬＡＮボード上
共有メモリ９は、ＣＰＵ５とＣＰＵ１０、回線ボード上
共有メモリはＣＰＵ１３とＣＰＵ１０の２つのＣＰＵか
らアクセスされる。この時、ＬＡＮボード側ＣＰＵ５に
よって、アクセスされるダブルワードデータおよび、ワ
ードデータのデータ並びは、マスタボード側ＣＰＵ１０
によってアクセスされるものと逆の順序となる。
がＳＣ６を介してアクセスし、またマスタボード上ＣＰ
Ｕ１０からもＳＣ１１を介してアクセスする。同様に共
有メモリ１４は、回線ボード上ＣＰＵ１３がＳＣ１６を
介してアクセスし、マスタボード上ＣＰＵ１０からもＳ
Ｃ１１を介してアクセスする。よって、ＬＡＮボード上
共有メモリ９は、ＣＰＵ５とＣＰＵ１０、回線ボード上
共有メモリはＣＰＵ１３とＣＰＵ１０の２つのＣＰＵか
らアクセスされる。この時、ＬＡＮボード側ＣＰＵ５に
よって、アクセスされるダブルワードデータおよび、ワ
ードデータのデータ並びは、マスタボード側ＣＰＵ１０
によってアクセスされるものと逆の順序となる。
【００１１】本実施例は上記のＳＣ１１内のＬＡＮボー
ド上共有メモリ９をアクセスする論理に使用される。
ド上共有メモリ９をアクセスする論理に使用される。
【００１２】図１は、上記論理での動作の概念を示した
もので、マスタボード上ＣＰＵ１０より、共有メモリ９
をアクセスする際にデータの並びを逆にするものであ
る。マスタボード上ＣＰＵ１０から、ダブルワードデー
タ１０４“ＡＡＢＢＣＣＤＤ”をアクセスする際に、ア
クセスするＬＡＮボード上共有メモリ１０１の先頭アド
レスをソフトウェアにより先頭アドレスレジスタ１０６
に設定する。また、このときエンディアン変換するか否
かを変換指定レジスタ１０７に設定する。本設定後、マ
スタボードメモリマップ１０２上のＬＡＮボード用ウィ
ンドウ領域１０３の先頭アドレスに対し、ダブルワード
アクセスを行った場合ハードウェアによりアドレス変換
およびデータバスのレーンチェンジが実施され、マスタ
ボード３のデータ並びに合致したデータ１０５“ＤＤＣ
ＣＢＢＡＡ”をアクセスすることができる。よって、ソ
フトウェアはどのアドレスのダブルワードデータに対し
てもバイト単位のデータ入れ替えなしで、かつシステム
のワークメモリを使用せずにエンディアン変換ができ
る。
もので、マスタボード上ＣＰＵ１０より、共有メモリ９
をアクセスする際にデータの並びを逆にするものであ
る。マスタボード上ＣＰＵ１０から、ダブルワードデー
タ１０４“ＡＡＢＢＣＣＤＤ”をアクセスする際に、ア
クセスするＬＡＮボード上共有メモリ１０１の先頭アド
レスをソフトウェアにより先頭アドレスレジスタ１０６
に設定する。また、このときエンディアン変換するか否
かを変換指定レジスタ１０７に設定する。本設定後、マ
スタボードメモリマップ１０２上のＬＡＮボード用ウィ
ンドウ領域１０３の先頭アドレスに対し、ダブルワード
アクセスを行った場合ハードウェアによりアドレス変換
およびデータバスのレーンチェンジが実施され、マスタ
ボード３のデータ並びに合致したデータ１０５“ＤＤＣ
ＣＢＢＡＡ”をアクセスすることができる。よって、ソ
フトウェアはどのアドレスのダブルワードデータに対し
てもバイト単位のデータ入れ替えなしで、かつシステム
のワークメモリを使用せずにエンディアン変換ができ
る。
【００１３】図３は上記概念をハードウェアで実施した
一実施例のエンディアン変換論理のブロック図である。
同図において、エンディアン変換論理は、先頭アドレス
レジスタ部２０４、２サイクル変換部２０５、アドレス
デコード部２０６、変換指定レジスタ部２０７、アドレ
ス変換部２０８、エンディアン変換部２０９、バスタイ
ミング変換部２１０からなる。先頭アドレスレジスタ部
２０４は上述のように、ＬＡＮボード上共有メモリ１０
１の先頭アドレスを設定するレジスタである。２サイク
ル変換部２０５は、先頭アドレスレジスタ部２０４に設
定されたアドレスが奇数アドレスの場合、奇数アドレス
からのワードアクセスというバスサイクルはバス仕様上
ないため、バイトサイクル２回に変換する（本実施例の
装置では、ハードウェア上ダブルワードサイクルはな
く、ソフトウェアでのダブルワードサイクル発生時、ワ
ードサイクルが２回発生する）。アドレスデコード部２
０６は、ＬＡＮボードストローブ信号２１３のひとつで
あるイネーブル信号を生成する。変換指定レジスタ部２
０７は、上述のエンディアン変換するか否かを設定する
レジスタである。アドレス変換部２０８は、先頭アドレ
スレジスタ２０４が示すアドレスとマスタボードアドレ
スバス２０１を加算し、ＬＡＮボード用アドレスを生成
する。エンディアン変換部は、変換指定レジスタ部２０
７が変換モードとなっている場合に、データ並びを逆に
するためのアドレス変換およびデータのレーンチェンジ
（データバスの上位の８ビット下位８ビットの入れ替
え）を行う。バスタイミング変換部２１０は、インタフ
ェースの異なるマスタボードバスタイミングと共有メモ
リアクセスタイミングのタイミング変換を行う。
一実施例のエンディアン変換論理のブロック図である。
同図において、エンディアン変換論理は、先頭アドレス
レジスタ部２０４、２サイクル変換部２０５、アドレス
デコード部２０６、変換指定レジスタ部２０７、アドレ
ス変換部２０８、エンディアン変換部２０９、バスタイ
ミング変換部２１０からなる。先頭アドレスレジスタ部
２０４は上述のように、ＬＡＮボード上共有メモリ１０
１の先頭アドレスを設定するレジスタである。２サイク
ル変換部２０５は、先頭アドレスレジスタ部２０４に設
定されたアドレスが奇数アドレスの場合、奇数アドレス
からのワードアクセスというバスサイクルはバス仕様上
ないため、バイトサイクル２回に変換する（本実施例の
装置では、ハードウェア上ダブルワードサイクルはな
く、ソフトウェアでのダブルワードサイクル発生時、ワ
ードサイクルが２回発生する）。アドレスデコード部２
０６は、ＬＡＮボードストローブ信号２１３のひとつで
あるイネーブル信号を生成する。変換指定レジスタ部２
０７は、上述のエンディアン変換するか否かを設定する
レジスタである。アドレス変換部２０８は、先頭アドレ
スレジスタ２０４が示すアドレスとマスタボードアドレ
スバス２０１を加算し、ＬＡＮボード用アドレスを生成
する。エンディアン変換部は、変換指定レジスタ部２０
７が変換モードとなっている場合に、データ並びを逆に
するためのアドレス変換およびデータのレーンチェンジ
（データバスの上位の８ビット下位８ビットの入れ替
え）を行う。バスタイミング変換部２１０は、インタフ
ェースの異なるマスタボードバスタイミングと共有メモ
リアクセスタイミングのタイミング変換を行う。
【００１４】次に本エンディアン変換論理エンディアン
変換を実施する場合の各信号の流れについて説明する。
マスタボードアドレスバス２０１は、アドレス変換部２
０８で先頭アドレスレジスタ部２０４の示す先頭アドレ
スと加算される。ここで加算されたアドレスは、エンデ
ィアン変換部２０９で並び替え後のアドレス（ＬＡＮボ
ードアドレスバス２１１）に変換される。マスタボード
データバス２０３は、先頭アドレスレジスタ部２０４の
示すアドレスが奇数アドレスのときのみ２サイクル変換
部２０５で２サイクル化され、バスタイミング変換部２
１０でタイミング変換された後、エンディアン変換部で
レーンチェンジが実施され、ＬＡＮボードデータバス２
１２に接続される。マスタボードストローブ信号２０２
は、マスタボードデータバス２０１同様に、２サイクル
変換部２０５でサイクル変換された後、バスタイミング
変換部２１０でタイミング変換され、ＬＡＮボードスト
ローブ信号２１３となる。
変換を実施する場合の各信号の流れについて説明する。
マスタボードアドレスバス２０１は、アドレス変換部２
０８で先頭アドレスレジスタ部２０４の示す先頭アドレ
スと加算される。ここで加算されたアドレスは、エンデ
ィアン変換部２０９で並び替え後のアドレス（ＬＡＮボ
ードアドレスバス２１１）に変換される。マスタボード
データバス２０３は、先頭アドレスレジスタ部２０４の
示すアドレスが奇数アドレスのときのみ２サイクル変換
部２０５で２サイクル化され、バスタイミング変換部２
１０でタイミング変換された後、エンディアン変換部で
レーンチェンジが実施され、ＬＡＮボードデータバス２
１２に接続される。マスタボードストローブ信号２０２
は、マスタボードデータバス２０１同様に、２サイクル
変換部２０５でサイクル変換された後、バスタイミング
変換部２１０でタイミング変換され、ＬＡＮボードスト
ローブ信号２１３となる。
【００１５】なお、本発明は、以上の実施例に限定され
るものではなく、バスのエンディアン方式が異なるすべ
てのバス変換論理に適用可能である。
るものではなく、バスのエンディアン方式が異なるすべ
てのバス変換論理に適用可能である。
【００１６】
【発明の効果】以上説明したように、本発明によれば、
ソフト／ファームウェアによるバイト単位での入れ替え
なしで、かつシステムのワークメモリを使用せずにエン
ディアン変換を行うことができる。
ソフト／ファームウェアによるバイト単位での入れ替え
なしで、かつシステムのワークメモリを使用せずにエン
ディアン変換を行うことができる。
【図１】本発明の一実施例の動作説明用概念図である。
【図２】本発明が適用される一例のシステム構成図であ
る。
る。
【図３】図２の要部の構成を示すブロク図である。
１…回線変換装置、２…ＬＡＮボード、 ３…マスタ
ボード、４…回線ボード、 ５…中央処理装置（ＣＰ
Ｕ）、６…システムコントローラ、７…その他デバイ
ス、８…ＬＡＮコントローラ（ＬＡＮＣ）、 ９…共有
メモリ、１０…中央処理装置（ＣＰＵ）、 １１
…システムコントローラ、１２…その他デバイス、
１３…中央処理装置（ＣＰＵ）、１４…共有メモリ、
１５…回線コントローラ、１６…システムコント
ローラ（ＳＣ）、 １７…その他デバイス、１０１…Ｌ
ＡＮボード上共有メモリ、 １０２…マスタボード上メ
モリマップ、１０３…ＬＡＮボード用ウィンドウ領域、
１０４…ダブルワードデータ“ＡＡＢＢＣＣＤＤ”、
１０５…ダブルワードデータ“ＤＤＣＣＢＢＡＡ”、
１０６…先頭アドレスレジスタ、 １０７…変換指
定レジスタ、２０１…マスタボードアドレスバス、 ２
０２…マスタボードストローブ、２０３…マスタボード
データバス、 ２０４…先頭アドレスレジスタ部、２
０５…２サイクル変換部、 ２０６…アドレス
デコード部、２０７…変換指定レジスタ部、 ２
０８…アドレス変換部、２０９…エンディアン変換部、
２１０…バスタイミング変換部、２１１…ＬＡ
Ｎボードアドレスバス、 ２１２…ＬＡＮボードデータ
バス、２１３…ＬＡＮボードストローブ。
ボード、４…回線ボード、 ５…中央処理装置（ＣＰ
Ｕ）、６…システムコントローラ、７…その他デバイ
ス、８…ＬＡＮコントローラ（ＬＡＮＣ）、 ９…共有
メモリ、１０…中央処理装置（ＣＰＵ）、 １１
…システムコントローラ、１２…その他デバイス、
１３…中央処理装置（ＣＰＵ）、１４…共有メモリ、
１５…回線コントローラ、１６…システムコント
ローラ（ＳＣ）、 １７…その他デバイス、１０１…Ｌ
ＡＮボード上共有メモリ、 １０２…マスタボード上メ
モリマップ、１０３…ＬＡＮボード用ウィンドウ領域、
１０４…ダブルワードデータ“ＡＡＢＢＣＣＤＤ”、
１０５…ダブルワードデータ“ＤＤＣＣＢＢＡＡ”、
１０６…先頭アドレスレジスタ、 １０７…変換指
定レジスタ、２０１…マスタボードアドレスバス、 ２
０２…マスタボードストローブ、２０３…マスタボード
データバス、 ２０４…先頭アドレスレジスタ部、２
０５…２サイクル変換部、 ２０６…アドレス
デコード部、２０７…変換指定レジスタ部、 ２
０８…アドレス変換部、２０９…エンディアン変換部、
２１０…バスタイミング変換部、２１１…ＬＡ
Ｎボードアドレスバス、 ２１２…ＬＡＮボードデータ
バス、２１３…ＬＡＮボードストローブ。
Claims (1)
- 【請求項１】エンディアン方式の異なるメモリへアクセ
スする方式であって、 アクセスする領域の先頭アドレスを示す手段と、 その領域の中の一部、または全部のデータの並びを入れ
替える手段を有することを特徴とするエンディアン変換
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8119196A JPH09269890A (ja) | 1996-04-03 | 1996-04-03 | エンディアン変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8119196A JPH09269890A (ja) | 1996-04-03 | 1996-04-03 | エンディアン変換方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09269890A true JPH09269890A (ja) | 1997-10-14 |
Family
ID=13739586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8119196A Pending JPH09269890A (ja) | 1996-04-03 | 1996-04-03 | エンディアン変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09269890A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008033722A (ja) * | 2006-07-31 | 2008-02-14 | Matsushita Electric Ind Co Ltd | エンディアン変換回路を備えたデータ転送制御装置 |
| CN112835842A (zh) * | 2021-03-05 | 2021-05-25 | 深圳市汇顶科技股份有限公司 | 端序处理方法、电路、芯片以及电子终端 |
-
1996
- 1996-04-03 JP JP8119196A patent/JPH09269890A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008033722A (ja) * | 2006-07-31 | 2008-02-14 | Matsushita Electric Ind Co Ltd | エンディアン変換回路を備えたデータ転送制御装置 |
| CN112835842A (zh) * | 2021-03-05 | 2021-05-25 | 深圳市汇顶科技股份有限公司 | 端序处理方法、电路、芯片以及电子终端 |
| CN112835842B (zh) * | 2021-03-05 | 2024-04-30 | 深圳市汇顶科技股份有限公司 | 端序处理方法、电路、芯片以及电子终端 |
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