JPH02255930A - データ処理システム - Google Patents
データ処理システムInfo
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- JPH02255930A JPH02255930A JP1600589A JP1600589A JPH02255930A JP H02255930 A JPH02255930 A JP H02255930A JP 1600589 A JP1600589 A JP 1600589A JP 1600589 A JP1600589 A JP 1600589A JP H02255930 A JPH02255930 A JP H02255930A
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- 238000012545 processing Methods 0.000 title claims description 23
- 238000006243 chemical reaction Methods 0.000 claims abstract description 13
- 238000012546 transfer Methods 0.000 claims description 12
- 238000000034 method Methods 0.000 abstract description 35
- 238000010586 diagram Methods 0.000 description 8
- 238000004891 communication Methods 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 108010042833 7,8-diaminopelargonic acid aminotransferase Proteins 0.000 description 1
- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
この発明は、マイクロプロセッサに係り、とくにバイト
極性が互いに異なった複数のマイクロプロセッサで構成
されるマルチプロセッサシステムによるデータ処理シス
テムに関するものである。
極性が互いに異なった複数のマイクロプロセッサで構成
されるマルチプロセッサシステムによるデータ処理シス
テムに関するものである。
従来この種のデータ処理システムにおいて、マイクロプ
ロセッサ（μＰ）が、メモリとの間でデータをやり取り
する場合、あるビット数毎に区切って入出力を行うのが
一般的である。以後、３２ビツトμＰが３２ビツトのデ
ータを扱う場合を例にあげて説明する。３２ビツトμＰ
は、通常、３２ビツトのデータＤＡＴＡを１バイト（８
ビツト）ずつ、４つに区切って扱う。
ロセッサ（μＰ）が、メモリとの間でデータをやり取り
する場合、あるビット数毎に区切って入出力を行うのが
一般的である。以後、３２ビツトμＰが３２ビツトのデ
ータを扱う場合を例にあげて説明する。３２ビツトμＰ
は、通常、３２ビツトのデータＤＡＴＡを１バイト（８
ビツト）ずつ、４つに区切って扱う。
このとき、上位側の１バイトをＭ Ｓ Ｂ （Ｍｏｓｔ
Ｓｉｇｎｉｆｉｃａｎｔ Ｂｙｔｅ） 、下位側の１バ
イトをＬＳＢ（Ｌｅａｓｔ ５１ｇｎ１ｆｉｃａｎｔ
Ｂｙｔｅ）という。そして、メモリとの間でデータをや
り取りする場合、第６図に示すように、ビッグ・エンデ
イアン方式（以下、ＢＥ方式と称する）と、リトル・エ
ンデイアン方式（以下、ＬＥ方式と称する）の典型的な
２種類の方式がある。
Ｓｉｇｎｉｆｉｃａｎｔ Ｂｙｔｅ） 、下位側の１バ
イトをＬＳＢ（Ｌｅａｓｔ ５１ｇｎ１ｆｉｃａｎｔ
Ｂｙｔｅ）という。そして、メモリとの間でデータをや
り取りする場合、第６図に示すように、ビッグ・エンデ
イアン方式（以下、ＢＥ方式と称する）と、リトル・エ
ンデイアン方式（以下、ＬＥ方式と称する）の典型的な
２種類の方式がある。
このうち、ＢＥ方式では、ＭＳＢがより低位のアドレス
に格納され、ＬＳＢが高位のアドレスに格納される。
に格納され、ＬＳＢが高位のアドレスに格納される。
一方、ＬＥ方式では、ＬＳＢが低位のアドレスに格納さ
れ、ＭＳＢが高位のアドレスに格納される。いずれの方
式を採用するかは、各μＰに固有のものであり、これを
そのμＰのバイト極性という。
れ、ＭＳＢが高位のアドレスに格納される。いずれの方
式を採用するかは、各μＰに固有のものであり、これを
そのμＰのバイト極性という。
複数のμＰを同一のシステムバスで接続したマルチプロ
セッサシステムでは、各μＰがシステムバス上の主メモ
リのある領域を共有（この領域を共有メモリと呼ぶ）す
ることにより各μＰ間の通信を行う。
セッサシステムでは、各μＰがシステムバス上の主メモ
リのある領域を共有（この領域を共有メモリと呼ぶ）す
ることにより各μＰ間の通信を行う。
第７図は従来のマルチプロセッサシステムの構成を説明
するブロック図であり、μＰＡ、μＰＢはマイクロプロ
セッサで、例えばマイクロプロセッサμＰＡがシステム
バスＳＢに接続される主メそりＭＭをＬＥ方式に準じて
データアクセスし、マイクロプロセッサμＰＢがシステ
ムバスＳＢに接続される主メモリＭＭをＢＥ方式に準じ
てデータアクセスするものとする。ＣＲは共有領域で、
マイクロプロセッサμＰＡ、μＰＢがともにアクセス可
能な領域である。
するブロック図であり、μＰＡ、μＰＢはマイクロプロ
セッサで、例えばマイクロプロセッサμＰＡがシステム
バスＳＢに接続される主メそりＭＭをＬＥ方式に準じて
データアクセスし、マイクロプロセッサμＰＢがシステ
ムバスＳＢに接続される主メモリＭＭをＢＥ方式に準じ
てデータアクセスするものとする。ＣＲは共有領域で、
マイクロプロセッサμＰＡ、μＰＢがともにアクセス可
能な領域である。
このように構成されたマルチプロセッサシステムにおい
て、マイクロプロセッサμＰＡからマイクロプロセッサ
μＰＢヘデータを送る場合、マイクロプロセッサμＰＡ
はそのデータを主メモリＭＭ中の共有領域ＣＲ内に書き
込み、その書き込まれたデータをマイクロプロセッサμ
ＰＢが読取る処理を実行する場合には、バイト極性が相
異なるマイクロプロセッサμＰＡとマイクロプロセッサ
ｐＰＢ間でデータを受渡しする場合には、データのコン
パチビリティを保つ必要がある。例えばＬＥ方式に準す
るマイクロプロセッサμＰが書き込んだ共有メモリ上の
複数バイト長のデータをＢＥ方式のマイクロプロセッサ
μＰＢが読み込む場合、−度読み込んだデータをビッグ
エンデイアンのデータに変換（ＬＥ方式のデータをＢＥ
方式のデータに変換する）しなければならない。
て、マイクロプロセッサμＰＡからマイクロプロセッサ
μＰＢヘデータを送る場合、マイクロプロセッサμＰＡ
はそのデータを主メモリＭＭ中の共有領域ＣＲ内に書き
込み、その書き込まれたデータをマイクロプロセッサμ
ＰＢが読取る処理を実行する場合には、バイト極性が相
異なるマイクロプロセッサμＰＡとマイクロプロセッサ
ｐＰＢ間でデータを受渡しする場合には、データのコン
パチビリティを保つ必要がある。例えばＬＥ方式に準す
るマイクロプロセッサμＰが書き込んだ共有メモリ上の
複数バイト長のデータをＢＥ方式のマイクロプロセッサ
μＰＢが読み込む場合、−度読み込んだデータをビッグ
エンデイアンのデータに変換（ＬＥ方式のデータをＢＥ
方式のデータに変換する）しなければならない。
この変換は、普通ソフトウェアによっておこなわれるた
めオーバヘッドが大きく、マルチプロセッサシステムの
ｏＳ（オペレーティングシステム）を開発するプログラ
ムは、データ変換のプログラムを用意しなければならな
いといった問題があり、Ｏ５開発環境を著しく阻害して
いた。
めオーバヘッドが大きく、マルチプロセッサシステムの
ｏＳ（オペレーティングシステム）を開発するプログラ
ムは、データ変換のプログラムを用意しなければならな
いといった問題があり、Ｏ５開発環境を著しく阻害して
いた。
また、上記オーバヘッドを軽減するために、データ変換
命令を用意し、データ変換を１命令で行えるようにした
マイクロプロセッサも開発されているが、データ転送の
度にその変換命令を実行する必要があり、データ処理効
率を著しく低下する問題があった。
命令を用意し、データ変換を１命令で行えるようにした
マイクロプロセッサも開発されているが、データ転送の
度にその変換命令を実行する必要があり、データ処理効
率を著しく低下する問題があった。
さらに、上述したバイト極性の違いによって生じる問題
は、複数のマイクロプロセッサからなるマルチプロセッ
サシステムに限らず、ＤＭＡＣ（ダイレクト・メモリ・
アクセス・コントローラ）等のように、メモリをアクセ
スする装置がマイクロプロセッサと同一バス上に接続さ
れる場合にも発生し、極めてデータ転送処理を悪化させ
る要因となっていた。
は、複数のマイクロプロセッサからなるマルチプロセッ
サシステムに限らず、ＤＭＡＣ（ダイレクト・メモリ・
アクセス・コントローラ）等のように、メモリをアクセ
スする装置がマイクロプロセッサと同一バス上に接続さ
れる場合にも発生し、極めてデータ転送処理を悪化させ
る要因となっていた。
このようにバイト極性の異なるマイクロプロセッサで構
成されたマルチプロセッサシステムでは、共有メモリの
アクセス時にデータのコンパチビリティを保つためにソ
フトウェアによってデータ変換を行う必要があり、デー
タ処理速度が著しく低下する問題点があった。
成されたマルチプロセッサシステムでは、共有メモリの
アクセス時にデータのコンパチビリティを保つためにソ
フトウェアによってデータ変換を行う必要があり、デー
タ処理速度が著しく低下する問題点があった。
この発明は、上記の問題点を解決するためになされたも
ので、システムバス上のバイト極性情報に基づいてメモ
リ上のデータをマイクロプロセッサ固有のデータ形式に
変換して読み書きすることにより、データアクセス形式
の異なるマイクロプロセッサ間で固有のデータをハード
処理のみで高速にデータ転送処理できるデータ処理シス
テムを得ることを目的とする。
ので、システムバス上のバイト極性情報に基づいてメモ
リ上のデータをマイクロプロセッサ固有のデータ形式に
変換して読み書きすることにより、データアクセス形式
の異なるマイクロプロセッサ間で固有のデータをハード
処理のみで高速にデータ転送処理できるデータ処理シス
テムを得ることを目的とする。
この発明に係るデータ処理システムは、システムバスに
データ転送の際、転送されるデータのバイト極性情報を
同時に転送する転送手段を設け、この転送手段から転送
されるバイト極性情報を入力する端子およびこの端子か
ら入力したバイト極性情報に従ってデータのアクセス時
に入出力データのバイト配列を並べ変える変換手段をマ
イクロプロセッサに設け、メモリ装置にあらかじめ設定
されたアドレス領域がアクセスされた時、アドレス領域
に対応するバイト極性情報をシステムバスに出力するバ
イト極性情報出力手段をメモリ装置に設けたものである
。
データ転送の際、転送されるデータのバイト極性情報を
同時に転送する転送手段を設け、この転送手段から転送
されるバイト極性情報を入力する端子およびこの端子か
ら入力したバイト極性情報に従ってデータのアクセス時
に入出力データのバイト配列を並べ変える変換手段をマ
イクロプロセッサに設け、メモリ装置にあらかじめ設定
されたアドレス領域がアクセスされた時、アドレス領域
に対応するバイト極性情報をシステムバスに出力するバ
イト極性情報出力手段をメモリ装置に設けたものである
。
〔作用）
この発明においては、マイクロプロセッサがメモリ装置
をアクセスすると、バイト極性情報出力手段がアクセス
されるアドレスに対応するデータバイト極性情報をシス
テムバス上の転送手段に出力する。そして、転送手段が
バイト極性情報をマイクロプロセッサに出力し、プロセ
ッサの変換手段がこのバイト極性情報に従って入出力す
るデータのバイト配列を並べ変え、システムに固有のバ
イト極性と異なるバイト極性データをも処理する。
をアクセスすると、バイト極性情報出力手段がアクセス
されるアドレスに対応するデータバイト極性情報をシス
テムバス上の転送手段に出力する。そして、転送手段が
バイト極性情報をマイクロプロセッサに出力し、プロセ
ッサの変換手段がこのバイト極性情報に従って入出力す
るデータのバイト配列を並べ変え、システムに固有のバ
イト極性と異なるバイト極性データをも処理する。
（実施例）
第１図はこの発明の一実施例を示すデータ処理システム
におけるマイクロプロセッサの構成を説明するブロック
図で、例えば３２ビツトの場合を示しである。
におけるマイクロプロセッサの構成を説明するブロック
図で、例えば３２ビツトの場合を示しである。
この図において、μＰ１は例えばＢＥ方式のデータ処理
を行うマイクロプロセッサで、外部データバスＥＢ（外
部パスラインＥＤＯＮＥＤ７．パスラインＥＤ８〜ＥＤ
１５．パスラインＥＤ１６〜ＥＤ２３．パスラインＥＤ
２４〜ＥＤ３１からなる）からシステムバスからのデー
タを人出力する。
を行うマイクロプロセッサで、外部データバスＥＢ（外
部パスラインＥＤＯＮＥＤ７．パスラインＥＤ８〜ＥＤ
１５．パスラインＥＤ１６〜ＥＤ２３．パスラインＥＤ
２４〜ＥＤ３１からなる）からシステムバスからのデー
タを人出力する。
ＢＩはバスインタフェース回路で、外部データバスＥＢ
からのデータまたは内部データバスＩＢ（内部パスライ
ンＩＤＯ〜ＩＤ７．パスラインＩＤ８〜ＩＤ１５．パス
ラインＩＤ１６〜ＩＤ２３、パスラインＩ Ｄ２４〜Ｉ
Ｄ３１からなる）からのデータをインタフェースすると
ともに、バイト極性入力端子ＢＳからのバイト極性信号
ＢＳＳをバイト反転回路ＢＲに通知する。バイト反転回
路ＢＲは、バスインタフェース回路ＢＩからのデータま
たは内部データバスＩＢからのデータのバイト配列を並
び変える。
からのデータまたは内部データバスＩＢ（内部パスライ
ンＩＤＯ〜ＩＤ７．パスラインＩＤ８〜ＩＤ１５．パス
ラインＩＤ１６〜ＩＤ２３、パスラインＩ Ｄ２４〜Ｉ
Ｄ３１からなる）からのデータをインタフェースすると
ともに、バイト極性入力端子ＢＳからのバイト極性信号
ＢＳＳをバイト反転回路ＢＲに通知する。バイト反転回
路ＢＲは、バスインタフェース回路ＢＩからのデータま
たは内部データバスＩＢからのデータのバイト配列を並
び変える。
以下、マイクロプロセッサμＰ１が３２ビツトのデータ
を読み込む処理について説明する。
を読み込む処理について説明する。
外部データバスＥＢから入力したデータは、バスインタ
フェース回路ＢＩで整置されて、バイト反転回路ＢＲに
入力される。また、外部データバスＥＢから入力したデ
ータのバイト極性を示すバイト極性信号ＢＳＳが後述す
るシステムバスを介してバイト極性入力端子ＢＳから入
力され、バスインタフェース回路Ｂｌを介してバイト反
転回路ＢＲに入力される。例えば入力データのバイト極
性がＬＥ方式である場合、バイト極性入力端子ＢＳから
ＬＥ方式を示す信号レベル（バイト極性信号ＢＳＳがＬ
レベル）が入力されると、バイト反転回路ＢＲに入力さ
れたデータのバイト配列をＢＥ方式に反転して内部デー
タバスＩＢに出力する。
フェース回路ＢＩで整置されて、バイト反転回路ＢＲに
入力される。また、外部データバスＥＢから入力したデ
ータのバイト極性を示すバイト極性信号ＢＳＳが後述す
るシステムバスを介してバイト極性入力端子ＢＳから入
力され、バスインタフェース回路Ｂｌを介してバイト反
転回路ＢＲに入力される。例えば入力データのバイト極
性がＬＥ方式である場合、バイト極性入力端子ＢＳから
ＬＥ方式を示す信号レベル（バイト極性信号ＢＳＳがＬ
レベル）が入力されると、バイト反転回路ＢＲに入力さ
れたデータのバイト配列をＢＥ方式に反転して内部デー
タバスＩＢに出力する。
一方、人力データのバイト極性がＢＥ方式である場合に
は、バイト極性入力端子ＢＳにＢＥ方式を示す信号レベ
ル（バイト極性信号ＢＳＳがＨレベル）が入力されると
、バイト反転回路ＢＲではデータの反転処理を実行せず
に、入力されたデータを内部データバスＩＢにスルー出
力する。なお、書き込み処理についても同様である。
は、バイト極性入力端子ＢＳにＢＥ方式を示す信号レベ
ル（バイト極性信号ＢＳＳがＨレベル）が入力されると
、バイト反転回路ＢＲではデータの反転処理を実行せず
に、入力されたデータを内部データバスＩＢにスルー出
力する。なお、書き込み処理についても同様である。
第２図は、第１図に示したバイト反転回路ＢＲの構成を
説明する要部回路であり、第１図と同一のものには同じ
符号を付しである。
説明する要部回路であり、第１図と同一のものには同じ
符号を付しである。
ＳＷＡ、ＳＷＢはアナログスイッチで、各外部パスライ
ンＥＤＯ，ＥＤ８．ＥＤ１６．ＥＤ２４および内部パス
ラインＩＤＯ，ＩＤ８．ＩＤ１６、ＩＤ２４にそれぞれ
接続され、バイト極性信号ＢＳＳの信号レベル状態に応
じて人出力データの配列変換を実行する。なお、他の２
４ビツトも同様の構成となフている。
ンＥＤＯ，ＥＤ８．ＥＤ１６．ＥＤ２４および内部パス
ラインＩＤＯ，ＩＤ８．ＩＤ１６、ＩＤ２４にそれぞれ
接続され、バイト極性信号ＢＳＳの信号レベル状態に応
じて人出力データの配列変換を実行する。なお、他の２
４ビツトも同様の構成となフている。
第３図はバイト極性信号ＢＳＳの設定処理の一例を示す
システム構成図であり、第１図と同一のものには同じ符
号を付しである。
システム構成図であり、第１図と同一のものには同じ符
号を付しである。
この図において、μＰ２は従来のマイクロプロセッサで
、バイト極性信号ＢＳＳを処理するバイト極性入力端子
ＢＳが付加されていないものである。
、バイト極性信号ＢＳＳを処理するバイト極性入力端子
ＢＳが付加されていないものである。
ＳＢはシステムバス、Ｖｃｃは電源、ＧＮＤは接地、Ｓ
Ｗは切換えスイッチで、ボートＳＷｔ。
Ｗは切換えスイッチで、ボートＳＷｔ。
ＳＷ２をスイッチすることにより、マイクロプロセッサ
μＰｉ （ＢＥ方式）のバイト極性入力端子ＢＳをＨ／
Ｌに設定する。ＭＭは主メモリで、システムバスＳＢに
接続され、他のメモリアクセス装置となるマイクロプロ
セッサμＰ２．マイクロプロセッサμＰ１からの要求に
応じてデータの書込み／読出しが行われる。
μＰｉ （ＢＥ方式）のバイト極性入力端子ＢＳをＨ／
Ｌに設定する。ＭＭは主メモリで、システムバスＳＢに
接続され、他のメモリアクセス装置となるマイクロプロ
セッサμＰ２．マイクロプロセッサμＰ１からの要求に
応じてデータの書込み／読出しが行われる。
以下、第２図に示した機能が付加されたマイクロプロセ
ッサμＰｉ （ＢＥ方式）とマイクロプロセッサμＰ２
（例えばＬＥ方式）とが通信を行う場合の処理について
説明する。
ッサμＰｉ （ＢＥ方式）とマイクロプロセッサμＰ２
（例えばＬＥ方式）とが通信を行う場合の処理について
説明する。
マイクロプロセッサμＰ２のバイト極性がＢＥ方式かＬ
Ｅ方式かを判定して切換えスイッチＳＷをボートＳＷ１
またはボートＳＷＺ側に切り変える。これにより、マイ
クロプロセッサμＰ１はマイクロプロセッサμＰ２のデ
ータ極性に準じたデータ通信処理を実現できる。
Ｅ方式かを判定して切換えスイッチＳＷをボートＳＷ１
またはボートＳＷＺ側に切り変える。これにより、マイ
クロプロセッサμＰ１はマイクロプロセッサμＰ２のデ
ータ極性に準じたデータ通信処理を実現できる。
ただし、この実施例では、マイクロプロセッサμＰ１の
バイト極性はマイクロプロセッサμＰ２のバイト極性に
強制されてしまい、マイクロプロセッサμＰ１の本来の
バイト極性（ＢＥ方式）に準じた周辺機器との接続が不
可となり、システム拡張性を著しく低下させる恐れがあ
るので、各マイクロプロセッサμＰ１とマイクロプロセ
ッサμＰ２間で共有するメモリ領域をアクセスする時に
だけバイト極性を切り換える、例えば第４図に示すよう
にシステムを構成しても良い。
バイト極性はマイクロプロセッサμＰ２のバイト極性に
強制されてしまい、マイクロプロセッサμＰ１の本来の
バイト極性（ＢＥ方式）に準じた周辺機器との接続が不
可となり、システム拡張性を著しく低下させる恐れがあ
るので、各マイクロプロセッサμＰ１とマイクロプロセ
ッサμＰ２間で共有するメモリ領域をアクセスする時に
だけバイト極性を切り換える、例えば第４図に示すよう
にシステムを構成しても良い。
第４図はこの発明の他の実施例を示すデータ処理システ
ムの構成を説明するブロック図であり、第１図および第
３図と同一のものには同じ符号を付しである。
ムの構成を説明するブロック図であり、第１図および第
３図と同一のものには同じ符号を付しである。
この図において、ＡＤＢＳはアドレスバス、ＤＴＢＳは
データバス、ＣＲは前記主メモリＭＭに設けられる共有
領域で、簡易なデコード回路から構成されるバイト極性
信号出力回路ＢＳＯによりその格納データのバイト極性
が管理されている。
データバス、ＣＲは前記主メモリＭＭに設けられる共有
領域で、簡易なデコード回路から構成されるバイト極性
信号出力回路ＢＳＯによりその格納データのバイト極性
が管理されている。
バイト極性信号出力回路ＢＳＯは、システムバスＳＢ上
のアドレスバスＡＤＢＳを監視し、共有領域ＣＲのアド
レスであればそのバイト極性をシステムバスＳＢに出力
する。なお、この゛実施例においては、システムバスＳ
Ｂ上にバイト極性信号ＢＳＳを伝送するための専用線５
ＢＢＳが設けられており、データとともにそのデータの
バイト極性を転送できる機能を有している。また、共有
領域ＣＲのアドレスとそのバイト極性は、主メモリＭＭ
中のバイト極性信号出力回路ＢＳＯ内にあらかじめ設定
されている。
のアドレスバスＡＤＢＳを監視し、共有領域ＣＲのアド
レスであればそのバイト極性をシステムバスＳＢに出力
する。なお、この゛実施例においては、システムバスＳ
Ｂ上にバイト極性信号ＢＳＳを伝送するための専用線５
ＢＢＳが設けられており、データとともにそのデータの
バイト極性を転送できる機能を有している。また、共有
領域ＣＲのアドレスとそのバイト極性は、主メモリＭＭ
中のバイト極性信号出力回路ＢＳＯ内にあらかじめ設定
されている。
以下、第５図に示すタイミングチャートを参照しながら
第４図の動作について説明する。
第４図の動作について説明する。
第５図は、第４図の動作を説明するタイミングチャート
である。なお、第１図または第４図と同一のものには同
じ符号を付しである。
である。なお、第１図または第４図と同一のものには同
じ符号を付しである。
この図において、ＡＣＫはアクノリッジ信号を示す。な
お、マイクロプロセッサμＰ１のバイト極性がＢＥ方式
で、他のメモリアクセス装置となるマイクロプロセッサ
μＰ２のバイト極性がＬＥ方式である場合の処理を説明
する。
お、マイクロプロセッサμＰ１のバイト極性がＢＥ方式
で、他のメモリアクセス装置となるマイクロプロセッサ
μＰ２のバイト極性がＬＥ方式である場合の処理を説明
する。
先ず、リードサイクルにおいては、マイクロプロセッサ
μＰ１から共有領域ＣＲのアドレスがシステムバスＳＢ
上に出力され、このアドレスを入力した主メモリＭＭは
、相当するデータ（ＬＥ方式）とともにバイト極性信号
ＢＳＳ （この場合はＬレベル）をシステムバスＳＢ上
に出力する。そして、マイクロプロセッサμＰ１はこの
データとバイト極性信号ＢＳＳを入力し、データを反転
した後に内部に取り込む。
μＰ１から共有領域ＣＲのアドレスがシステムバスＳＢ
上に出力され、このアドレスを入力した主メモリＭＭは
、相当するデータ（ＬＥ方式）とともにバイト極性信号
ＢＳＳ （この場合はＬレベル）をシステムバスＳＢ上
に出力する。そして、マイクロプロセッサμＰ１はこの
データとバイト極性信号ＢＳＳを入力し、データを反転
した後に内部に取り込む。
一方、ライトサイクルにおいては、マイクロプロセッサ
μＰ１から共有領域ＣＲのアドレスと書込みデータ（Ｂ
Ｅ方式）が出力され、このアドレスを入力した主メモリ
ＭＭは共有領域ＣＲのバイト極性信号ＢＳＳ （この場
合はＬレベル）をシステムバスＳＢに出力し、このバイ
ト極性信号ＢＳＳを入力したマイクロプロセッサμＰ２
は出力データのバイト極性を反転し、主メモリＭＭはこ
の反転したデータ（ＬＥ方式）を共有領域ＣＲに書き込
む。このようにして、共有領域ＣＲ上のデータは、同一
のバイト極性に保たれることとなり、マイクロプロセッ
サμＰ１とマイクロプロセッサμＰ２間のデータ通信は
支障なく実行することが可能となり、システムの拡張性
を高めることが可能となる。
μＰ１から共有領域ＣＲのアドレスと書込みデータ（Ｂ
Ｅ方式）が出力され、このアドレスを入力した主メモリ
ＭＭは共有領域ＣＲのバイト極性信号ＢＳＳ （この場
合はＬレベル）をシステムバスＳＢに出力し、このバイ
ト極性信号ＢＳＳを入力したマイクロプロセッサμＰ２
は出力データのバイト極性を反転し、主メモリＭＭはこ
の反転したデータ（ＬＥ方式）を共有領域ＣＲに書き込
む。このようにして、共有領域ＣＲ上のデータは、同一
のバイト極性に保たれることとなり、マイクロプロセッ
サμＰ１とマイクロプロセッサμＰ２間のデータ通信は
支障なく実行することが可能となり、システムの拡張性
を高めることが可能となる。
なお、上記実施例では、他のメモリアクセス装置として
、マイクロプロセッサμＰ２を使用するシステムについ
て説明したが、他の周辺装置、例えばＤＭＡＣ等であっ
ても良い。
、マイクロプロセッサμＰ２を使用するシステムについ
て説明したが、他の周辺装置、例えばＤＭＡＣ等であっ
ても良い。
以上説明したように、この発明はシステムバスにデータ
転送の際、転送されるデータのバイト極性情報を同時に
転送する転送手段を設け、この転送手段から転送される
バイト極性情報を入力する端子およびこの端子から入力
したバイト極性情報に従ってデータのアクセス時に入出
力データのバイト配列を並べ変える変換手段をマイクロ
プロセッサに設け、メモリ装置にあらかじめ設定された
アドレス領域がアクセスされた時、アドレス領域に対応
するバイト極性情報をシステムバスに出力するバイト極
性情報出力手段をメモリ装置に設けたので、従来ソフト
ウェア処理に委ねていたバイト極性の相違によるデータ
配列変換処理をデータアクセス発生毎にハード的に処理
でき、マイクロプロセッサシステムのデータ処理速度を
格段に向上できる。従って、従来Ｏ８に組み入れていた
バイト変換処理プログラムを排除でき、ｏｓ開発環境が
大幅に改善され、Ｏ３開発が容易となる等の優れた効果
を奏する。
転送の際、転送されるデータのバイト極性情報を同時に
転送する転送手段を設け、この転送手段から転送される
バイト極性情報を入力する端子およびこの端子から入力
したバイト極性情報に従ってデータのアクセス時に入出
力データのバイト配列を並べ変える変換手段をマイクロ
プロセッサに設け、メモリ装置にあらかじめ設定された
アドレス領域がアクセスされた時、アドレス領域に対応
するバイト極性情報をシステムバスに出力するバイト極
性情報出力手段をメモリ装置に設けたので、従来ソフト
ウェア処理に委ねていたバイト極性の相違によるデータ
配列変換処理をデータアクセス発生毎にハード的に処理
でき、マイクロプロセッサシステムのデータ処理速度を
格段に向上できる。従って、従来Ｏ８に組み入れていた
バイト変換処理プログラムを排除でき、ｏｓ開発環境が
大幅に改善され、Ｏ３開発が容易となる等の優れた効果
を奏する。
第１図はこの発明の一実施例を示すデータ処理システム
におけるマイクロプロセッサの構成を説ム構成図、第４
図はこの発明の他の実施例を示すデータ処理システムの
構成を説明するブロック図、第５図は、第４図の動作を
説明するタイミングチャート、第６図はマイクロプロセ
ッサに関するバイト極性を説明する模式図、第７図は従
来のマルチプロセッサシステムの構成を説明するブロッ
ク図である。 図において、μＰ１．μＰ２はマイクロプロセッサ、Ｓ
Ｂはシステムバス、ＥＢは外部データバス、ＩＢは内部
データバス、ＢＲはバイト反転回路、ＢＩはバスインタ
フェース回路、ＢＳＳはバイト極性信号、５ＢＢＳは専
用線、ＭＭは主メモリ、ＣＲは共有領域、ＢＳＯはバイ
ト極性信号出力回路である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第 図 第 フ 図
におけるマイクロプロセッサの構成を説ム構成図、第４
図はこの発明の他の実施例を示すデータ処理システムの
構成を説明するブロック図、第５図は、第４図の動作を
説明するタイミングチャート、第６図はマイクロプロセ
ッサに関するバイト極性を説明する模式図、第７図は従
来のマルチプロセッサシステムの構成を説明するブロッ
ク図である。 図において、μＰ１．μＰ２はマイクロプロセッサ、Ｓ
Ｂはシステムバス、ＥＢは外部データバス、ＩＢは内部
データバス、ＢＲはバイト反転回路、ＢＩはバスインタ
フェース回路、ＢＳＳはバイト極性信号、５ＢＢＳは専
用線、ＭＭは主メモリ、ＣＲは共有領域、ＢＳＯはバイ
ト極性信号出力回路である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第 図 第 フ 図
Claims (1)
- バイト極性が相異なるマイクロプロッセと少なくとも１
つ以上のメモリアクセス装置がシステムバス上に接続さ
れたメモリ装置を介して相互にデータ通信を行うデータ
処理システムにおいて、前記システムバスにデータ転送
の際、転送されるデータのバイト極性情報を同時に転送
する転送手段を設け、この転送手段から転送されるバイ
ト極性情報を入力する端子およびこの端子から入力した
バイト極性情報に従ってデータのアクセス時に入出力デ
ータのバイト配列を並べ変える変換手段を前記マイクロ
プロセッサに設け、前記メモリ装置にあらかじめ設定さ
れたアドレス領域がアクセスされた時、前記アドレス領
域に対応するバイト極性情報を前記システムバスに出力
するバイト極性情報出力手段を前記メモリ装置に設けた
ことを特徴とするデータ処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1600589A JPH02255930A (ja) | 1989-01-24 | 1989-01-24 | データ処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1600589A JPH02255930A (ja) | 1989-01-24 | 1989-01-24 | データ処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02255930A true JPH02255930A (ja) | 1990-10-16 |
Family
ID=11904493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1600589A Pending JPH02255930A (ja) | 1989-01-24 | 1989-01-24 | データ処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02255930A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05216560A (ja) * | 1992-02-03 | 1993-08-27 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| US6806875B2 (en) | 1995-02-28 | 2004-10-19 | Renesas Technology Corp. | Data processing apparatus and shading apparatus |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62276643A (ja) * | 1986-05-26 | 1987-12-01 | Fujitsu Ltd | メモリ制御方式 |
| JPS641050A (en) * | 1987-03-18 | 1989-01-05 | Hitachi Ltd | Computer system provided with byte order conversion mechanism |
-
1989
- 1989-01-24 JP JP1600589A patent/JPH02255930A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62276643A (ja) * | 1986-05-26 | 1987-12-01 | Fujitsu Ltd | メモリ制御方式 |
| JPS641050A (en) * | 1987-03-18 | 1989-01-05 | Hitachi Ltd | Computer system provided with byte order conversion mechanism |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05216560A (ja) * | 1992-02-03 | 1993-08-27 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| US6806875B2 (en) | 1995-02-28 | 2004-10-19 | Renesas Technology Corp. | Data processing apparatus and shading apparatus |
| US7064756B2 (en) | 1995-02-28 | 2006-06-20 | Renesas Technology Corporation | Data processing apparatus and shading apparatus |
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