JPH05216560A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH05216560A JPH05216560A JP4047822A JP4782292A JPH05216560A JP H05216560 A JPH05216560 A JP H05216560A JP 4047822 A JP4047822 A JP 4047822A JP 4782292 A JP4782292 A JP 4782292A JP H05216560 A JPH05216560 A JP H05216560A
- Authority
- JP
- Japan
- Prior art keywords
- output
- input
- signal
- semiconductor integrated
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】
【目的】 プリント基板に高密度実装するに適した半導
体集積回路に関するもので、特にパラレル信号の配列順
序を内部で変換できるようにすること。 【構成】 パラレル信号を処理する半導体集積回路１０
において、その入力ポート２及び出力ポート４にパラレ
ル信号のＭＳＢ〜ＬＳＢまでの配列順序を切り換えるセ
レクタＳ及びＴを設ける。このセレクタの接続を制御信
号Ｃ１及びＣ２により制御することで、入出力ポートの
ビット順位を切換える。こうすれば信号ラインを反転す
ることなく対応するビット信号を隣接する半導体集積回
路に与えることができる。このため配線ジャンパが不要
となり、高密度実装された電子回路が実現できる。
体集積回路に関するもので、特にパラレル信号の配列順
序を内部で変換できるようにすること。 【構成】 パラレル信号を処理する半導体集積回路１０
において、その入力ポート２及び出力ポート４にパラレ
ル信号のＭＳＢ〜ＬＳＢまでの配列順序を切り換えるセ
レクタＳ及びＴを設ける。このセレクタの接続を制御信
号Ｃ１及びＣ２により制御することで、入出力ポートの
ビット順位を切換える。こうすれば信号ラインを反転す
ることなく対応するビット信号を隣接する半導体集積回
路に与えることができる。このため配線ジャンパが不要
となり、高密度実装された電子回路が実現できる。
Description
【０００１】
【産業上の利用分野】本発明はプリント基板に高密度実
装するに適した半導体集積回路に関するものである。
装するに適した半導体集積回路に関するものである。
【０００２】
【従来の技術】近年ビデオムービー等にみられるように
製品の小型化に伴い、回路のデジタル化，半導体集積回
路（ＬＳＩ）化が進んでいる。同時にプリント基板にお
いては表面実装技術が進歩し、プリント基板内の各半導
体集積回路間の接続は多層配線を介して高密度に行われ
ている。
製品の小型化に伴い、回路のデジタル化，半導体集積回
路（ＬＳＩ）化が進んでいる。同時にプリント基板にお
いては表面実装技術が進歩し、プリント基板内の各半導
体集積回路間の接続は多層配線を介して高密度に行われ
ている。
【０００３】従来のＩＣと、このＩＣを使用したプリン
ト基板配線の一例について図面を参照しながら説明す
る。図３は従来のＩＣの入出力部の構成を示すブロック
図である。ＩＣ１は例えばマイクロプロセッサや映像用
ラインメモリであり、パラレル信号を入力する入力ポー
ト２と、これらの入力信号を処理する内部信号処理部３
と、処理されたパラレル信号を出力する出力ポート４を
有している。ＩＣ１のパッケージにおいて一方のエッジ
には、入力端Ｉ1 ，Ｉ2 ・・・Ｉn-1 ，Ｉn が設けら
れ、入力バッファＰ1 ，Ｐ2 ・・Ｐn を介し内部信号処
理部３に結合されている。同様にＩＣ１の他方のエッジ
に沿って、入力端と同方向に出力端Ｏ1 ，Ｏ2 ・・・Ｏ
n-1 ，Ｏn が設けられており、出力バッファＱ1 ，Ｑ2
・・Ｑn を介し信号が出力される構造となっている。一
部のＩＣでは入力端Ｉ1 を最下位ビット（ＬＳＢ）入力
とし、入力端Ｉn を最上位ビット（ＭＳＢ）入力とする
と、出力ポート４において出力端Ｏ1 はＭＳＢ出力とな
り、出力端Ｏn はＬＳＢ出力となっているものがある。
ト基板配線の一例について図面を参照しながら説明す
る。図３は従来のＩＣの入出力部の構成を示すブロック
図である。ＩＣ１は例えばマイクロプロセッサや映像用
ラインメモリであり、パラレル信号を入力する入力ポー
ト２と、これらの入力信号を処理する内部信号処理部３
と、処理されたパラレル信号を出力する出力ポート４を
有している。ＩＣ１のパッケージにおいて一方のエッジ
には、入力端Ｉ1 ，Ｉ2 ・・・Ｉn-1 ，Ｉn が設けら
れ、入力バッファＰ1 ，Ｐ2 ・・Ｐn を介し内部信号処
理部３に結合されている。同様にＩＣ１の他方のエッジ
に沿って、入力端と同方向に出力端Ｏ1 ，Ｏ2 ・・・Ｏ
n-1 ，Ｏn が設けられており、出力バッファＱ1 ，Ｑ2
・・Ｑn を介し信号が出力される構造となっている。一
部のＩＣでは入力端Ｉ1 を最下位ビット（ＬＳＢ）入力
とし、入力端Ｉn を最上位ビット（ＭＳＢ）入力とする
と、出力ポート４において出力端Ｏ1 はＭＳＢ出力とな
り、出力端Ｏn はＬＳＢ出力となっているものがある。
【０００４】このような入出力ポート構造を有するＩＣ
１を複数個用いて所定の信号処理回路をプリント基板で
形成する場合について説明する。図４は従来のＩＣを２
個用いて実装したプリント基板の配線例を示す説明図で
ある。本図においてプリント基板に入力用コネクタ５，
ＩＣ１ａ，ＩＣ１ｂ，出力用コネクタ６が取付けられて
いる。入力用コネクタ５に入力された例えば４ビットの
パラレルデジタル信号はＩＣ１ａの入力端Ｉ1 ，Ｉ2 ，
Ｉ3 ，Ｉ4 に入力される。そしてＩＣ１ａで処理された
信号は出力端Ｏ1 ，Ｏ2 ，Ｏ3 ，Ｏ4 から出力される。
一方、ＩＣ１ｂもＩＣ１ａと同様の入出力ポートを有し
ているため、ＩＣ１ａの出力信号をＩＣ１ｂに入力する
には、パラレル信号のＬＳＢ〜ＭＳＢの配列順序を逆転
しなければならない。
１を複数個用いて所定の信号処理回路をプリント基板で
形成する場合について説明する。図４は従来のＩＣを２
個用いて実装したプリント基板の配線例を示す説明図で
ある。本図においてプリント基板に入力用コネクタ５，
ＩＣ１ａ，ＩＣ１ｂ，出力用コネクタ６が取付けられて
いる。入力用コネクタ５に入力された例えば４ビットの
パラレルデジタル信号はＩＣ１ａの入力端Ｉ1 ，Ｉ2 ，
Ｉ3 ，Ｉ4 に入力される。そしてＩＣ１ａで処理された
信号は出力端Ｏ1 ，Ｏ2 ，Ｏ3 ，Ｏ4 から出力される。
一方、ＩＣ１ｂもＩＣ１ａと同様の入出力ポートを有し
ているため、ＩＣ１ａの出力信号をＩＣ１ｂに入力する
には、パラレル信号のＬＳＢ〜ＭＳＢの配列順序を逆転
しなければならない。
【０００５】そこでＩＣ１ａの出力端Ｏ1 〜Ｏ4 とＩＣ
１ｂの入力端Ｉ1 〜Ｉ4 の間に、パラレル信号のビット
順位を反転させるために、破線で示す配線ジャンパー７
が設けられている。配線ジャンパー７は例えば多層基板
のスルーホールとラインを用いて結線する形式のものが
多く、隣接するＩＣ間にこの配線ジャンパー７を設ける
スペースが必要であった。次に配線ジャンパー７を介し
て入力されたパラレル信号はＩＣ１ｂで処理され、その
出力は出力端Ｏ1 〜Ｏ4 を介し出力用コネクタ６に出力
される。
１ｂの入力端Ｉ1 〜Ｉ4 の間に、パラレル信号のビット
順位を反転させるために、破線で示す配線ジャンパー７
が設けられている。配線ジャンパー７は例えば多層基板
のスルーホールとラインを用いて結線する形式のものが
多く、隣接するＩＣ間にこの配線ジャンパー７を設ける
スペースが必要であった。次に配線ジャンパー７を介し
て入力されたパラレル信号はＩＣ１ｂで処理され、その
出力は出力端Ｏ1 〜Ｏ4 を介し出力用コネクタ６に出力
される。
【０００６】
【発明が解決しようとする課題】このように従来のＩＣ
では、各入力端及び出力端のパラレルビットの配列順序
は固定されているため、入力ポートと出力ポートのビッ
ト配列順序が異なるＩＣを複数個用いてプリント基板に
隣接して実装する場合、プリント基板の配線ラインを途
中で逆転しなければならなかった。このため配線ジャン
パー７のスペースが大きくなり、プリント基板の実装密
度を高くすることが難しいという問題点を有していた。
では、各入力端及び出力端のパラレルビットの配列順序
は固定されているため、入力ポートと出力ポートのビッ
ト配列順序が異なるＩＣを複数個用いてプリント基板に
隣接して実装する場合、プリント基板の配線ラインを途
中で逆転しなければならなかった。このため配線ジャン
パー７のスペースが大きくなり、プリント基板の実装密
度を高くすることが難しいという問題点を有していた。
【０００７】本発明はこのような従来の問題点に鑑みて
なされたものであって、隣接する半導体集積回路間の信
号の配列順序を反転する配線ジャンパーを用いることな
く、プリント基板に実装できる半導体集積回路を提供す
ることを目的とする。
なされたものであって、隣接する半導体集積回路間の信
号の配列順序を反転する配線ジャンパーを用いることな
く、プリント基板に実装できる半導体集積回路を提供す
ることを目的とする。
【０００８】
【課題を解決するための手段】本発明はパラレル信号の
入力ポートと出力ポート及び信号処理部を有する半導体
集積回路であって、入力ポートより入力されるパラレル
信号のＭＳＢからＬＳＢまでの配列順序を選択して内部
の信号処理部に入力する第１のセレクタと、信号処理部
で処理されたパラレル信号のＭＳＢからＬＳＢまでの配
列順序を選択して出力ポートに出力する第２のセレクタ
と、を具備することを特徴とするものである。
入力ポートと出力ポート及び信号処理部を有する半導体
集積回路であって、入力ポートより入力されるパラレル
信号のＭＳＢからＬＳＢまでの配列順序を選択して内部
の信号処理部に入力する第１のセレクタと、信号処理部
で処理されたパラレル信号のＭＳＢからＬＳＢまでの配
列順序を選択して出力ポートに出力する第２のセレクタ
と、を具備することを特徴とするものである。
【０００９】
【作用】このような特徴を有する本発明によれば、パラ
レル信号の入力ポートと出力ポートを有する半導体集積
回路を複数個取付けたプリント基板において、前段の半
導体集積回路の出力するパラレル信号を、次段の半導体
集積回路に入力するに際し、ＭＳＢ側とＬＳＢ側の配列
順序入れ換え可能な入力ポートに設けた第１のセレク
タ、出力ポートに設けた第２のセレクタを経由すること
により、プリント基板のパラレル信号の順序を反転させ
る必要がなくなる。
レル信号の入力ポートと出力ポートを有する半導体集積
回路を複数個取付けたプリント基板において、前段の半
導体集積回路の出力するパラレル信号を、次段の半導体
集積回路に入力するに際し、ＭＳＢ側とＬＳＢ側の配列
順序入れ換え可能な入力ポートに設けた第１のセレク
タ、出力ポートに設けた第２のセレクタを経由すること
により、プリント基板のパラレル信号の順序を反転させ
る必要がなくなる。
【００１０】
【実施例】本発明の一実施例について図１，図２を参照
しつつ説明する。図１は本発明の一実施例における半導
体集積回路の入出力部の構成を示す説明図である。本図
においてＩＣ１０は従来例と同様に、入力ポート２，内
部信号処理部３，出力ポート４を有する半導体集積回路
である。入力ポート２には入力端Ｉ1 ，Ｉ2 ・・Ｉn が
設けられ、これらの入力端に入力されたパラレル信号は
入力バッファＰ1 ，Ｐ2 ・・Ｐn を介し第１のセレクタ
Ｓに与えられる。
しつつ説明する。図１は本発明の一実施例における半導
体集積回路の入出力部の構成を示す説明図である。本図
においてＩＣ１０は従来例と同様に、入力ポート２，内
部信号処理部３，出力ポート４を有する半導体集積回路
である。入力ポート２には入力端Ｉ1 ，Ｉ2 ・・Ｉn が
設けられ、これらの入力端に入力されたパラレル信号は
入力バッファＰ1 ，Ｐ2 ・・Ｐn を介し第１のセレクタ
Ｓに与えられる。
【００１１】第１のセレクタＳのうち、セレクタＳ1 は
入力バッファＰ1 又はＰn の出力信号を切換えるスイッ
チであり、セレクタＳ2 は入力バッファＰ2 又はＰn-1
の信号を切換えるスイッチである。同様にセレクタＳ
n-1 は入力バッファＰn-1 及びＰ2 の信号を、セレクタ
Ｓn は入力バッファＰn 及びＰ1 の信号を夫々切換える
スイッチであり、制御信号Ｃ１によって制御されるもの
である。例えば制御信号Ｃ１をＨレベルにすると、セレ
クタＳ1 〜Ｓn で入力端Ｉ1 〜Ｉn の信号がこの順序で
夫々選択され、制御信号Ｃ１をＬレベルにするとセレク
タＳ1 〜Ｓn で信号配列順序が逆転されて入力端Ｉn 〜
Ｉ1 の信号が選択される。ここで制御信号Ｃ１をＨレベ
ルにすると、入力端Ｉn に与えられる信号はＭＳＢ側で
あり、入力端Ｉ1 に与えられる信号はＬＳＢ側であると
判断され、内部信号処理部３に入力されるものとする。
入力バッファＰ1 又はＰn の出力信号を切換えるスイッ
チであり、セレクタＳ2 は入力バッファＰ2 又はＰn-1
の信号を切換えるスイッチである。同様にセレクタＳ
n-1 は入力バッファＰn-1 及びＰ2 の信号を、セレクタ
Ｓn は入力バッファＰn 及びＰ1 の信号を夫々切換える
スイッチであり、制御信号Ｃ１によって制御されるもの
である。例えば制御信号Ｃ１をＨレベルにすると、セレ
クタＳ1 〜Ｓn で入力端Ｉ1 〜Ｉn の信号がこの順序で
夫々選択され、制御信号Ｃ１をＬレベルにするとセレク
タＳ1 〜Ｓn で信号配列順序が逆転されて入力端Ｉn 〜
Ｉ1 の信号が選択される。ここで制御信号Ｃ１をＨレベ
ルにすると、入力端Ｉn に与えられる信号はＭＳＢ側で
あり、入力端Ｉ1 に与えられる信号はＬＳＢ側であると
判断され、内部信号処理部３に入力されるものとする。
【００１２】出力ポート４にも第２のセレクタＴが設け
られており、内部信号処理部３で処理されたパラレル信
号はその出力部Ｌ1 〜Ｌn を介し、セレクタＴ1 〜Ｔn
の選択端子に夫々与えられる。第１のセレクタＳの場合
と同様に、第２のセレクタＴのうち、セレクタＴ1 は出
力部Ｌ1 又はＬn の信号を選択するスイッチであり、セ
レクタＴ2 は出力部Ｌ2 又はＬn-1 の信号を選択するス
イッチである。同様にセレクタＴn-1 は出力部Ｌn-1 又
はＬ2 の信号を、セレクタＴn は出力部Ｌn 又はＬ1 の
信号を選択するスイッチであり、これらは制御信号Ｃ２
により制御される。例えば制御信号Ｃ２をＨレベルにす
ると、セレクタＴ1 〜Ｔn で出力部Ｌ1〜Ｌn の信号が
この順序で夫々選択され、制御信号Ｃ２をＬレベルにす
るとセレクタＴ1 〜Ｔn で信号配列順序が逆転されて出
力部Ｌn 〜Ｌ1 の信号が選択される。セレクタＴ1 〜Ｔ
n の出力は出力バッファＱ1 〜Ｑn を介し、出力端Ｏ1
〜Ｏn に夫々出力される。ここで制御信号Ｃ２をＨレベ
ルにすると、出力部Ｌn からのＬＳＢの信号は出力端Ｏ
n から出力され、出力部Ｌ1 からのＭＳＢの信号は出力
端Ｏ1 から出力される。
られており、内部信号処理部３で処理されたパラレル信
号はその出力部Ｌ1 〜Ｌn を介し、セレクタＴ1 〜Ｔn
の選択端子に夫々与えられる。第１のセレクタＳの場合
と同様に、第２のセレクタＴのうち、セレクタＴ1 は出
力部Ｌ1 又はＬn の信号を選択するスイッチであり、セ
レクタＴ2 は出力部Ｌ2 又はＬn-1 の信号を選択するス
イッチである。同様にセレクタＴn-1 は出力部Ｌn-1 又
はＬ2 の信号を、セレクタＴn は出力部Ｌn 又はＬ1 の
信号を選択するスイッチであり、これらは制御信号Ｃ２
により制御される。例えば制御信号Ｃ２をＨレベルにす
ると、セレクタＴ1 〜Ｔn で出力部Ｌ1〜Ｌn の信号が
この順序で夫々選択され、制御信号Ｃ２をＬレベルにす
るとセレクタＴ1 〜Ｔn で信号配列順序が逆転されて出
力部Ｌn 〜Ｌ1 の信号が選択される。セレクタＴ1 〜Ｔ
n の出力は出力バッファＱ1 〜Ｑn を介し、出力端Ｏ1
〜Ｏn に夫々出力される。ここで制御信号Ｃ２をＨレベ
ルにすると、出力部Ｌn からのＬＳＢの信号は出力端Ｏ
n から出力され、出力部Ｌ1 からのＭＳＢの信号は出力
端Ｏ1 から出力される。
【００１３】このように入出力ポートの信号の配列順序
を制御できるＩＣ１０を２個用いて信号処理回路を実現
したプリント基板の構成を図２に示す。本図においてパ
ラレル信号は入力用コネクタ５を介して第１のＩＣ１０
ａに与えられる。ＩＣ１０ａの入力端Ｉ1 はＬＳＢ入力
を与える端子であり、入力端Ｉ4 はＭＳＢ入力を与える
端子である。一方、ＩＣ１０ａで処理されたパラレル出
力は出力端Ｏ1 〜Ｏ4により出力される。ここでは制御
信号Ｃ１，Ｃ２を共にＨレベルとすれば、出力端Ｏ1 か
らＭＳＢ信号が出力され、出力端Ｏ4 からはＬＳＢ信号
が出力される。
を制御できるＩＣ１０を２個用いて信号処理回路を実現
したプリント基板の構成を図２に示す。本図においてパ
ラレル信号は入力用コネクタ５を介して第１のＩＣ１０
ａに与えられる。ＩＣ１０ａの入力端Ｉ1 はＬＳＢ入力
を与える端子であり、入力端Ｉ4 はＭＳＢ入力を与える
端子である。一方、ＩＣ１０ａで処理されたパラレル出
力は出力端Ｏ1 〜Ｏ4により出力される。ここでは制御
信号Ｃ１，Ｃ２を共にＨレベルとすれば、出力端Ｏ1 か
らＭＳＢ信号が出力され、出力端Ｏ4 からはＬＳＢ信号
が出力される。
【００１４】次にＩＣ１０ａの出力はＩＣ１０ｂの入力
端Ｉ1 〜Ｉ4 に与えられる。ＩＣ１０ａの出力端Ｏ4 〜
Ｏ1 はプリント基板の並行な配線ラインを介し、ＩＣ１
０ｂの入力端Ｉ4 〜Ｉ1 に夫々接続する。そのためＩＣ
１０ｂの入力端に入力される信号はＩＣ１０ａの出力信
号に対しパラレル信号の順位が逆転している。このため
ＩＣ１０ｂの制御信号Ｃ１をＬレベルにし、入力信号の
ビット順位を逆転させる。そうするとＩＣ１０ｂの内部
信号処理部の入力部には図示のように正規の配列順序で
入力される。次にＩＣ１０ｂで処理されたパラレル出力
は出力端Ｏ1 〜Ｏ4 により出力される。そして制御信号
Ｃ２がＨレベルとすれば、内部信号処理回路３でビット
順位が反転することなく、出力用コネクタ６に与えられ
る。
端Ｉ1 〜Ｉ4 に与えられる。ＩＣ１０ａの出力端Ｏ4 〜
Ｏ1 はプリント基板の並行な配線ラインを介し、ＩＣ１
０ｂの入力端Ｉ4 〜Ｉ1 に夫々接続する。そのためＩＣ
１０ｂの入力端に入力される信号はＩＣ１０ａの出力信
号に対しパラレル信号の順位が逆転している。このため
ＩＣ１０ｂの制御信号Ｃ１をＬレベルにし、入力信号の
ビット順位を逆転させる。そうするとＩＣ１０ｂの内部
信号処理部の入力部には図示のように正規の配列順序で
入力される。次にＩＣ１０ｂで処理されたパラレル出力
は出力端Ｏ1 〜Ｏ4 により出力される。そして制御信号
Ｃ２がＨレベルとすれば、内部信号処理回路３でビット
順位が反転することなく、出力用コネクタ６に与えられ
る。
【００１５】このような構成のＩＣを実装したプリント
基板では、ＩＣ１０ａのパラレル出力を次段のＩＣ１０
ｂに接続するに際し、プリント基板の信号ラインを所定
のビット数だけ互いに平行に設けて接続できる。このた
めプリント基板の信号ラインのビット順位を逆転させる
ための配線ジャンパーが不要となり、ＩＣ１０ａ，１０
ｂ間のスペースを縮小することができる。又、入力用コ
ネクタ５と初段のＩＣ１０ａ間、及び出力用コネクタ６
と終段のＩＣ１０ｂ間の配線ラインも、制御信号Ｃ１，
Ｃ２を所定レベルに保持することにより、互いに平行に
なるよう処理することができる。従ってＩＣの実装密度
が高くなると共に、入出力用コネクタのプリント基板上
での配置位置にかかわらず、信号ラインを簡潔にまとめ
ることができる。
基板では、ＩＣ１０ａのパラレル出力を次段のＩＣ１０
ｂに接続するに際し、プリント基板の信号ラインを所定
のビット数だけ互いに平行に設けて接続できる。このた
めプリント基板の信号ラインのビット順位を逆転させる
ための配線ジャンパーが不要となり、ＩＣ１０ａ，１０
ｂ間のスペースを縮小することができる。又、入力用コ
ネクタ５と初段のＩＣ１０ａ間、及び出力用コネクタ６
と終段のＩＣ１０ｂ間の配線ラインも、制御信号Ｃ１，
Ｃ２を所定レベルに保持することにより、互いに平行に
なるよう処理することができる。従ってＩＣの実装密度
が高くなると共に、入出力用コネクタのプリント基板上
での配置位置にかかわらず、信号ラインを簡潔にまとめ
ることができる。
【００１６】
【発明の効果】以上詳細に説明したように本発明によれ
ば、バラレルビット信号の配列順序を入れ換えることの
できる第１及び第２のセレクタを、半導体集積回路の入
出力信号ポートに設けることにより、複数の半導体集積
回路や入出力用コネクタを互いに近接してプリント基板
に実装することができる。このためプリント基板の実装
密度が高くなり、より小型化された電子回路が得られる
という優れた効果が得られる。
ば、バラレルビット信号の配列順序を入れ換えることの
できる第１及び第２のセレクタを、半導体集積回路の入
出力信号ポートに設けることにより、複数の半導体集積
回路や入出力用コネクタを互いに近接してプリント基板
に実装することができる。このためプリント基板の実装
密度が高くなり、より小型化された電子回路が得られる
という優れた効果が得られる。
【図１】本発明の一実施例における半導体集積回路の入
出力部の構成を示すブロック図である。
出力部の構成を示すブロック図である。
【図２】本実施例における半導体集積回路を用いたプリ
ント基板の配線を示す説明図である。
ント基板の配線を示す説明図である。
【図３】従来の半導体集積回路の入出力部の構成を示す
ブロック図である。
ブロック図である。
【図４】従来の半導体集積回路を用いたプリント基板の
配線を示す説明図である。
配線を示す説明図である。
２ 入力ポート ３ 内部信号処理部 ４ 出力ポート １０，１０ａ，１０ｂ 半導体集積回路 Ｓ，Ｓ1 〜Ｓn 第１のセレクタ Ｔ，Ｔ1 〜Ｔn 第２のセレクタ Ｐ1 〜Ｐn 入力バッファ Ｑ1 〜Ｑn 出力バッファ Ｉ1 〜Ｉn 入力端 Ｏ1 〜Ｏn 出力端
Claims (1)
- 【請求項１】 パラレル信号の入力ポートと出力ポート
及び信号処理部を有する半導体集積回路において、 前記入力ポートより入力されるパラレル信号のＭＳＢか
らＬＳＢまでの配列順序を選択して内部の信号処理部に
入力する第１のセレクタと、 前記信号処理部で処理されたパラレル信号のＭＳＢから
ＬＳＢまでの配列順序を選択して前記出力ポートに出力
する第２のセレクタと、を具備することを特徴とする半
導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4047822A JPH05216560A (ja) | 1992-02-03 | 1992-02-03 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4047822A JPH05216560A (ja) | 1992-02-03 | 1992-02-03 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05216560A true JPH05216560A (ja) | 1993-08-27 |
Family
ID=12786050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4047822A Pending JPH05216560A (ja) | 1992-02-03 | 1992-02-03 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05216560A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006303915A (ja) * | 2005-04-20 | 2006-11-02 | Ricoh Co Ltd | 半導体装置，画像読取装置および複写装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63265323A (ja) * | 1986-12-19 | 1988-11-01 | Fujitsu Ltd | ビット配列変換方式 |
| JPH02255930A (ja) * | 1989-01-24 | 1990-10-16 | Mitsubishi Electric Corp | データ処理システム |
-
1992
- 1992-02-03 JP JP4047822A patent/JPH05216560A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63265323A (ja) * | 1986-12-19 | 1988-11-01 | Fujitsu Ltd | ビット配列変換方式 |
| JPH02255930A (ja) * | 1989-01-24 | 1990-10-16 | Mitsubishi Electric Corp | データ処理システム |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006303915A (ja) * | 2005-04-20 | 2006-11-02 | Ricoh Co Ltd | 半導体装置，画像読取装置および複写装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5155698A (en) | Barrel shifter circuit having rotation function | |
| JPH11251539A5 (ja) | ||
| US5027423A (en) | Image-processing integrated circuit device | |
| US6847346B2 (en) | Semiconductor device equipped with transfer circuit for cascade connection | |
| US6009259A (en) | Emulation System | |
| JP3068394B2 (ja) | センサシステム | |
| JPH05216560A (ja) | 半導体集積回路 | |
| US6633179B1 (en) | Bidirectional signal control circuit | |
| US6646465B2 (en) | Programmable logic device including bi-directional shift register | |
| US6735090B1 (en) | High-speed memory device, socket mounting structure for mounting a high-speed memory device and mounting method of mounting high-speed memory device | |
| JPH07253872A (ja) | プロセッサの入出力回路 | |
| JP4915914B2 (ja) | サーマルヘッド駆動用集積回路 | |
| JPH05291490A (ja) | 集積回路 | |
| KR100200489B1 (ko) | 데이타 인터페이스 장치 | |
| US6320475B1 (en) | Printed circuit board suppressing ringing in signal waveforms | |
| JPH1134379A (ja) | サーマルヘッド駆動用ｉｃ | |
| JPH0344961A (ja) | 半導体集積回路装置 | |
| JPH03218508A (ja) | 半導体集積回路 | |
| JPH0836406A (ja) | プログラマブルコントローラ | |
| JPH05299573A (ja) | 集積回路 | |
| JPS58218230A (ja) | 遅延時間選定回路 | |
| JPH04311224A (ja) | シフト回路 | |
| JPH04325990A (ja) | メモリーモジュール | |
| JPH10313091A (ja) | 半導体装置 | |
| JP2007067292A (ja) | 半導体装置、入力パッドセル群および出力パッドセル群 |