JPH08101806A - Ｄｍａ装置、マイクロプロセッサ及びマイクロコンピュータシステム - Google Patents
Ｄｍａ装置、マイクロプロセッサ及びマイクロコンピュータシステムInfo
- Publication number
- JPH08101806A JPH08101806A JP23612794A JP23612794A JPH08101806A JP H08101806 A JPH08101806 A JP H08101806A JP 23612794 A JP23612794 A JP 23612794A JP 23612794 A JP23612794 A JP 23612794A JP H08101806 A JPH08101806 A JP H08101806A
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- dma
- devices
- signal lines
- microprocessor
- handshake signal
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Abstract
(57)【要約】
【目的】 少ないハードウェアで、複数のＩ／Ｏデバイ
スとのＤＭＡ転送を同時に行う。 【構成】 セレクタ３５に接続された選択信号線SEL の
論理レベルにより、Ｘバス４１に接続された複数のＩ／
Ｏデバイス４４0 ，４４1 の中から、ＣＰＵ３２からの
選択信号線SEL の初期設定により、いずれかのＩ／Ｏデ
バイス４４0 又は４４1 に対するＤＭＡ転送の選択が行
える。
スとのＤＭＡ転送を同時に行う。 【構成】 セレクタ３５に接続された選択信号線SEL の
論理レベルにより、Ｘバス４１に接続された複数のＩ／
Ｏデバイス４４0 ，４４1 の中から、ＣＰＵ３２からの
選択信号線SEL の初期設定により、いずれかのＩ／Ｏデ
バイス４４0 又は４４1 に対するＤＭＡ転送の選択が行
える。
Description
【０００１】
【産業上の利用分野】本発明は、メモリと、固有の機能
を持つ専用のペリフェラルデバイス（これは、ディスク
コントローラ、通信用ＬＳＩ等の周辺装置を意味し、こ
の明細書ではそれらを総称してＩ／Ｏデバイスという）
との間、あるいはメモリとメモリとの間を、中央処理装
置（以下、ＣＰＵという）を介さずに直接にデータ転送
を行うＤＭＡ（Direct Memory Access、直接メモリアク
セス）コントローラを内蔵したＤＭＡ装置と、それらを
用いたマイクロプロセッサ及びマイクロコンピュータシ
ステムに関するものである。
を持つ専用のペリフェラルデバイス（これは、ディスク
コントローラ、通信用ＬＳＩ等の周辺装置を意味し、こ
の明細書ではそれらを総称してＩ／Ｏデバイスという）
との間、あるいはメモリとメモリとの間を、中央処理装
置（以下、ＣＰＵという）を介さずに直接にデータ転送
を行うＤＭＡ（Direct Memory Access、直接メモリアク
セス）コントローラを内蔵したＤＭＡ装置と、それらを
用いたマイクロプロセッサ及びマイクロコンピュータシ
ステムに関するものである。
【０００２】
【従来の技術】従来、ＣＰＵ及び外部バスコントローラ
からなるマイクロプロセッサと、固有の機能を持つ専用
のＩ／Ｏデバイスと、随時読み書き可能なメモリ（以
下、ＲＡＭという）及び読出し専用メモリ（以下、ＲＯ
Ｍという）等に代表されるメモリとを、共通のバス（共
通バス）で結ぶことによって構成されたマイクロコンピ
ュータシステムが知られている。このマイクロコンピュ
ータシステムでは、ＲＯＭあるいはＲＡＭに記憶された
命令コードをＣＰＵが随時読出して、該命令コードに従
って該ＣＰＵがそれらのメモリ及びＩ／Ｏデバイスに対
し、データの加工、データの読取り、データの書込み等
の処理を行うことで、該マイクロコンピュータ全体とし
て高機能な動作を行うようになっている。
からなるマイクロプロセッサと、固有の機能を持つ専用
のＩ／Ｏデバイスと、随時読み書き可能なメモリ（以
下、ＲＡＭという）及び読出し専用メモリ（以下、ＲＯ
Ｍという）等に代表されるメモリとを、共通のバス（共
通バス）で結ぶことによって構成されたマイクロコンピ
ュータシステムが知られている。このマイクロコンピュ
ータシステムでは、ＲＯＭあるいはＲＡＭに記憶された
命令コードをＣＰＵが随時読出して、該命令コードに従
って該ＣＰＵがそれらのメモリ及びＩ／Ｏデバイスに対
し、データの加工、データの読取り、データの書込み等
の処理を行うことで、該マイクロコンピュータ全体とし
て高機能な動作を行うようになっている。
【０００３】さらに、このマイクロコンピュータシステ
ムの高性能化を押し進めるため、ＣＰＵ自身は動作中で
あるが、そのＣＰＵ自身として共通バスを使用していな
い期間に、特定のＩ／Ｏデバイスとメモリ間で独自に共
通バスを経由してデータの移動あるいは転送を制御する
ことにより、ＣＰＵと同時にデータ転送を実行している
かのように見せ、マイクロコンピュータシステム全体と
して高速化を図る手段として、ＤＭＡコントローラが広
く用いられている。通常、Ｉ／Ｏデバイスは、共通バス
に対してバス幅を基本にバイト、及びワードを１単位と
して、メモリからＩ／Ｏデバイス、あるいはＩ／Ｏデバ
イスからメモリへの転送を行うことを必要とする。ＤＭ
Ａコントローラは、データ転送に際して、ＣＰＵによる
データアクセスとは別に、該ＤＭＡコントローラ自身に
よってメモリ及びＩ／Ｏデバイスへのデータ読出しある
いはデータ書込みの指示を行うようになっている。
ムの高性能化を押し進めるため、ＣＰＵ自身は動作中で
あるが、そのＣＰＵ自身として共通バスを使用していな
い期間に、特定のＩ／Ｏデバイスとメモリ間で独自に共
通バスを経由してデータの移動あるいは転送を制御する
ことにより、ＣＰＵと同時にデータ転送を実行している
かのように見せ、マイクロコンピュータシステム全体と
して高速化を図る手段として、ＤＭＡコントローラが広
く用いられている。通常、Ｉ／Ｏデバイスは、共通バス
に対してバス幅を基本にバイト、及びワードを１単位と
して、メモリからＩ／Ｏデバイス、あるいはＩ／Ｏデバ
イスからメモリへの転送を行うことを必要とする。ＤＭ
Ａコントローラは、データ転送に際して、ＣＰＵによる
データアクセスとは別に、該ＤＭＡコントローラ自身に
よってメモリ及びＩ／Ｏデバイスへのデータ読出しある
いはデータ書込みの指示を行うようになっている。
【０００４】図２は、従来のＤＭＡコントローラ内蔵の
マイクロコンピュータシステムの一構成例を示すブロッ
ク図である。このマイクロコンピュータシステムは、Ｌ
ＳＩ等で構成されたＤＭＡコントローラ内蔵の１チップ
のマイクロプロセッサ１０を備えている。マイクロプロ
セッサ１０は、第１の共通バス（以下、Ｐバスという）
１１を有し、そのＰバス１１には、ＣＰＵ１２と、３個
のＤＭＡコントローラ１３0 〜１３2 と、メモリ及びＩ
／Ｏデバイスとのインタフェースが容易に取れる機能を
持つ外部バスコントローラ（ＸＢＣ）１４とが、接続さ
れている。外部バスコントローラ１４には、マイクロプ
ロセッサ１０外に設けられた第２の共通バス（以下、Ｘ
バスという）２１が接続されている。Ｘバス２１には、
ＲＯＭ２２と、ＲＡＭ２３と、３個のＩ／Ｏデバイス２
４0 〜２４2 とが接続されている。Ｉ／Ｏデバイス２４
0 〜２４2 のハンドシェイク（handshake ）信号線DREQ
i ，DACKi ，DONEi （但し、ｉ；０〜２の整数）が、そ
れぞれ３個のＤＭＡコントローラ１３i （但し、ｉ；０
〜２の整数）に接続されている。
マイクロコンピュータシステムの一構成例を示すブロッ
ク図である。このマイクロコンピュータシステムは、Ｌ
ＳＩ等で構成されたＤＭＡコントローラ内蔵の１チップ
のマイクロプロセッサ１０を備えている。マイクロプロ
セッサ１０は、第１の共通バス（以下、Ｐバスという）
１１を有し、そのＰバス１１には、ＣＰＵ１２と、３個
のＤＭＡコントローラ１３0 〜１３2 と、メモリ及びＩ
／Ｏデバイスとのインタフェースが容易に取れる機能を
持つ外部バスコントローラ（ＸＢＣ）１４とが、接続さ
れている。外部バスコントローラ１４には、マイクロプ
ロセッサ１０外に設けられた第２の共通バス（以下、Ｘ
バスという）２１が接続されている。Ｘバス２１には、
ＲＯＭ２２と、ＲＡＭ２３と、３個のＩ／Ｏデバイス２
４0 〜２４2 とが接続されている。Ｉ／Ｏデバイス２４
0 〜２４2 のハンドシェイク（handshake ）信号線DREQ
i ，DACKi ，DONEi （但し、ｉ；０〜２の整数）が、そ
れぞれ３個のＤＭＡコントローラ１３i （但し、ｉ；０
〜２の整数）に接続されている。
【０００５】外部バスコントローラ１４は、Ｐバス１１
とＸバス２１とのインタフェースを容易に取る手段であ
り、Ｘバス２１から見ると、ＣＰＵ１２及びＤＭＡコン
トローラ１３0 〜１３2 が該Ｘバス２１に共通に接続さ
れているものとして見える。各ＤＭＡコントローラ１３
0 〜１３2 に接続されたハンドシェイク信号線DREQi，D
ACKi ，DONEi （但し、ｉ；０〜２の整数）のうち、信
号線DREQi はＩ／Ｏデバイス２４i （但し、ｉ；０〜２
の整数）がＤＭＡコントローラ１３i （但し、ｉ；０〜
２の整数）に対してデータ転送を要求（リード要求もし
くはライト要求）する信号線、信号線DACKi はＤＭＡコ
ントローラ１３i がＩ／Ｏデバイス２４i に対して信号
線DREQi の要求を認識したことを該Ｉ／Ｏデバイス２４
i に応答する信号である。信号線DONEi は、Ｉ／Ｏデバ
イス２４i 内部において特有の異常状態が発生した場合
や、あるいはＩ／Ｏデバイス２４i 特有の事情によって
データ読出しあるいはデータ書込みの終了を必要とする
状況が発生した場合に、該Ｉ／Ｏデバイス２４i がＤＭ
Ａコントローラ１３i へのデータ転送終了を宣言する信
号線である。
とＸバス２１とのインタフェースを容易に取る手段であ
り、Ｘバス２１から見ると、ＣＰＵ１２及びＤＭＡコン
トローラ１３0 〜１３2 が該Ｘバス２１に共通に接続さ
れているものとして見える。各ＤＭＡコントローラ１３
0 〜１３2 に接続されたハンドシェイク信号線DREQi，D
ACKi ，DONEi （但し、ｉ；０〜２の整数）のうち、信
号線DREQi はＩ／Ｏデバイス２４i （但し、ｉ；０〜２
の整数）がＤＭＡコントローラ１３i （但し、ｉ；０〜
２の整数）に対してデータ転送を要求（リード要求もし
くはライト要求）する信号線、信号線DACKi はＤＭＡコ
ントローラ１３i がＩ／Ｏデバイス２４i に対して信号
線DREQi の要求を認識したことを該Ｉ／Ｏデバイス２４
i に応答する信号である。信号線DONEi は、Ｉ／Ｏデバ
イス２４i 内部において特有の異常状態が発生した場合
や、あるいはＩ／Ｏデバイス２４i 特有の事情によって
データ読出しあるいはデータ書込みの終了を必要とする
状況が発生した場合に、該Ｉ／Ｏデバイス２４i がＤＭ
Ａコントローラ１３i へのデータ転送終了を宣言する信
号線である。
【０００６】以上の構成において、例えば、ＲＡＭ２３
とＩ／Ｏデバイス２４0 との間のデータ転送を行う場
合、ＣＰＵ１２がＤＭＡコントローラ１３0 に対してデ
ータ転送に必要な設定を行う。すると、ＤＭＡコントロ
ーラ１３0 の制御により、Ｉ／Ｏデバイス２４0 とＲＡ
Ｍ２３との間でデータ転送が行われる。一方、ＣＰＵ１
２は、ＤＭＡコントローラ１３0 に対して必要なデータ
転送の設定を行った後、当該Ｉ／Ｏデバイス２４0 に関
係のない別の処理を行い、該ＤＭＡコントローラ１３0
の転送終了割込みを受け付けるまで、該Ｉ／Ｏデバイス
２４0 に関係のない別の処理に専念できる。従って、マ
イクロコンピュータシステム全体として、より効率的な
データ処理を実現できる。従来、このようなＣＰＵ１２
とＤＭＡコントローラ１３0 〜１３2 を用いたマイクロ
コンピュータシステムには、図２に示すように、ＤＭＡ
転送を必要とするＩ／Ｏデバイス２４i が２個以上設け
られるのが常である。図２のマイクロコンピュータシス
テムでは、例えば、Ｉ／Ｏデバイス２４0 が、通信の制
御を行うＵＡＲＴ（Universal Asynchronous Receiver/
Transmitter 、非同期形のシリアル伝送用ＬＳＩ）で構
成され、Ｉ／Ｏデバイス２４1 が、フロッピーディスク
装置とのデータ転送制御を行うＦＤＣ（Floppy Disk Co
ntroller）で構成され、さらにＩ／Ｏデバイス２４
2 が、ハードディスク装置とのデータ転送制御を行うＨ
ＤＣ（Hard Disk Controller）で構成されている。
とＩ／Ｏデバイス２４0 との間のデータ転送を行う場
合、ＣＰＵ１２がＤＭＡコントローラ１３0 に対してデ
ータ転送に必要な設定を行う。すると、ＤＭＡコントロ
ーラ１３0 の制御により、Ｉ／Ｏデバイス２４0 とＲＡ
Ｍ２３との間でデータ転送が行われる。一方、ＣＰＵ１
２は、ＤＭＡコントローラ１３0 に対して必要なデータ
転送の設定を行った後、当該Ｉ／Ｏデバイス２４0 に関
係のない別の処理を行い、該ＤＭＡコントローラ１３0
の転送終了割込みを受け付けるまで、該Ｉ／Ｏデバイス
２４0 に関係のない別の処理に専念できる。従って、マ
イクロコンピュータシステム全体として、より効率的な
データ処理を実現できる。従来、このようなＣＰＵ１２
とＤＭＡコントローラ１３0 〜１３2 を用いたマイクロ
コンピュータシステムには、図２に示すように、ＤＭＡ
転送を必要とするＩ／Ｏデバイス２４i が２個以上設け
られるのが常である。図２のマイクロコンピュータシス
テムでは、例えば、Ｉ／Ｏデバイス２４0 が、通信の制
御を行うＵＡＲＴ（Universal Asynchronous Receiver/
Transmitter 、非同期形のシリアル伝送用ＬＳＩ）で構
成され、Ｉ／Ｏデバイス２４1 が、フロッピーディスク
装置とのデータ転送制御を行うＦＤＣ（Floppy Disk Co
ntroller）で構成され、さらにＩ／Ｏデバイス２４
2 が、ハードディスク装置とのデータ転送制御を行うＨ
ＤＣ（Hard Disk Controller）で構成されている。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
図２のようなマイクロコンピュータシステムでは、次の
ような課題があった。近年、ＣＰＵ１２の高機能化及び
高速化が求められ、更なる高速化のためにはデータバス
の配線抵抗や負荷容量が特に問題視され、またＣＰＵ１
２とＩ／Ｏデバイス２４i を１チップに混在させ、マイ
クロコンピュータシステムの高機能化を図り、同時に高
速化を達成することが多くなってきている。ところが、
１チップに搭載されるＩ／Ｏデバイス２４i の種類が多
くなり、またそれぞれが高機能化する中で、１チップに
集積化できるトランジスタ数が製造技術及びコストによ
って限りがあるため、自然、集積化されるＩ／Ｏデバイ
ス２４i の数及びそのＩ／Ｏデバイス２４i の機能が限
られてくる。図２のようなＩ／Ｏデバイス２４i を備え
たマイクロコンピュータシステムの中で、ＤＭＡコント
ローラ１３i は、該マイクロコンピュータシステムの高
性能化には必須の機能であるが、１個のＤＭＡコントロ
ーラ１３i が予め決められたＩ／Ｏデバイス２４i に対
してＤＭＡ転送動作を行うという性格のため、結果とし
て、１個のＩ／Ｏデバイス２４i に１個のＤＭＡコント
ローラ１３i が占有されて使用される。また、ハンドシ
ェイク信号線DREQi ，DACKi ，DONEi 等は、それぞれの
Ｉ／Ｏデバイス２４i と接続されて固定されているた
め、ＤＭＡ転送を必要とするＩ／Ｏデバイス２４i の数
だけ、あるいはチャンネル数だけのＤＭＡコントローラ
１３i が必要である。そのため、搭載されるマイクロコ
ンピュータシステムの基板サイズ、あるいは集積化され
る場合の使用トランジスタ数を多くしてしまうという問
題点があった。
図２のようなマイクロコンピュータシステムでは、次の
ような課題があった。近年、ＣＰＵ１２の高機能化及び
高速化が求められ、更なる高速化のためにはデータバス
の配線抵抗や負荷容量が特に問題視され、またＣＰＵ１
２とＩ／Ｏデバイス２４i を１チップに混在させ、マイ
クロコンピュータシステムの高機能化を図り、同時に高
速化を達成することが多くなってきている。ところが、
１チップに搭載されるＩ／Ｏデバイス２４i の種類が多
くなり、またそれぞれが高機能化する中で、１チップに
集積化できるトランジスタ数が製造技術及びコストによ
って限りがあるため、自然、集積化されるＩ／Ｏデバイ
ス２４i の数及びそのＩ／Ｏデバイス２４i の機能が限
られてくる。図２のようなＩ／Ｏデバイス２４i を備え
たマイクロコンピュータシステムの中で、ＤＭＡコント
ローラ１３i は、該マイクロコンピュータシステムの高
性能化には必須の機能であるが、１個のＤＭＡコントロ
ーラ１３i が予め決められたＩ／Ｏデバイス２４i に対
してＤＭＡ転送動作を行うという性格のため、結果とし
て、１個のＩ／Ｏデバイス２４i に１個のＤＭＡコント
ローラ１３i が占有されて使用される。また、ハンドシ
ェイク信号線DREQi ，DACKi ，DONEi 等は、それぞれの
Ｉ／Ｏデバイス２４i と接続されて固定されているた
め、ＤＭＡ転送を必要とするＩ／Ｏデバイス２４i の数
だけ、あるいはチャンネル数だけのＤＭＡコントローラ
１３i が必要である。そのため、搭載されるマイクロコ
ンピュータシステムの基板サイズ、あるいは集積化され
る場合の使用トランジスタ数を多くしてしまうという問
題点があった。
【０００８】また、図２のマイクロコンピュータシステ
ムにおいて、ＤＭＡコントローラ１３i の動作は常に全
体のＤＭＡコントローラ１３i が同時に稼働している訳
ではなく、１個もしくは２個の場合が大部分である。例
えば、図２のように、ＣＰＵ１２、外部バスコントロー
ラ１４、ＲＯＭ２２、ＲＡＭ２３、及び３個のＤＭＡコ
ントローラ１３i 、さらにＩ／Ｏデバイス２４i として
ＦＤＣ、ＨＤＣ及びＵＡＲＴを搭載したマイクロコンピ
ュータシステムにおいて、フロッピーディスクの媒体の
中に記憶されたファイルをハードディスクに転送する場
合を考える。通常、フロッピーディスクに記憶されたデ
ータも、ハードディスクに記憶されたデータも、１まと
まりのデータはファイルとして扱われ、さらにそれぞれ
のディスクの物理的記憶領域に従い、一定のバイト数を
１セクタとし、セクタ単位に記憶されている。これらの
記憶媒体のデータの書込み及び読出しを制御するＦＤＣ
及びＨＤＣも、セクタ単位で書込み及び読出しを行って
いる。
ムにおいて、ＤＭＡコントローラ１３i の動作は常に全
体のＤＭＡコントローラ１３i が同時に稼働している訳
ではなく、１個もしくは２個の場合が大部分である。例
えば、図２のように、ＣＰＵ１２、外部バスコントロー
ラ１４、ＲＯＭ２２、ＲＡＭ２３、及び３個のＤＭＡコ
ントローラ１３i 、さらにＩ／Ｏデバイス２４i として
ＦＤＣ、ＨＤＣ及びＵＡＲＴを搭載したマイクロコンピ
ュータシステムにおいて、フロッピーディスクの媒体の
中に記憶されたファイルをハードディスクに転送する場
合を考える。通常、フロッピーディスクに記憶されたデ
ータも、ハードディスクに記憶されたデータも、１まと
まりのデータはファイルとして扱われ、さらにそれぞれ
のディスクの物理的記憶領域に従い、一定のバイト数を
１セクタとし、セクタ単位に記憶されている。これらの
記憶媒体のデータの書込み及び読出しを制御するＦＤＣ
及びＨＤＣも、セクタ単位で書込み及び読出しを行って
いる。
【０００９】図２のようなマイクロコンピュータシステ
ムのデータ転送の場合、ＦＤＣからの１セクタ分の読出
しデータが、ＤＭＡコントローラ１３1 によって一旦Ｒ
ＡＭ２３内の一時記憶領域に転送され、次にこの記憶領
域からＤＭＡコントローラ１３2 を介してＨＤＣに前記
１セクタ分のデータが転送される。この繰り返しによ
り、フロッピーディスクの１ファイル分に相当する数セ
クタのデータが、ハードディスクに転送される。この場
合、ＤＭＡコントローラ１３1 及び１３2 は交互に動作
していることになる。一方、ＵＡＲＴの場合は、他のシ
ステムからのデータ転送であるから、データ転送のある
なしはこのマイクロコンピュータシステムの稼働状況に
無関係に発生する。そのため、ＵＡＲＴに接続されたＤ
ＭＡコントローラ１３0 は常時動作可能であることが必
要である。従って、従来のマイクロコンピュータシステ
ムにおいて、ＤＭＡ転送が必要なＩ／Ｏデバイス２４i
は３種類あるにも関わらず、同時に動作しているのは２
個のみであり、ＤＭＡコントローラ１３i というハード
ウェアの使用効率が悪いという問題点があり、未だ技術
的に充分満足のゆくマイクロコンピュータシステムやそ
れを構成する回路を提供することが困難であった。
ムのデータ転送の場合、ＦＤＣからの１セクタ分の読出
しデータが、ＤＭＡコントローラ１３1 によって一旦Ｒ
ＡＭ２３内の一時記憶領域に転送され、次にこの記憶領
域からＤＭＡコントローラ１３2 を介してＨＤＣに前記
１セクタ分のデータが転送される。この繰り返しによ
り、フロッピーディスクの１ファイル分に相当する数セ
クタのデータが、ハードディスクに転送される。この場
合、ＤＭＡコントローラ１３1 及び１３2 は交互に動作
していることになる。一方、ＵＡＲＴの場合は、他のシ
ステムからのデータ転送であるから、データ転送のある
なしはこのマイクロコンピュータシステムの稼働状況に
無関係に発生する。そのため、ＵＡＲＴに接続されたＤ
ＭＡコントローラ１３0 は常時動作可能であることが必
要である。従って、従来のマイクロコンピュータシステ
ムにおいて、ＤＭＡ転送が必要なＩ／Ｏデバイス２４i
は３種類あるにも関わらず、同時に動作しているのは２
個のみであり、ＤＭＡコントローラ１３i というハード
ウェアの使用効率が悪いという問題点があり、未だ技術
的に充分満足のゆくマイクロコンピュータシステムやそ
れを構成する回路を提供することが困難であった。
【００１０】
【課題を解決するための手段】前記課題を解決するため
に、第１の発明は、例えば図１に示すように、１つのバ
ス（４１）に複数のＩ／Ｏデバイス（４４0 ，４４1 ）
が接続されたシステムに設けられるＤＭＡ装置を、次の
ように構成している。即ち、この第１の発明のＤＭＡ装
置では、前記各Ｉ／Ｏデバイスにそれぞれ接続された複
数組のハンドシェイク信号線（DREQ[0:1] ，DACK[0:1]
，DONE[0:1] ）から、予めＣＰＵ（３２）により設定
された１本以上の信号線（SEL ）の示す選択コードに基
づき、ただ１組のハンドシェイク信号線（DREQ，DACK，
DONE）を選択するセレクタ（３５）と、前記セレクタで
選択された前記１組のハンドシェイク信号線に対して１
チャンネル分のデータ転送動作を行うＤＭＡコントロー
ラ（３３）とを、備えている。第２の発明は、例えば図
１に示すように、複数のＩ／Ｏデバイス（４４0 ，４４
1 ）と共に１つのバス（４１）に接続されたマイクロプ
ロセッサ（３０）において、マイクロプロセッサ全体を
プログラム制御するＣＰＵ（３２）と、前記各Ｉ／Ｏデ
バイスにそれぞれ接続された複数組のハンドシェイク信
号線（DREQ[0:1] ，DACK[0:1] ，DONE[0:1] ）から、前
記ＣＰＵによって予め設定された１本以上の選択信号
（SEL ）の示す選択コードに基づき、ただ１組のハンド
シェイク信号線（DREQ，DACK，DONE）を選択するセレク
タ（３５）と、前記セレクタで選択された前記１組のハ
ンドシェイク信号線に対して１チャンネル分のデータ転
送動作を行うＤＭＡコントローラ（３３）とを、集積回
路で構成している。
に、第１の発明は、例えば図１に示すように、１つのバ
ス（４１）に複数のＩ／Ｏデバイス（４４0 ，４４1 ）
が接続されたシステムに設けられるＤＭＡ装置を、次の
ように構成している。即ち、この第１の発明のＤＭＡ装
置では、前記各Ｉ／Ｏデバイスにそれぞれ接続された複
数組のハンドシェイク信号線（DREQ[0:1] ，DACK[0:1]
，DONE[0:1] ）から、予めＣＰＵ（３２）により設定
された１本以上の信号線（SEL ）の示す選択コードに基
づき、ただ１組のハンドシェイク信号線（DREQ，DACK，
DONE）を選択するセレクタ（３５）と、前記セレクタで
選択された前記１組のハンドシェイク信号線に対して１
チャンネル分のデータ転送動作を行うＤＭＡコントロー
ラ（３３）とを、備えている。第２の発明は、例えば図
１に示すように、複数のＩ／Ｏデバイス（４４0 ，４４
1 ）と共に１つのバス（４１）に接続されたマイクロプ
ロセッサ（３０）において、マイクロプロセッサ全体を
プログラム制御するＣＰＵ（３２）と、前記各Ｉ／Ｏデ
バイスにそれぞれ接続された複数組のハンドシェイク信
号線（DREQ[0:1] ，DACK[0:1] ，DONE[0:1] ）から、前
記ＣＰＵによって予め設定された１本以上の選択信号
（SEL ）の示す選択コードに基づき、ただ１組のハンド
シェイク信号線（DREQ，DACK，DONE）を選択するセレク
タ（３５）と、前記セレクタで選択された前記１組のハ
ンドシェイク信号線に対して１チャンネル分のデータ転
送動作を行うＤＭＡコントローラ（３３）とを、集積回
路で構成している。
【００１１】第３の発明は、例えば図４に示すように、
ＤＭＡコントローラを内蔵したマイクロプロセッサ（３
０Ａ）において、マイクロプロセッサ全体をプログラム
制御するＣＰＵ（３２）と、複数の第１の発明のＤＭＡ
装置（ＤＭＡコントローラ３３0 とセレクタ３５0 、及
びＤＭＡコントローラ３３1 とセレクタ３５1 ）とを内
蔵している。そして、各ＤＭＡ装置の各々のハンドシェ
イク信号線（DREQ[0:1] ，DACK[0:1] ，DONE[0:1] 、及
びDREQ[2:3] ，DACK[2:3] ，DONE[2:3] ）がいくつかの
組に区分けされ、それらのいくつかの組に区分けされた
前記Ｉ／Ｏデバイス（４４0 ，４４1 と４４2 ，４
４3 ）が対応する前記ＤＭＡ装置（３３0 ，３５0 と３
３1 ，３５1 ）のいくつかに区分けされたハンドシェイ
ク信号線に接続され、それらの区分けされたハンドシェ
イク信号線から、前記ＣＰＵによって予め設定されたコ
ード（SEL0，SEL1）に基づき随時選択し、その選択され
たそれぞれのハンドシェイク信号線（DREQ0 ，DACK0 ，
DONE0 及びDREQ1 ，DACK1 ，DONE1 ）に対する複数のＩ
／Ｏデバイスに対してＤＭＡ転送動作が独立に動作する
構成になっている。
ＤＭＡコントローラを内蔵したマイクロプロセッサ（３
０Ａ）において、マイクロプロセッサ全体をプログラム
制御するＣＰＵ（３２）と、複数の第１の発明のＤＭＡ
装置（ＤＭＡコントローラ３３0 とセレクタ３５0 、及
びＤＭＡコントローラ３３1 とセレクタ３５1 ）とを内
蔵している。そして、各ＤＭＡ装置の各々のハンドシェ
イク信号線（DREQ[0:1] ，DACK[0:1] ，DONE[0:1] 、及
びDREQ[2:3] ，DACK[2:3] ，DONE[2:3] ）がいくつかの
組に区分けされ、それらのいくつかの組に区分けされた
前記Ｉ／Ｏデバイス（４４0 ，４４1 と４４2 ，４
４3 ）が対応する前記ＤＭＡ装置（３３0 ，３５0 と３
３1 ，３５1 ）のいくつかに区分けされたハンドシェイ
ク信号線に接続され、それらの区分けされたハンドシェ
イク信号線から、前記ＣＰＵによって予め設定されたコ
ード（SEL0，SEL1）に基づき随時選択し、その選択され
たそれぞれのハンドシェイク信号線（DREQ0 ，DACK0 ，
DONE0 及びDREQ1 ，DACK1 ，DONE1 ）に対する複数のＩ
／Ｏデバイスに対してＤＭＡ転送動作が独立に動作する
構成になっている。
【００１２】第４の発明は、例えば図５に示すように、
ＤＭＡコントローラを内蔵したマイクロプロセッサ（３
０Ｂ）において、マイクロプロセッサ全体をプログラム
制御するＣＰＵ（３２）と、複数の第１の発明のＤＭＡ
装置（ＤＭＡコントローラ３３0 とセレクタ３５Ｂ0 、
及びＤＭＡコントローラ３３1 とセレクタ３５Ｂ1 ）と
を内蔵している。そして、各ＤＭＡ装置の各々のハンド
シェイク信号線（DREQ[0:3] ，DACK[0:3] ，DONE[0:3]
）が各々の前記Ｉ／Ｏデバイス（４４0 〜４４3 ）と
個別に接続され、それらの各々のハンドシェイク信号線
から、前記ＣＰＵによって予め設定された信号線（SEL0
[0:1] ，SEL1[0:1] ）のコードに基づき随時選択し、そ
の選択されたハンドシェイク信号線（DREQ0 ，DACK0 ，
DONE0 及びDREQ1 ，DACK1 ，DONE1 ）に対する複数のＩ
／Ｏデバイスに対してＤＭＡ転送動作が独立に動作する
構成になっている。第５の発明のマイクロコンピュータ
システムでは、第２、第３又は第４の発明のマイクロプ
ロセッサ（３０，３０Ａ，３０Ｂ）と、複数のＩ／Ｏデ
バイス（４４0 〜４４3 ）と、複数のメモリ（４２，４
３）とを、備えている。
ＤＭＡコントローラを内蔵したマイクロプロセッサ（３
０Ｂ）において、マイクロプロセッサ全体をプログラム
制御するＣＰＵ（３２）と、複数の第１の発明のＤＭＡ
装置（ＤＭＡコントローラ３３0 とセレクタ３５Ｂ0 、
及びＤＭＡコントローラ３３1 とセレクタ３５Ｂ1 ）と
を内蔵している。そして、各ＤＭＡ装置の各々のハンド
シェイク信号線（DREQ[0:3] ，DACK[0:3] ，DONE[0:3]
）が各々の前記Ｉ／Ｏデバイス（４４0 〜４４3 ）と
個別に接続され、それらの各々のハンドシェイク信号線
から、前記ＣＰＵによって予め設定された信号線（SEL0
[0:1] ，SEL1[0:1] ）のコードに基づき随時選択し、そ
の選択されたハンドシェイク信号線（DREQ0 ，DACK0 ，
DONE0 及びDREQ1 ，DACK1 ，DONE1 ）に対する複数のＩ
／Ｏデバイスに対してＤＭＡ転送動作が独立に動作する
構成になっている。第５の発明のマイクロコンピュータ
システムでは、第２、第３又は第４の発明のマイクロプ
ロセッサ（３０，３０Ａ，３０Ｂ）と、複数のＩ／Ｏデ
バイス（４４0 〜４４3 ）と、複数のメモリ（４２，４
３）とを、備えている。
【００１３】
【作用】第１の発明によれば、以上のようにＤＭＡ装置
を構成したので、信号線の示す選択コードにより、バス
に接続された複数のＩ／Ｏデバイスの中から、いずれか
１つのＩ／Ｏデバイスに対するＤＭＡ転送の選択が行わ
れる。第２の発明によれば、選択信号の示す選択コード
により、バスに接続された複数のＩ／Ｏデバイスの中か
ら、ＣＰＵからの初期設定により、いずれか１つのＩ／
Ｏデバイスに対するＤＭＡ転送の選択が行われる。第３
の発明によれば、コードに基づき、複数のＩ／Ｏデバイ
スの中から、ＣＰＵからの初期設定により、いずれかの
Ｉ／Ｏデバイスに対するデータ転送の選択が行われる。
そのため、複数のＩ／ＯデバイスのＤＭＡ転送動作が同
時に実行可能となる。第４の発明によれば、選択信号線
のコードにより、複数のＩ／Ｏデバイスの中から、ＣＰ
Ｕからの初期設定により、いずれかのＩ／Ｏデバイスに
対する複数組のデータ転送の選択が行われる。そのた
め、複数のＩ／Ｏデバイスの中の任意の複数組のＩ／Ｏ
デバイスにおけるＤＭＡ転送動作の同時実行が可能とな
る。第５の発明によれば、選択信号線のコードにより、
複数のＩ／Ｏデバイスの中から、ＣＰＵからの初期設定
により、いずれかのＩ／Ｏデバイスに対するＤＭＡ転送
の選択が行われる。そのため、マイクロプロセッサ中の
ＤＭＡコントローラの制御により、メモリとＩ／Ｏデバ
イスとの間、あるいはメモリとメモリとの間のデータ転
送が、ＣＰＵを介さずに直接に行われる。従って、前記
課題を解決できるのである。
を構成したので、信号線の示す選択コードにより、バス
に接続された複数のＩ／Ｏデバイスの中から、いずれか
１つのＩ／Ｏデバイスに対するＤＭＡ転送の選択が行わ
れる。第２の発明によれば、選択信号の示す選択コード
により、バスに接続された複数のＩ／Ｏデバイスの中か
ら、ＣＰＵからの初期設定により、いずれか１つのＩ／
Ｏデバイスに対するＤＭＡ転送の選択が行われる。第３
の発明によれば、コードに基づき、複数のＩ／Ｏデバイ
スの中から、ＣＰＵからの初期設定により、いずれかの
Ｉ／Ｏデバイスに対するデータ転送の選択が行われる。
そのため、複数のＩ／ＯデバイスのＤＭＡ転送動作が同
時に実行可能となる。第４の発明によれば、選択信号線
のコードにより、複数のＩ／Ｏデバイスの中から、ＣＰ
Ｕからの初期設定により、いずれかのＩ／Ｏデバイスに
対する複数組のデータ転送の選択が行われる。そのた
め、複数のＩ／Ｏデバイスの中の任意の複数組のＩ／Ｏ
デバイスにおけるＤＭＡ転送動作の同時実行が可能とな
る。第５の発明によれば、選択信号線のコードにより、
複数のＩ／Ｏデバイスの中から、ＣＰＵからの初期設定
により、いずれかのＩ／Ｏデバイスに対するＤＭＡ転送
の選択が行われる。そのため、マイクロプロセッサ中の
ＤＭＡコントローラの制御により、メモリとＩ／Ｏデバ
イスとの間、あるいはメモリとメモリとの間のデータ転
送が、ＣＰＵを介さずに直接に行われる。従って、前記
課題を解決できるのである。
【００１４】
【実施例】第１の実施例 従来の図２のマイクロコンピュータシステムでは、ＦＤ
Ｃ及びＨＤＣのそれぞれにＤＭＡコントローラ１３1 ，
１３2 が接続されているが、これらのＤＭＡコントロー
ラ１３1 ，１３2 は同時には稼働していないため、ＦＤ
Ｃ用のハンドシェイク信号とＨＤＣ用のハンドシェイク
信号を随時切り替えて使用することにより、１個のＤＭ
Ａコントローラ１３1 又は１３2 を削減してマイクロコ
ンピュータシステムを構成できる。その一例を図１に示
す。図１は、本発明の第１の実施例を示すＤＭＡコント
ローラ内蔵のマイクロコンピュータシステムの構成ブロ
ック図である。このマイクロコンピュータシステムは、
集積回路で構成されたＤＭＡコントローラ内蔵の１チッ
プのマイクロプロセッサ３０を有し、該マイクロプロセ
ッサ３０が外部バスである第２の共通バス（以下、Ｘバ
スという）４１に接続されている。Ｘバス４１には、Ｒ
ＯＭ等で構成されたメモリ４２と、ＲＡＭ等で構成され
たメモリ４３と、ＦＤＣ等のＩ／Ｏデバイス４４0 と、
ＨＤＣ等のＩ／Ｏデバイス４４1 とが接続されている。
Ｃ及びＨＤＣのそれぞれにＤＭＡコントローラ１３1 ，
１３2 が接続されているが、これらのＤＭＡコントロー
ラ１３1 ，１３2 は同時には稼働していないため、ＦＤ
Ｃ用のハンドシェイク信号とＨＤＣ用のハンドシェイク
信号を随時切り替えて使用することにより、１個のＤＭ
Ａコントローラ１３1 又は１３2 を削減してマイクロコ
ンピュータシステムを構成できる。その一例を図１に示
す。図１は、本発明の第１の実施例を示すＤＭＡコント
ローラ内蔵のマイクロコンピュータシステムの構成ブロ
ック図である。このマイクロコンピュータシステムは、
集積回路で構成されたＤＭＡコントローラ内蔵の１チッ
プのマイクロプロセッサ３０を有し、該マイクロプロセ
ッサ３０が外部バスである第２の共通バス（以下、Ｘバ
スという）４１に接続されている。Ｘバス４１には、Ｒ
ＯＭ等で構成されたメモリ４２と、ＲＡＭ等で構成され
たメモリ４３と、ＦＤＣ等のＩ／Ｏデバイス４４0 と、
ＨＤＣ等のＩ／Ｏデバイス４４1 とが接続されている。
【００１５】マイクロプロセッサ３０は、第１の共通バ
ス（以下、Ｐバスという）３１を有し、該Ｐバス３１に
は、マイクロプロセッサ全体をプログラム制御するＣＰ
Ｕ３２と、１チャンネル分のＤＭＡ転送の機能を持つＤ
ＭＡコントローラ３３と、該Ｐバス３１とＸバス４１と
のインタフェースを取る外部バスコントローラ（ＸＢ
Ｃ）３４とが、接続されている。ＤＭＡコントローラ３
３には、セレクタ３５が接続されている。Ｐバス３１
は、メモリ４２，４３に対して転送アドレスの指定を行
い、またＣＰＵ３２及びＤＭＡコントローラ３３からア
ドレスが送出されるアドレスバスと、該ＣＰＵ３２、メ
モリ４２，４３及びＩ／Ｏデバイス４４0 ，４４1 間で
の実際のデータが転送されるデータバスとで、構成され
ている。セレクタ３５は、ハンドシェイク信号線DREQ，
DACK，DONEを介してＤＭＡコントローラ３３に接続さ
れ、さらに２組のハンドシェイク信号線DREQ[0:1] ，DA
CK[0:1] ，DONE[0:1] を介して２個のＩ／Ｏデバイス４
４0 ，４４1 に接続され、データ転送の開始前に予めＣ
ＰＵ３２により設定された選択信号線SEL により、該２
組のハンドシェイク信号線DREQ[0:1] ，DACK[0:1] ，DO
NE[0:1] からただ１組のハンドシェイク信号線を選択し
てハンドシェイク信号線DREQ，DACK，DONEに接続する機
能を有している。ここで、ハンドシェイク信号線DREQ
[0:1] は、２個のＩ／Ｏデバイス４４0 ，４４1 に対応
する信号線DREQ[0] ，DREQ[1] で構成されている。他の
ハンドシェイク信号線DACK[0:1] 及びDONE[0:1] につい
ても、同様に構成されている。ＤＭＡコントローラ３３
及びセレクタ３５により、ＤＭＡ装置が構成されてい
る。
ス（以下、Ｐバスという）３１を有し、該Ｐバス３１に
は、マイクロプロセッサ全体をプログラム制御するＣＰ
Ｕ３２と、１チャンネル分のＤＭＡ転送の機能を持つＤ
ＭＡコントローラ３３と、該Ｐバス３１とＸバス４１と
のインタフェースを取る外部バスコントローラ（ＸＢ
Ｃ）３４とが、接続されている。ＤＭＡコントローラ３
３には、セレクタ３５が接続されている。Ｐバス３１
は、メモリ４２，４３に対して転送アドレスの指定を行
い、またＣＰＵ３２及びＤＭＡコントローラ３３からア
ドレスが送出されるアドレスバスと、該ＣＰＵ３２、メ
モリ４２，４３及びＩ／Ｏデバイス４４0 ，４４1 間で
の実際のデータが転送されるデータバスとで、構成され
ている。セレクタ３５は、ハンドシェイク信号線DREQ，
DACK，DONEを介してＤＭＡコントローラ３３に接続さ
れ、さらに２組のハンドシェイク信号線DREQ[0:1] ，DA
CK[0:1] ，DONE[0:1] を介して２個のＩ／Ｏデバイス４
４0 ，４４1 に接続され、データ転送の開始前に予めＣ
ＰＵ３２により設定された選択信号線SEL により、該２
組のハンドシェイク信号線DREQ[0:1] ，DACK[0:1] ，DO
NE[0:1] からただ１組のハンドシェイク信号線を選択し
てハンドシェイク信号線DREQ，DACK，DONEに接続する機
能を有している。ここで、ハンドシェイク信号線DREQ
[0:1] は、２個のＩ／Ｏデバイス４４0 ，４４1 に対応
する信号線DREQ[0] ，DREQ[1] で構成されている。他の
ハンドシェイク信号線DACK[0:1] 及びDONE[0:1] につい
ても、同様に構成されている。ＤＭＡコントローラ３３
及びセレクタ３５により、ＤＭＡ装置が構成されてい
る。
【００１６】図３は、図１中のＤＭＡコントローラ３３
の構成例を示すブロック図である。このＤＭＡコントロ
ーラ３３は、該ＤＭＡコントローラ３３の動作を指示す
るための設定レジスタ５１と、転送の回数を計数する転
送回数カウンタ５２と、メモリ４２，４３のアクセスア
ドレスを決めるアドレスカウンタ５３と、Ｉ／Ｏデバイ
ス４４0 ，４４1 に対するハンドシェイク及びＣＰＵ３
２に対する割込み信号を発生させる制御回路５４とを、
備えている。設定レジスタ５１は、ＤＭＡの転送方向、
動作開始のイネーブル及びディスエーブル状態を記憶す
る転送モード記憶領域５１ａと、転送回数を記憶する転
送回数記憶領域５１ｂと、メモリアクセスの開始アドレ
スを記憶する開始アドレス記憶領域５１ｃとを有し、該
ＤＭＡコントローラ３３の動作開始の前にＣＰＵ３２に
よって初期設定を必要とするレジスタである。
の構成例を示すブロック図である。このＤＭＡコントロ
ーラ３３は、該ＤＭＡコントローラ３３の動作を指示す
るための設定レジスタ５１と、転送の回数を計数する転
送回数カウンタ５２と、メモリ４２，４３のアクセスア
ドレスを決めるアドレスカウンタ５３と、Ｉ／Ｏデバイ
ス４４0 ，４４1 に対するハンドシェイク及びＣＰＵ３
２に対する割込み信号を発生させる制御回路５４とを、
備えている。設定レジスタ５１は、ＤＭＡの転送方向、
動作開始のイネーブル及びディスエーブル状態を記憶す
る転送モード記憶領域５１ａと、転送回数を記憶する転
送回数記憶領域５１ｂと、メモリアクセスの開始アドレ
スを記憶する開始アドレス記憶領域５１ｃとを有し、該
ＤＭＡコントローラ３３の動作開始の前にＣＰＵ３２に
よって初期設定を必要とするレジスタである。
【００１７】次に、図３のＤＭＡコントローラ３３の機
能（１）を説明した後、図１のマイクロコンピュータの
全体の動作（２）を説明する。 （１） 図３のＤＭＡコントローラ３３の機能 ＤＭＡコントローラ３３のＤＭＡ転送に際して、実際の
転送は普通１バイトもしくは１ワード単位として行わ
れ、ＤＭＡ転送動作開始前のＣＰＵ３２の内容により、
転送回数カウンタ５２及びアドレスカウンタ５３がプリ
セットされ、Ｉ／Ｏデバイス４４0 ，４４1 とのハンド
シェイクとＰバス３１におけるリード指示もしくはライ
ト指示により、メモリ４２，４３とＩ／Ｏデバイス４４
0 ，４４1との間での１単位のデータ転送が完結する。
この１単位の転送の終了ごとに、転送回数カウンタ５２
の内容が−１減算され、かつアドレスカウンタ５３の内
容が、転送の単位（バイトもしくはワード）分加算もし
くは減算される。この一連の動作が、転送回数カウンタ
５２の内容のゼロ検出まで繰り返されることにより、予
めＣＰＵ３２により設定された所定のデータ量のＤＭＡ
転送が完結する。
能（１）を説明した後、図１のマイクロコンピュータの
全体の動作（２）を説明する。 （１） 図３のＤＭＡコントローラ３３の機能 ＤＭＡコントローラ３３のＤＭＡ転送に際して、実際の
転送は普通１バイトもしくは１ワード単位として行わ
れ、ＤＭＡ転送動作開始前のＣＰＵ３２の内容により、
転送回数カウンタ５２及びアドレスカウンタ５３がプリ
セットされ、Ｉ／Ｏデバイス４４0 ，４４1 とのハンド
シェイクとＰバス３１におけるリード指示もしくはライ
ト指示により、メモリ４２，４３とＩ／Ｏデバイス４４
0 ，４４1との間での１単位のデータ転送が完結する。
この１単位の転送の終了ごとに、転送回数カウンタ５２
の内容が−１減算され、かつアドレスカウンタ５３の内
容が、転送の単位（バイトもしくはワード）分加算もし
くは減算される。この一連の動作が、転送回数カウンタ
５２の内容のゼロ検出まで繰り返されることにより、予
めＣＰＵ３２により設定された所定のデータ量のＤＭＡ
転送が完結する。
【００１８】実際のデータの移動は、Ｘバス４１上で行
われ、Ｉ／Ｏデバイス４４0 ，４４1 及びメモリ４２，
４３に対するデータの読出し、及び書込みの指示は、該
ＤＭＡコントローラ３３が外部バスコントローラ３４を
経由して該Ｘバス４１上に出力する図示しない信号によ
り行われる。このとき、開始アドレスから始まるアドレ
スデータがアドレスカウンタ５３で生成され、Ｐバス３
１を経由して、メモリ４２，４３の記憶領域を指示する
アドレスとして該Ｘバス４１に出力される。これが１回
分のＤＭＡ転送動作であり、その動作完了後、前記転送
回数が−１減算され、前記メモリアドレスがこの転送完
了と共に、加算及び減算されて該ＤＭＡコントローラ内
部に保持される。ＤＭＡ転送途中のＩ／Ｏデバイス内部
において特有の異常状況が発生、あるいはＩ／Ｏデバイ
ス特有の事情によってデータ読出しあるいはデータ書込
みの終了を必要とする状況が発生した場合、該Ｉ／Ｏデ
バイス４４0 ，４４1 がＤＭＡコントローラ３３へのデ
ータ転送終了を宣言する信号（DONE）を出力する。ＤＭ
Ａコントローラ３３は、データ転送終了を宣言する信号
を受け付けた場合、直ちに以後のデータ転送を取り止め
る。このとき、ＤＭＡコントローラ内部の所用のデータ
転送回数がまだ残っている場合でも、該ＤＭＡコントロ
ーラ３３は以後のデータ転送を取り止め、初期状態に戻
る。
われ、Ｉ／Ｏデバイス４４0 ，４４1 及びメモリ４２，
４３に対するデータの読出し、及び書込みの指示は、該
ＤＭＡコントローラ３３が外部バスコントローラ３４を
経由して該Ｘバス４１上に出力する図示しない信号によ
り行われる。このとき、開始アドレスから始まるアドレ
スデータがアドレスカウンタ５３で生成され、Ｐバス３
１を経由して、メモリ４２，４３の記憶領域を指示する
アドレスとして該Ｘバス４１に出力される。これが１回
分のＤＭＡ転送動作であり、その動作完了後、前記転送
回数が−１減算され、前記メモリアドレスがこの転送完
了と共に、加算及び減算されて該ＤＭＡコントローラ内
部に保持される。ＤＭＡ転送途中のＩ／Ｏデバイス内部
において特有の異常状況が発生、あるいはＩ／Ｏデバイ
ス特有の事情によってデータ読出しあるいはデータ書込
みの終了を必要とする状況が発生した場合、該Ｉ／Ｏデ
バイス４４0 ，４４1 がＤＭＡコントローラ３３へのデ
ータ転送終了を宣言する信号（DONE）を出力する。ＤＭ
Ａコントローラ３３は、データ転送終了を宣言する信号
を受け付けた場合、直ちに以後のデータ転送を取り止め
る。このとき、ＤＭＡコントローラ内部の所用のデータ
転送回数がまだ残っている場合でも、該ＤＭＡコントロ
ーラ３３は以後のデータ転送を取り止め、初期状態に戻
る。
【００１９】（２） 図１のマイクロコンピュータの全
体の動作 図１のマイクロコンピュータシステムでは、２組のハン
ドシェイク信号線DREQ[0:1] ，DACK[0:1] ，DONE[0:1]
のハンドシェイク端子に、ＤＭＡ転送を必要とする２個
のＩ／Ｏデバイス４４0 ，４４1 が接続されている。選
択信号線SEL の論理レベルが“０”のとき、ハンドシェ
イク信号線DREQ[0]，DACK[0] ，DONE[0] に接続された
Ｉ／Ｏデバイス４４0 が選択される。また、選択信号線
SEL の論理レベルが“１”のとき、ハンドシェイク信号
線DREQ[1] ，DACK[1] ，DONE[1] に接続されたＩ／Ｏデ
バイス４４1 が選択されるようになっている。例えば、
選択信号線SEL が“０”に設定され、ＤＭＡコントロー
ラ３３の初期設定として、ＣＰＵ３２がＰバス３１を介
して、該ＤＭＡコントローラ３３の内部の設定レジスタ
５１をアクセスする。そして、転送方向がＩ／Ｏデバイ
ス４４0 からメモリ４３、開始アドレスが３３５７Ａ０
００ｈ番地（３２ビットのデータバス、即ち１ワード単
位を想定している）、転送回数を１００回と設定し、該
Ｉ／Ｏデバイス４４0 からメモリ４３への転送モードで
データ転送イネーブルに設定する。
体の動作 図１のマイクロコンピュータシステムでは、２組のハン
ドシェイク信号線DREQ[0:1] ，DACK[0:1] ，DONE[0:1]
のハンドシェイク端子に、ＤＭＡ転送を必要とする２個
のＩ／Ｏデバイス４４0 ，４４1 が接続されている。選
択信号線SEL の論理レベルが“０”のとき、ハンドシェ
イク信号線DREQ[0]，DACK[0] ，DONE[0] に接続された
Ｉ／Ｏデバイス４４0 が選択される。また、選択信号線
SEL の論理レベルが“１”のとき、ハンドシェイク信号
線DREQ[1] ，DACK[1] ，DONE[1] に接続されたＩ／Ｏデ
バイス４４1 が選択されるようになっている。例えば、
選択信号線SEL が“０”に設定され、ＤＭＡコントロー
ラ３３の初期設定として、ＣＰＵ３２がＰバス３１を介
して、該ＤＭＡコントローラ３３の内部の設定レジスタ
５１をアクセスする。そして、転送方向がＩ／Ｏデバイ
ス４４0 からメモリ４３、開始アドレスが３３５７Ａ０
００ｈ番地（３２ビットのデータバス、即ち１ワード単
位を想定している）、転送回数を１００回と設定し、該
Ｉ／Ｏデバイス４４0 からメモリ４３への転送モードで
データ転送イネーブルに設定する。
【００２０】次に、Ｉ／Ｏデバイス４４0 に対して該Ｉ
／Ｏデバイス４４0 の固有の初期設定を行った後、動作
開始の指示を行う。Ｉ／Ｏデバイス４４0 が動作を開始
し、１ワード（３２ビット）のデータをＸバス４１に用
意できるようになった時点で、Ｉ／Ｏデバイス４４0 か
ら信号（DREQ[0] ）が出力され、該Ｉ／Ｏデバイス４４
0 がＤＭＡコントローラ３３に対してデータ転送要求を
出す。ＤＭＡコントローラは、Ｐバス３１のバス権をＣ
ＰＵ３２から獲得した後、信号（DACK[0] ）を出力し、
Ｉ／Ｏデバイス４４0 の読出しデータをＸバス４１に出
力させ、かつメモリ４３の格納アドレス（アドレスカウ
ンタ５３の内容）３３５７Ａ０００ｈを該Ｘバス４１に
出力し、メモリ４３へのライト指示を行う。そして、メ
モリ４３の３３５７Ａ０００ｈ番地に、Ｉ／Ｏデバイス
４４0 の読出しデータの１ワード分を格納し、ＤＭＡコ
ントローラ内部の転送回数カウンタ５２を−１減算し、
アドレスカウンタ５３の内容を１ワード分加算（バイト
単位で＋４加算）し、３３５７Ａ００４ｈ番地を次の転
送時のアドレスとし、Ｉ／Ｏデバイス４４0 から次の信
号（DREQ[0] ）の入力である転送要求を待つ。以後、同
様の手順を最初に設定された転送回数１００が０になる
まで繰り返し、ＣＰＵ３２へ所定の転送回数のＤＭＡ転
送が完了したことを割込みとして該ＣＰＵ３２に通知す
る。ＣＰＵ３２は、その割込みを受けて、今まで実行し
ていた処理を一時中断し、その割込みに対する該ＣＰＵ
３２の処理を行う。
／Ｏデバイス４４0 の固有の初期設定を行った後、動作
開始の指示を行う。Ｉ／Ｏデバイス４４0 が動作を開始
し、１ワード（３２ビット）のデータをＸバス４１に用
意できるようになった時点で、Ｉ／Ｏデバイス４４0 か
ら信号（DREQ[0] ）が出力され、該Ｉ／Ｏデバイス４４
0 がＤＭＡコントローラ３３に対してデータ転送要求を
出す。ＤＭＡコントローラは、Ｐバス３１のバス権をＣ
ＰＵ３２から獲得した後、信号（DACK[0] ）を出力し、
Ｉ／Ｏデバイス４４0 の読出しデータをＸバス４１に出
力させ、かつメモリ４３の格納アドレス（アドレスカウ
ンタ５３の内容）３３５７Ａ０００ｈを該Ｘバス４１に
出力し、メモリ４３へのライト指示を行う。そして、メ
モリ４３の３３５７Ａ０００ｈ番地に、Ｉ／Ｏデバイス
４４0 の読出しデータの１ワード分を格納し、ＤＭＡコ
ントローラ内部の転送回数カウンタ５２を−１減算し、
アドレスカウンタ５３の内容を１ワード分加算（バイト
単位で＋４加算）し、３３５７Ａ００４ｈ番地を次の転
送時のアドレスとし、Ｉ／Ｏデバイス４４0 から次の信
号（DREQ[0] ）の入力である転送要求を待つ。以後、同
様の手順を最初に設定された転送回数１００が０になる
まで繰り返し、ＣＰＵ３２へ所定の転送回数のＤＭＡ転
送が完了したことを割込みとして該ＣＰＵ３２に通知す
る。ＣＰＵ３２は、その割込みを受けて、今まで実行し
ていた処理を一時中断し、その割込みに対する該ＣＰＵ
３２の処理を行う。
【００２１】また、Ｉ／Ｏデバイス４４0 の内部におい
て異常状況が発生した場合、あるいはデータ読出しの終
了を必要とする状況が発生した場合、ＤＭＡコントロー
ラ３３へのデータ転送終了を宣言する信号（DONE[0] ）
を出力する。このとき、ＤＭＡコントローラ内部の転送
回数カウンタ５２がまだ０になっていない時点でも、該
ＤＭＡコントローラ３３は以後のデータ転送を取り止
め、ＣＰＵ３２へ割込みとして通知する。このように、
前記一連のデータ転送は、Ｉ／Ｏデバイス４４0 に対し
てのみ実行されるが、仮にＩ／Ｏデバイス４４1 で信号
（DREQ[1] ）がセレクタ３５に出力されていても、信号
（DACK[1] ）が出力されず、実際には該Ｉ／Ｏデバイス
４４1 間でのデータ転送が行われることはない。これに
対し、選択信号線SEL の論理レベルが“１”に設定され
ていた場合、前記と逆に、信号（DACK[1] ）が出力さ
れ、信号（DACK[0] ）が出力されなくなる。そのため、
Ｉ／Ｏデバイス４４1 に対してのＤＭＡ転送のみが実行
され、Ｉ／Ｏデバイス４４0 に対するＤＭＡ転送は行わ
れない。
て異常状況が発生した場合、あるいはデータ読出しの終
了を必要とする状況が発生した場合、ＤＭＡコントロー
ラ３３へのデータ転送終了を宣言する信号（DONE[0] ）
を出力する。このとき、ＤＭＡコントローラ内部の転送
回数カウンタ５２がまだ０になっていない時点でも、該
ＤＭＡコントローラ３３は以後のデータ転送を取り止
め、ＣＰＵ３２へ割込みとして通知する。このように、
前記一連のデータ転送は、Ｉ／Ｏデバイス４４0 に対し
てのみ実行されるが、仮にＩ／Ｏデバイス４４1 で信号
（DREQ[1] ）がセレクタ３５に出力されていても、信号
（DACK[1] ）が出力されず、実際には該Ｉ／Ｏデバイス
４４1 間でのデータ転送が行われることはない。これに
対し、選択信号線SEL の論理レベルが“１”に設定され
ていた場合、前記と逆に、信号（DACK[1] ）が出力さ
れ、信号（DACK[0] ）が出力されなくなる。そのため、
Ｉ／Ｏデバイス４４1 に対してのＤＭＡ転送のみが実行
され、Ｉ／Ｏデバイス４４0 に対するＤＭＡ転送は行わ
れない。
【００２２】以上のように、この第１の実施例では、次
のような利点がある。本実施例では、１チャンネルのＤ
ＭＡ動作を行うＤＭＡコントローラ３３に、複数のハン
ドシェイク信号線DREQ[0:1] ，DACK[0:1] ，DONE[0:1]
を切り替えるセレクタ３５を接続し、選択信号線SEL の
論理レベルにより、予め接続された２個のＩ／Ｏデバイ
ス４４0 ，４４1 の中から、ＣＰＵ３２からの初期設定
により、いずれかのＩ／Ｏデバイス４４0 又は４４1 に
対するＤＭＡ転送を選択できるようにしている。そのた
め、少ないハードウェア（回路構成）で、複数のＩ／Ｏ
デバイス４４0 ，４４1 とのＤＭＡ転送ができる。な
お、図１のマイクロコンピュータシステムでは、１本の
選択信号線SEL により、２組のＩ／Ｏデバイス４４0 ，
４４1 を選択するようになっているが、その選択信号線
SEL を２本以上とし、信号選択コードとして定義し、４
組以上のＩ／Ｏデバイスを選択するように構成すること
も可能である。
のような利点がある。本実施例では、１チャンネルのＤ
ＭＡ動作を行うＤＭＡコントローラ３３に、複数のハン
ドシェイク信号線DREQ[0:1] ，DACK[0:1] ，DONE[0:1]
を切り替えるセレクタ３５を接続し、選択信号線SEL の
論理レベルにより、予め接続された２個のＩ／Ｏデバイ
ス４４0 ，４４1 の中から、ＣＰＵ３２からの初期設定
により、いずれかのＩ／Ｏデバイス４４0 又は４４1 に
対するＤＭＡ転送を選択できるようにしている。そのた
め、少ないハードウェア（回路構成）で、複数のＩ／Ｏ
デバイス４４0 ，４４1 とのＤＭＡ転送ができる。な
お、図１のマイクロコンピュータシステムでは、１本の
選択信号線SEL により、２組のＩ／Ｏデバイス４４0 ，
４４1 を選択するようになっているが、その選択信号線
SEL を２本以上とし、信号選択コードとして定義し、４
組以上のＩ／Ｏデバイスを選択するように構成すること
も可能である。
【００２３】第２の実施例 図４は、本発明の第２の実施例を示すＤＭＡコントロー
ラ内蔵のマイクロコンピュータの構成ブロック図であ
り、第１の実施例を示す図１中の要素と共通の要素には
共通の符号が付されている。このマイクロコンピュータ
システムでは、第１の実施例のマイクロプロセッサ３０
と異なる構成のマイクロプロセッサ３０Ａが設けられ、
さらに４個のＩ／Ｏデバイス４４0 〜４４3 が設けら
れ、それらがＸバス４１に接続されている。Ｘバス４１
には、第１の実施例と同様に、メモリ４２，４３が接続
されている。マイクロプロセッサ３０Ａは、第１の実施
例と同様に、集積回路からなる１チップ構成であり、Ｐ
バス３１、ＣＰＵ３２、及び外部バスコントローラ３４
を有し、さらに１チャンネル分のＤＭＡ転送機能を持っ
た２組のＤＭＡコントローラ３３0 ，３３1 とハンドシ
ェイク信号線選択用の２組のセレクタ３５0 ，３５1 と
を、有している。
ラ内蔵のマイクロコンピュータの構成ブロック図であ
り、第１の実施例を示す図１中の要素と共通の要素には
共通の符号が付されている。このマイクロコンピュータ
システムでは、第１の実施例のマイクロプロセッサ３０
と異なる構成のマイクロプロセッサ３０Ａが設けられ、
さらに４個のＩ／Ｏデバイス４４0 〜４４3 が設けら
れ、それらがＸバス４１に接続されている。Ｘバス４１
には、第１の実施例と同様に、メモリ４２，４３が接続
されている。マイクロプロセッサ３０Ａは、第１の実施
例と同様に、集積回路からなる１チップ構成であり、Ｐ
バス３１、ＣＰＵ３２、及び外部バスコントローラ３４
を有し、さらに１チャンネル分のＤＭＡ転送機能を持っ
た２組のＤＭＡコントローラ３３0 ，３３1 とハンドシ
ェイク信号線選択用の２組のセレクタ３５0 ，３５1 と
を、有している。
【００２４】一方のセレクタ３５0 は、ハンドシェイク
信号線DREQ0 ，DACK0 ，DONE0 を介してＤＭＡコントロ
ーラ３３0 に接続され、さらに２組のハンドシェイク信
号線DREQ[0:1] ，DACK[0:1] ，DONE[0:1] を介して２個
のＩ／Ｏデバイス４４0 ，４４1 に接続され、該ＤＭＡ
コントローラ３３0 がデータ転送の開始前に予めＣＰＵ
３２により設定された選択信号線SEL0により、該２組の
ハンドシェイク信号線DREQ[0:1] ，DACK[0:1] ，DONE
[0:1] の中からただ１組のハンドシェイク信号線を選択
してハンドシェイク信号線DREQ0 ，DACK0 ，DONE0 に接
続する回路である。同様に、他方のセレクタ３５1 は、
ハンドシェイク信号線DREQ1 ，DACK1 ，DONE1 を介して
ＤＭＡコントローラ３３1 に接続され、さらに２組のハ
ンドシェイク信号線DREQ[2:3] ，DACK[2:3] ，DONE[2:
3] を介して２個のＩ／Ｏデバイス４４2 ，４４3 に接
続され、該ＤＭＡコントローラ３３1 がデータ転送の開
始前に予めＣＰＵ３２により設定された選択信号線SEL1
により、該２組のハンドシェイク信号線DREQ[2:3] ，DA
CK[2:3] ，DONE[2:3] の中からただ１組のハンドシェイ
ク信号線を選択してハンドシェイク信号線DREQ1 ，DACK
1 ，DONE1 に接続する回路である。ここで、ハンドシェ
イク信号線DREQ[0:3] は、４個のＩ／Ｏデバイス４４0
〜４４3 に対応し、ハンドシェイク信号線DREQ[0] 〜DR
EQ[3] を意味する。他のハンドシェイク信号線DACK[0:
3] 及びDONE[0:3] も、同様である。
信号線DREQ0 ，DACK0 ，DONE0 を介してＤＭＡコントロ
ーラ３３0 に接続され、さらに２組のハンドシェイク信
号線DREQ[0:1] ，DACK[0:1] ，DONE[0:1] を介して２個
のＩ／Ｏデバイス４４0 ，４４1 に接続され、該ＤＭＡ
コントローラ３３0 がデータ転送の開始前に予めＣＰＵ
３２により設定された選択信号線SEL0により、該２組の
ハンドシェイク信号線DREQ[0:1] ，DACK[0:1] ，DONE
[0:1] の中からただ１組のハンドシェイク信号線を選択
してハンドシェイク信号線DREQ0 ，DACK0 ，DONE0 に接
続する回路である。同様に、他方のセレクタ３５1 は、
ハンドシェイク信号線DREQ1 ，DACK1 ，DONE1 を介して
ＤＭＡコントローラ３３1 に接続され、さらに２組のハ
ンドシェイク信号線DREQ[2:3] ，DACK[2:3] ，DONE[2:
3] を介して２個のＩ／Ｏデバイス４４2 ，４４3 に接
続され、該ＤＭＡコントローラ３３1 がデータ転送の開
始前に予めＣＰＵ３２により設定された選択信号線SEL1
により、該２組のハンドシェイク信号線DREQ[2:3] ，DA
CK[2:3] ，DONE[2:3] の中からただ１組のハンドシェイ
ク信号線を選択してハンドシェイク信号線DREQ1 ，DACK
1 ，DONE1 に接続する回路である。ここで、ハンドシェ
イク信号線DREQ[0:3] は、４個のＩ／Ｏデバイス４４0
〜４４3 に対応し、ハンドシェイク信号線DREQ[0] 〜DR
EQ[3] を意味する。他のハンドシェイク信号線DACK[0:
3] 及びDONE[0:3] も、同様である。
【００２５】次に、図４のマイクロコンピュータシステ
ムの動作を説明する。このマイクロコンピュータシステ
ムでは、図４に示すように、４組のハンドシェイク信号
線DREQ[0:3] ，DACK[0:3] ，DONE[0:3] のハンドシェイ
ク端子に、ＤＭＡ転送を必要とする４個のＩ／Ｏデバイ
ス４４0 〜４４3 が接続されている。例えば、セレクタ
３５0 において、選択信号線SEL0が“０”のとき、ハン
ドシェイク信号線DREQ[0] ，DACK[0] ，DONE[0] に接続
されたＩ／Ｏデバイス４４0が選択される。また、選択
信号線SEL0が“１”のとき、ハンドシェイク信号線DREQ
[1] ，DACK[1] ，DONE[1] に接続されたＩ／Ｏデバイス
４４1 が選択される。一方、セレクタ３５1 において、
選択信号線SEL1が“０”のとき、ハンドシェイク信号線
DREQ[2] ，DACK[2] ，DONE[2] に接続されたＩ／Ｏデバ
イス４４2 が選択される。また、選択信号線SEL1が
“１”のとき、ハンドシェイク信号線DREQ[3] ，DACK
[3] ，DONE[3] に接続されたＩ／Ｏデバイス４４3 が選
択される。１チャンネルの各ＤＭＡコントローラ３
３0 ，３３1 において、セレクタ３５0 ，３５1 で選択
されたＩ／Ｏデバイス４４0 〜４４3 に対して、第１の
実施例と同様に、該ＤＭＡコントローラ３３0 と３３1
で独立にＤＭＡ転送が実行される。即ち、Ｉ／Ｏデバイ
ス４４0 又は４４1 に対するデータ転送と、Ｉ／Ｏデバ
イス４４2 又は４４3 に対するデータ転送が、同時に実
行可能である。
ムの動作を説明する。このマイクロコンピュータシステ
ムでは、図４に示すように、４組のハンドシェイク信号
線DREQ[0:3] ，DACK[0:3] ，DONE[0:3] のハンドシェイ
ク端子に、ＤＭＡ転送を必要とする４個のＩ／Ｏデバイ
ス４４0 〜４４3 が接続されている。例えば、セレクタ
３５0 において、選択信号線SEL0が“０”のとき、ハン
ドシェイク信号線DREQ[0] ，DACK[0] ，DONE[0] に接続
されたＩ／Ｏデバイス４４0が選択される。また、選択
信号線SEL0が“１”のとき、ハンドシェイク信号線DREQ
[1] ，DACK[1] ，DONE[1] に接続されたＩ／Ｏデバイス
４４1 が選択される。一方、セレクタ３５1 において、
選択信号線SEL1が“０”のとき、ハンドシェイク信号線
DREQ[2] ，DACK[2] ，DONE[2] に接続されたＩ／Ｏデバ
イス４４2 が選択される。また、選択信号線SEL1が
“１”のとき、ハンドシェイク信号線DREQ[3] ，DACK
[3] ，DONE[3] に接続されたＩ／Ｏデバイス４４3 が選
択される。１チャンネルの各ＤＭＡコントローラ３
３0 ，３３1 において、セレクタ３５0 ，３５1 で選択
されたＩ／Ｏデバイス４４0 〜４４3 に対して、第１の
実施例と同様に、該ＤＭＡコントローラ３３0 と３３1
で独立にＤＭＡ転送が実行される。即ち、Ｉ／Ｏデバイ
ス４４0 又は４４1 に対するデータ転送と、Ｉ／Ｏデバ
イス４４2 又は４４3 に対するデータ転送が、同時に実
行可能である。
【００２６】以上のように、この第２の実施例では次の
ような利点を有している。本実施例では、マイクロプロ
セッサ３０Ａに２組のＤＭＡコントローラ３３0，３３
1 を内蔵し、各々のハンドシェイク信号線DREQ[0:1] ，
DACK[0:1] ，DONE[0:1] ，DREQ[2:3] ，DACK[2:3] ，DO
NE[2:3] に個々のＩ／Ｏデバイス４４0 〜４４3 が接続
され、その１チャンネルの各ＤＭＡコントローラ３
３0 ，３３1 に複数のハンドシェイク信号線DREQ[0:1]
，DACK[0:1] ，DONE[0:1] ，DREQ[2:3]，DACK[2:3] ，
DONE[2:3] を切り替えるセレクタ３５0 ，３５1 が接続
され、各々の選択信号線SEL0及びSEL1の論理レベルによ
り、予め接続された４個のＩ／Ｏデバイス４４0 〜４４
3 の中から、ＣＰＵ３２からの初期設定により、いずれ
かのＩ／Ｏデバイス４４0 〜４４3 に対するＤＭＡ転送
を選択できるようになっている。そのため、Ｉ／Ｏデバ
イス４４0 又は４４1 と、Ｉ／Ｏデバイス４４2 又は４
４3 とのＤＭＡ転送動作を同時に実行できる。従って、
実質的には２チャンネルのＤＭＡコントローラであると
いう少ないハードウェアにもかかわらず、４個のＩ／Ｏ
デバイス４４0 〜４４3 とのＤＭＡ転送が同時に可能と
なる。なお、この第２の実施例では、２組のセレクタ３
５0 ，３５1 によって４個のＩ／Ｏデバイス４４0 〜４
４3 を選択するようになっているが、それらの個数を増
加することも可能である。また、実際には、各ＤＭＡコ
ントローラ３３0 ，３３1 が同時に転送要求信号（DREQ
0 あるいはDREQ1 ）を受けた場合の優先権を決定する回
路部分が必要となるが、図４では図示していない。ここ
では、２組のＤＭＡコントローラ３３0 ，３３1 を内蔵
する場合について説明したが、このＤＭＡコントローラ
の組数を増加してもよい。
ような利点を有している。本実施例では、マイクロプロ
セッサ３０Ａに２組のＤＭＡコントローラ３３0，３３
1 を内蔵し、各々のハンドシェイク信号線DREQ[0:1] ，
DACK[0:1] ，DONE[0:1] ，DREQ[2:3] ，DACK[2:3] ，DO
NE[2:3] に個々のＩ／Ｏデバイス４４0 〜４４3 が接続
され、その１チャンネルの各ＤＭＡコントローラ３
３0 ，３３1 に複数のハンドシェイク信号線DREQ[0:1]
，DACK[0:1] ，DONE[0:1] ，DREQ[2:3]，DACK[2:3] ，
DONE[2:3] を切り替えるセレクタ３５0 ，３５1 が接続
され、各々の選択信号線SEL0及びSEL1の論理レベルによ
り、予め接続された４個のＩ／Ｏデバイス４４0 〜４４
3 の中から、ＣＰＵ３２からの初期設定により、いずれ
かのＩ／Ｏデバイス４４0 〜４４3 に対するＤＭＡ転送
を選択できるようになっている。そのため、Ｉ／Ｏデバ
イス４４0 又は４４1 と、Ｉ／Ｏデバイス４４2 又は４
４3 とのＤＭＡ転送動作を同時に実行できる。従って、
実質的には２チャンネルのＤＭＡコントローラであると
いう少ないハードウェアにもかかわらず、４個のＩ／Ｏ
デバイス４４0 〜４４3 とのＤＭＡ転送が同時に可能と
なる。なお、この第２の実施例では、２組のセレクタ３
５0 ，３５1 によって４個のＩ／Ｏデバイス４４0 〜４
４3 を選択するようになっているが、それらの個数を増
加することも可能である。また、実際には、各ＤＭＡコ
ントローラ３３0 ，３３1 が同時に転送要求信号（DREQ
0 あるいはDREQ1 ）を受けた場合の優先権を決定する回
路部分が必要となるが、図４では図示していない。ここ
では、２組のＤＭＡコントローラ３３0 ，３３1 を内蔵
する場合について説明したが、このＤＭＡコントローラ
の組数を増加してもよい。
【００２７】第３の実施例 図５は、本発明の第３の実施例を示すＤＭＡコントロー
ラ内蔵のマイクロコンピュータシステムの構成ブロック
図であり、第２の実施例を示す図４中の要素と共通の要
素には共通の符号が付されている。このマイクロコンピ
ュータシステムでは、第２の実施例のマイクロプロセッ
サ３０Ａと構成の異なるマイクロプロセッサ３０Ｂが設
けられ、該マイクロプロセッサ３０Ｂと４個のＩ／Ｏデ
バイス４４0 〜４４3 とを接続する４組のハンドシェイ
ク信号線DREQ[0:3] ，DACK[0:3] ，DONE[0:3] の配線構
造が、第２の実施例と異なっている。マイクロプロセッ
サ３０Ｂは、第２の実施例の２組のセレクタ３５0 ，３
５1に代えて、構成の異なる２組のセレクタ３５Ｂ0 ，
３５Ｂ1 が設けられている点のみが第２の実施例と異な
っている。２組のセレクタ３５Ｂ0 ，３５Ｂ1 は、４組
のハンドシェイク信号線DREQ[0:3] ，DACK[0:3] ，DONE
[0:3] によって４個のＩ／Ｏデバイス４４0 〜４４3 に
接続されている。
ラ内蔵のマイクロコンピュータシステムの構成ブロック
図であり、第２の実施例を示す図４中の要素と共通の要
素には共通の符号が付されている。このマイクロコンピ
ュータシステムでは、第２の実施例のマイクロプロセッ
サ３０Ａと構成の異なるマイクロプロセッサ３０Ｂが設
けられ、該マイクロプロセッサ３０Ｂと４個のＩ／Ｏデ
バイス４４0 〜４４3 とを接続する４組のハンドシェイ
ク信号線DREQ[0:3] ，DACK[0:3] ，DONE[0:3] の配線構
造が、第２の実施例と異なっている。マイクロプロセッ
サ３０Ｂは、第２の実施例の２組のセレクタ３５0 ，３
５1に代えて、構成の異なる２組のセレクタ３５Ｂ0 ，
３５Ｂ1 が設けられている点のみが第２の実施例と異な
っている。２組のセレクタ３５Ｂ0 ，３５Ｂ1 は、４組
のハンドシェイク信号線DREQ[0:3] ，DACK[0:3] ，DONE
[0:3] によって４個のＩ／Ｏデバイス４４0 〜４４3 に
接続されている。
【００２８】一方のセレクタ３５Ｂ0 は、ハンドシェイ
ク信号線DREQ0 ，DACK0 ，DONE0 を介して、１チャンネ
ル分のＤＭＡ転送機能を持ったＤＭＡコントローラ３３
0 に接続され、該ＤＭＡコントローラ３３0 がデータ転
送の開始前に予めＣＰＵ３２により設定された選択信号
線SEL0[0:1] により、４組のハンドシェイク信号線DREQ
[0:3] ，DACK[0:3] ，DONE[0:3] の中からただ１組のハ
ンドシェイク信号線を選択し、ハンドシェイク信号線DR
EQ0 ，DACK0 ，DONE0 に接続する回路である。他方のセ
レクタ３５Ｂ1 は、ハンドシェイク信号線DREQ1 ，DACK
1 ，DONE1 を介して、１チャンネル分のＤＭＡ転送機能
を持ったＤＭＡコントローラ３３1 に接続され、該ＤＭ
Ａコントローラ３３1 がデータ転送の開始前に予めＣＰ
Ｕ３２により設定された選択信号線SEL1[0:1] により、
４組のハンドシェイク信号線DREQ[0:3] ，DACK[0:3] ，
DONE[0:3] の中からただ１組のハンドシェイク信号線を
選択し、ハンドシェイク信号線DREQ1 ，DACK1 ，DONE1
に接続する回路である。ここで、ハンドシェイク信号線
DREQ[0:3] は、４個のＩ／Ｏデバイス４４0 〜４４3 に
対応し、ハンドシェイク信号線DREQ[0] 〜DREQ[3] を意
味する。他のハンドシェイク信号線DACK[0:3] 及びDONE
[0:3] も、同様である。
ク信号線DREQ0 ，DACK0 ，DONE0 を介して、１チャンネ
ル分のＤＭＡ転送機能を持ったＤＭＡコントローラ３３
0 に接続され、該ＤＭＡコントローラ３３0 がデータ転
送の開始前に予めＣＰＵ３２により設定された選択信号
線SEL0[0:1] により、４組のハンドシェイク信号線DREQ
[0:3] ，DACK[0:3] ，DONE[0:3] の中からただ１組のハ
ンドシェイク信号線を選択し、ハンドシェイク信号線DR
EQ0 ，DACK0 ，DONE0 に接続する回路である。他方のセ
レクタ３５Ｂ1 は、ハンドシェイク信号線DREQ1 ，DACK
1 ，DONE1 を介して、１チャンネル分のＤＭＡ転送機能
を持ったＤＭＡコントローラ３３1 に接続され、該ＤＭ
Ａコントローラ３３1 がデータ転送の開始前に予めＣＰ
Ｕ３２により設定された選択信号線SEL1[0:1] により、
４組のハンドシェイク信号線DREQ[0:3] ，DACK[0:3] ，
DONE[0:3] の中からただ１組のハンドシェイク信号線を
選択し、ハンドシェイク信号線DREQ1 ，DACK1 ，DONE1
に接続する回路である。ここで、ハンドシェイク信号線
DREQ[0:3] は、４個のＩ／Ｏデバイス４４0 〜４４3 に
対応し、ハンドシェイク信号線DREQ[0] 〜DREQ[3] を意
味する。他のハンドシェイク信号線DACK[0:3] 及びDONE
[0:3] も、同様である。
【００２９】次に、図５のマイクロコンピュータシステ
ムの動作を説明する。図５のマイクロコンピュータシス
テムでは、４組のハンドシェイク信号線DREQ[0:3] ，DA
CK[0:3] ，DONE[0:3] のハンドシェイク端子に、ＤＭＡ
転送を必要とする４個のＩ／Ｏデバイス４４0 〜４４3
が接続されている。例えば、セレクタ３５Ｂ0 におい
て、選択信号線SEL0[0:1] のコードが“００”のとき、
ハンドシェイク信号線DREQ[0] ，DACK[0] ，DONE[0] に
接続されたＩ／Ｏデバイス４４0 が選択される。選択信
号線SEL0[0:1] のコードが“０１”のとき、ハンドシェ
イク信号線DREQ[1] ，DACK[1] ，DONE[1] に接続された
Ｉ／Ｏデバイス４４1 が選択される。同様に、選択信号
線SEL0[0:1] のコードが“１０”のとき、Ｉ／Ｏデバイ
ス４４2 が選択され、コードが“１１”のとき、Ｉ／Ｏ
デバイス４４3 が選択される。一方、セレクタ３５Ｂ1
において、選択信号線SEL1[0:1] のコードが“００”の
とき、ハンドシェイク信号線DREQ[0] ，DACK[0] ，DONE
[0] に接続されたＩ／Ｏデバイス４４0 が選択される。
選択信号線SEL1[0:1] のコードが“０１”のとき、ハン
ドシェイク信号線DREQ[1] ，DACK[1] ，DONE[1] に接続
されたＩ／Ｏデバイス４４1 が選択される。同様に、コ
ード“１０”のときＩ／Ｏデバイス４４2 が、コード
“１１”のときＩ／Ｏデバイス４４3 が、それぞれ選択
される。各々の１チャンネルのＤＭＡコントローラ３３
0 及び３３1 において、セレクタ３５Ｂ0 ，３５Ｂ1 で
選択されたＩ／Ｏデバイス４４0 〜４４3 に対して、第
１の実施例と同様に、該ＤＭＡコントローラ３３0 と３
３1 で独立にＤＭＡ転送が実行される。即ち、Ｉ／Ｏデ
バイス４４0 〜４４3 に対するデータ転送のうち、任意
の２個のＩ／Ｏデバイスに対するデータ転送が同時に実
行可能である。
ムの動作を説明する。図５のマイクロコンピュータシス
テムでは、４組のハンドシェイク信号線DREQ[0:3] ，DA
CK[0:3] ，DONE[0:3] のハンドシェイク端子に、ＤＭＡ
転送を必要とする４個のＩ／Ｏデバイス４４0 〜４４3
が接続されている。例えば、セレクタ３５Ｂ0 におい
て、選択信号線SEL0[0:1] のコードが“００”のとき、
ハンドシェイク信号線DREQ[0] ，DACK[0] ，DONE[0] に
接続されたＩ／Ｏデバイス４４0 が選択される。選択信
号線SEL0[0:1] のコードが“０１”のとき、ハンドシェ
イク信号線DREQ[1] ，DACK[1] ，DONE[1] に接続された
Ｉ／Ｏデバイス４４1 が選択される。同様に、選択信号
線SEL0[0:1] のコードが“１０”のとき、Ｉ／Ｏデバイ
ス４４2 が選択され、コードが“１１”のとき、Ｉ／Ｏ
デバイス４４3 が選択される。一方、セレクタ３５Ｂ1
において、選択信号線SEL1[0:1] のコードが“００”の
とき、ハンドシェイク信号線DREQ[0] ，DACK[0] ，DONE
[0] に接続されたＩ／Ｏデバイス４４0 が選択される。
選択信号線SEL1[0:1] のコードが“０１”のとき、ハン
ドシェイク信号線DREQ[1] ，DACK[1] ，DONE[1] に接続
されたＩ／Ｏデバイス４４1 が選択される。同様に、コ
ード“１０”のときＩ／Ｏデバイス４４2 が、コード
“１１”のときＩ／Ｏデバイス４４3 が、それぞれ選択
される。各々の１チャンネルのＤＭＡコントローラ３３
0 及び３３1 において、セレクタ３５Ｂ0 ，３５Ｂ1 で
選択されたＩ／Ｏデバイス４４0 〜４４3 に対して、第
１の実施例と同様に、該ＤＭＡコントローラ３３0 と３
３1 で独立にＤＭＡ転送が実行される。即ち、Ｉ／Ｏデ
バイス４４0 〜４４3 に対するデータ転送のうち、任意
の２個のＩ／Ｏデバイスに対するデータ転送が同時に実
行可能である。
【００３０】以上のように、この第３の実施例では次の
ような利点を有している。本実施例では、集積回路で構
成された１チップのマイクロプロセッサ３０Ｂに２組の
ＤＭＡコントローラ３３0 ，３３1 が内蔵され、各々の
ハンドシェイク信号線DREQ[0:3] ，DACK[0:3] ，DONE
[0:3] に個々のＩ／Ｏデバイス４４0 〜４４3 が接続さ
れ、さらに１チャンネルの各ＤＭＡコントローラ３
３0 ，３３1 に４組のハンドシェイク信号線DREQ[0:3]
，DACK[0:3] ，DONE[0:3] を切り替える２個のセレク
タ３５Ｂ0 ，３５Ｂ1 が接続され、各々の選択信号線SE
L0[0:1] ，SEL1[0:1] のコードにより、予め接続された
複数のＩ／Ｏデバイス４４0 〜４４3の中から、ＣＰＵ
３２からの初期設定により、いずれかのＩ／Ｏデバイス
に対するＤＭＡ転送を選択できる。そのため、４個のＩ
／Ｏデバイス４４0 〜４４3 の中の任意のＩ／Ｏデバイ
スにおけるＤＭＡ転送動作を同時に実行できる。従っ
て、実質的には２チャンネルのＤＭＡコントローラであ
るという少ないハードウェアにもかかわらず、４個のＩ
／Ｏデバイス４４0 〜４４3 とのＤＭＡ転送を同時に実
行可能となる。
ような利点を有している。本実施例では、集積回路で構
成された１チップのマイクロプロセッサ３０Ｂに２組の
ＤＭＡコントローラ３３0 ，３３1 が内蔵され、各々の
ハンドシェイク信号線DREQ[0:3] ，DACK[0:3] ，DONE
[0:3] に個々のＩ／Ｏデバイス４４0 〜４４3 が接続さ
れ、さらに１チャンネルの各ＤＭＡコントローラ３
３0 ，３３1 に４組のハンドシェイク信号線DREQ[0:3]
，DACK[0:3] ，DONE[0:3] を切り替える２個のセレク
タ３５Ｂ0 ，３５Ｂ1 が接続され、各々の選択信号線SE
L0[0:1] ，SEL1[0:1] のコードにより、予め接続された
複数のＩ／Ｏデバイス４４0 〜４４3の中から、ＣＰＵ
３２からの初期設定により、いずれかのＩ／Ｏデバイス
に対するＤＭＡ転送を選択できる。そのため、４個のＩ
／Ｏデバイス４４0 〜４４3 の中の任意のＩ／Ｏデバイ
スにおけるＤＭＡ転送動作を同時に実行できる。従っ
て、実質的には２チャンネルのＤＭＡコントローラであ
るという少ないハードウェアにもかかわらず、４個のＩ
／Ｏデバイス４４0 〜４４3 とのＤＭＡ転送を同時に実
行可能となる。
【００３１】なお、この第３の実施例では、２個のセレ
クタ３５Ｂ0 ，３５Ｂ1 によって４個のＩ／Ｏデバイス
４４0 〜４４3 を選択するようになっているが、これら
の個数を増加することも可能である。また、実際には、
各ＤＭＡコントローラ３３0，３３1 が同時に転送要求
信号（DREQ0 あるいはDREQ1 ）を受けた場合の優先権を
決定する回路部分が必要となるが、図５では図示してい
ない。ここでは、２組のＤＭＡコントローラ３３0 ，３
３1 を内蔵する場合について説明したが、このＤＭＡコ
ントローラを増加してもよい。また、本発明は上記第１
〜第３の実施例に限定されず、種々の変形が可能であ
る。例えば、図１、図４及び図５中のマイクロプロセッ
サ３０，３０Ａ，３０Ｂ内に他の回路を付加したり、あ
るいはそれらにＸバス４１を介して接続されるメモリ４
２，４３の数を任意の個数に変更してもよい。さらに、
図３に示すＤＭＡコントローラ３３，３３0 ，３３1 を
図示以外の回路構成に変更してもよい。
クタ３５Ｂ0 ，３５Ｂ1 によって４個のＩ／Ｏデバイス
４４0 〜４４3 を選択するようになっているが、これら
の個数を増加することも可能である。また、実際には、
各ＤＭＡコントローラ３３0，３３1 が同時に転送要求
信号（DREQ0 あるいはDREQ1 ）を受けた場合の優先権を
決定する回路部分が必要となるが、図５では図示してい
ない。ここでは、２組のＤＭＡコントローラ３３0 ，３
３1 を内蔵する場合について説明したが、このＤＭＡコ
ントローラを増加してもよい。また、本発明は上記第１
〜第３の実施例に限定されず、種々の変形が可能であ
る。例えば、図１、図４及び図５中のマイクロプロセッ
サ３０，３０Ａ，３０Ｂ内に他の回路を付加したり、あ
るいはそれらにＸバス４１を介して接続されるメモリ４
２，４３の数を任意の個数に変更してもよい。さらに、
図３に示すＤＭＡコントローラ３３，３３0 ，３３1 を
図示以外の回路構成に変更してもよい。
【００３２】
【発明の効果】以上詳細に説明したように、第１、第２
及び第５の発明によれば、コードにより、複数のＩ／Ｏ
デバイスの中から、いずれかのＩ／Ｏデバイスに対する
ＤＭＡ転送の選択が行えるようにしたので、少ないハー
ドウェアで、複数のＩ／ＯデバイスとのＤＭＡ転送が行
える。第３の発明によれば、コードにより、複数のＩ／
Ｏデバイスの中から、ＣＰＵからの初期設定により、い
ずれかのＩ／Ｏデバイスに対するＤＭＡ転送の選択を行
えるようにしたので、複数のＩ／Ｏデバイスに対するＤ
ＭＡ転送動作の同時実行が可能となる。従って、少ない
ハードウェアで、複数のＩ／ＯデバイスとのＤＭＡ転送
が同時に可能となる。第４の発明によれば、コードによ
り、複数のＩ／Ｏデバイスの中から、ＣＰＵからの初期
設定により、いずれかのＩ／Ｏデバイスに対するＤＭＡ
転送の選択を行えるようにしたので、複数のＩ／Ｏデバ
イスの中の任意のＩ／ＯデバイスにおけるＤＭＡ転送動
作を同時に実行できる。従って、少ないハードウェア
で、複数のＩ／ＯデバイスとのＤＭＡ転送が同時に可能
となる。
及び第５の発明によれば、コードにより、複数のＩ／Ｏ
デバイスの中から、いずれかのＩ／Ｏデバイスに対する
ＤＭＡ転送の選択が行えるようにしたので、少ないハー
ドウェアで、複数のＩ／ＯデバイスとのＤＭＡ転送が行
える。第３の発明によれば、コードにより、複数のＩ／
Ｏデバイスの中から、ＣＰＵからの初期設定により、い
ずれかのＩ／Ｏデバイスに対するＤＭＡ転送の選択を行
えるようにしたので、複数のＩ／Ｏデバイスに対するＤ
ＭＡ転送動作の同時実行が可能となる。従って、少ない
ハードウェアで、複数のＩ／ＯデバイスとのＤＭＡ転送
が同時に可能となる。第４の発明によれば、コードによ
り、複数のＩ／Ｏデバイスの中から、ＣＰＵからの初期
設定により、いずれかのＩ／Ｏデバイスに対するＤＭＡ
転送の選択を行えるようにしたので、複数のＩ／Ｏデバ
イスの中の任意のＩ／ＯデバイスにおけるＤＭＡ転送動
作を同時に実行できる。従って、少ないハードウェア
で、複数のＩ／ＯデバイスとのＤＭＡ転送が同時に可能
となる。
【図１】本発明の第１の実施例を示すＤＭＡコントロー
ラ内蔵のマイクロコンピュータシステムの構成ブロック
図である。
ラ内蔵のマイクロコンピュータシステムの構成ブロック
図である。
【図２】従来のＤＭＡコントローラ内蔵のマイクロコン
ピュータシステムの一構成例を示すブロック図である。
ピュータシステムの一構成例を示すブロック図である。
【図３】図１中のＤＭＡコントローラの構成例を示すブ
ロック図である。
ロック図である。
【図４】本発明の第２の実施例を示すＤＭＡコントロー
ラ内蔵のマイクロコンピュータシステムの構成ブロック
図である。
ラ内蔵のマイクロコンピュータシステムの構成ブロック
図である。
【図５】本発明の第３の実施例を示すＤＭＡコントロー
ラ内蔵のマイクロコンピュータシステムの構成ブロック
図である。
ラ内蔵のマイクロコンピュータシステムの構成ブロック
図である。
３０，３０Ａ，３０Ｂ マイク
ロプロセッサ ３１ Ｐバス ３２ ＣＰＵ ３３，３３0 ，３３1 ＤＭＡ
コントローラ ３４ 外部バ
スコントローラ ３５，３５0 ，３５1 ，３５Ｂ0 ，３５Ｂ1 セレク
タ ４１ Ｘバス ４２，４３ メモリ ４４0 〜４４3 Ｉ／Ｏ
デバイス DREQ，DACK，DONE，DREQ0 ，DACK0 ，DONE0 ，DREQ1 ，
DACK1 ，DONE1選択されたハンドシェイク信号線 DREQ[0:1] ，DACK[0:1] ，DONE[0:1] ，DREQ[2:3] ，DA
CK[2:3] ，DONE[2:3]，DREQ[0:3] ，DACK[0:3] ，DONE
[0:3] ハンドシェイク信号線 SEL ，SEL0，SEL1，SEL0[0:1] ，SEL1[0:1] 選択信
号線
ロプロセッサ ３１ Ｐバス ３２ ＣＰＵ ３３，３３0 ，３３1 ＤＭＡ
コントローラ ３４ 外部バ
スコントローラ ３５，３５0 ，３５1 ，３５Ｂ0 ，３５Ｂ1 セレク
タ ４１ Ｘバス ４２，４３ メモリ ４４0 〜４４3 Ｉ／Ｏ
デバイス DREQ，DACK，DONE，DREQ0 ，DACK0 ，DONE0 ，DREQ1 ，
DACK1 ，DONE1選択されたハンドシェイク信号線 DREQ[0:1] ，DACK[0:1] ，DONE[0:1] ，DREQ[2:3] ，DA
CK[2:3] ，DONE[2:3]，DREQ[0:3] ，DACK[0:3] ，DONE
[0:3] ハンドシェイク信号線 SEL ，SEL0，SEL1，SEL0[0:1] ，SEL1[0:1] 選択信
号線
Claims (5)
- 【請求項１】 １つのバスに複数のペリフェラルデバイ
スが接続されたシステムにおいて、 前記各ペリフェラルデバイスにそれぞれ接続された複数
組のハンドシェイク信号線から、予め設定された１本以
上の信号線の示す選択コードに基づき、ただ１組のハン
ドシェイク信号線を選択するセレクタと、 前記セレクタで選択された前記１組のハンドシェイク信
号線に対して１チャンネル分のデータ転送動作を行うＤ
ＭＡコントローラとを、 備えたことを特徴とするＤＭＡ装置。 - 【請求項２】 複数のペリフェラルデバイスと共に１つ
のバスに接続されたマイクロプロセッサにおいて、 マイクロプロセッサ全体をプログラム制御する中央処理
装置と、 前記各ペリフェラルデバイスにそれぞれ接続された複数
組のハンドシェイク信号線から、前記中央処理装置によ
って予め設定された１本以上の選択信号の示す選択コー
ドに基づき、ただ１組のハンドシェイク信号線を選択す
るセレクタと、前記セレクタで選択された前記１組のハ
ンドシェイク信号線に対して１チャンネル分のデータ転
送動作を行うＤＭＡコントローラとを、 集積回路で構成したことを特徴とするマイクロプロセッ
サ。 - 【請求項３】 ＤＭＡコントローラを内蔵したマイクロ
プロセッサにおいて、 マイクロプロセッサ全体をプログラム制御する中央処理
装置と、複数の請求項１のＤＭＡ装置とを内蔵し、 前記各ＤＭＡ装置の各々のハンドシェイク信号線がいく
つかの組に区分けされ、それらのいくつかの組に区分け
された前記ペリフェラルデバイスが対応する前記ＤＭＡ
装置のいくつかに区分けされたハンドシェイク信号線に
接続され、それらの区分けされたハンドシェイク信号線
から、前記中央処理装置によって予め設定されたコード
に基づき随時選択し、その選択されたそれぞれのハンド
シェイク信号線に対する複数のペリフェラルデバイスに
対してＤＭＡ転送動作が独立に動作する構成にしたこと
を特徴とするマイクロプロセッサ。 - 【請求項４】 ＤＭＡコントローラを内蔵したマイクロ
プロセッサにおいて、 マイクロプロセッサ全体をプログラム制御する中央処理
装置と、複数の請求項１のＤＭＡ装置とを内蔵し、 前記各ＤＭＡ装置の各々のハンドシェイク信号線が各々
の前記ペリフェラルデバイスと個別に接続され、それら
の各々のハンドシェイク信号線から、前記中央処理装置
によって予め設定された信号線のコードに基づき随時選
択し、その選択されたハンドシェイク信号線に対する複
数のペリフェラルデバイスに対してＤＭＡ転送動作が独
立に動作する構成にしたことを特徴とするマイクロプロ
セッサ。 - 【請求項５】 請求項２、３又は４のマイクロプロセッ
サと、複数のペリフェラルデバイスと、複数のメモリと
を、備えたことを特徴とするマイクロコンピュータシス
テム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23612794A JPH08101806A (ja) | 1994-09-30 | 1994-09-30 | Ｄｍａ装置、マイクロプロセッサ及びマイクロコンピュータシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23612794A JPH08101806A (ja) | 1994-09-30 | 1994-09-30 | Ｄｍａ装置、マイクロプロセッサ及びマイクロコンピュータシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08101806A true JPH08101806A (ja) | 1996-04-16 |
Family
ID=16996161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23612794A Withdrawn JPH08101806A (ja) | 1994-09-30 | 1994-09-30 | Ｄｍａ装置、マイクロプロセッサ及びマイクロコンピュータシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08101806A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002202948A (ja) * | 2000-12-28 | 2002-07-19 | Mega Chips Corp | データ転送回路およびデータ転送方法 |
| JP2015508515A (ja) * | 2011-11-11 | 2015-03-19 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 密結合低電力画像処理のための方法および装置 |
-
1994
- 1994-09-30 JP JP23612794A patent/JPH08101806A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002202948A (ja) * | 2000-12-28 | 2002-07-19 | Mega Chips Corp | データ転送回路およびデータ転送方法 |
| JP2015508515A (ja) * | 2011-11-11 | 2015-03-19 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 密結合低電力画像処理のための方法および装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020115 |