JP2754594B2 - シングルチップマイクロコンピュータ - Google Patents
シングルチップマイクロコンピュータInfo
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- peripheral
- output
- peripheral device
- chip
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、各種の周辺ハードウェアを内蔵したシング
ルチップマイクロコンピュータ上で実行されるプログラ
ムを開発するためのプログラム開発用チップに関する。
ルチップマイクロコンピュータ上で実行されるプログラ
ムを開発するためのプログラム開発用チップに関する。
近年、シングルチップマイクロコンピュータの応用範
囲が広がるにつれて、さまざまな応用分野に適応したシ
ングルチップマイクロコンピュータの開発が行われてい
る。
囲が広がるにつれて、さまざまな応用分野に適応したシ
ングルチップマイクロコンピュータの開発が行われてい
る。
一般に、シングルチップマイクロコンピュータ上で動
作するプログラムの開発は、プログラムの実行動作をシ
ングルチップマイクロコンピュータと同一に行なう事が
でき、且つ、プログラムが所定のフローに従って動作し
ているかを確認するために、ある特定アドレスでのプロ
グラム実行の中断機能（以下ブレーク機能と記す。），
その時のメモリ内容の読み出し及び変更機能等のプログ
ラムのデバックを容易に行なえるような機能をもつプロ
グラム開発支援ツール（以下IEと記す。）が用いられ
る。IE上でこの様な機能を実現するために、通常のシン
グルチップマイクロコンピュータの機能に内部ステータ
スの出力等のIE用の機能を付加したプログラム開発用の
シングルチップマイクロコンピュータ（以下、エバチッ
プと記す。）が用いられる。
作するプログラムの開発は、プログラムの実行動作をシ
ングルチップマイクロコンピュータと同一に行なう事が
でき、且つ、プログラムが所定のフローに従って動作し
ているかを確認するために、ある特定アドレスでのプロ
グラム実行の中断機能（以下ブレーク機能と記す。），
その時のメモリ内容の読み出し及び変更機能等のプログ
ラムのデバックを容易に行なえるような機能をもつプロ
グラム開発支援ツール（以下IEと記す。）が用いられ
る。IE上でこの様な機能を実現するために、通常のシン
グルチップマイクロコンピュータの機能に内部ステータ
スの出力等のIE用の機能を付加したプログラム開発用の
シングルチップマイクロコンピュータ（以下、エバチッ
プと記す。）が用いられる。
シングルチップマイクロコンピュータは、プログラム
の制御に基づいてデータ処理を行うCPUと、タイマカウ
ンタ,A/Dコンバータ，シリアルインターフェース等の周
辺装置から構成されており、シングルチップマイクロコ
ンピュータの応用分野はシングルチップマイクロコンピ
ュータが内蔵する周辺装置の種類と機能により決定され
る。このため、同一のCPUを用い、周辺装置を各応用分
野に最適なものに変更した、シングルチップマイクロコ
ンピュータを開発することにより、各応用分野への製品
展開を行うことが多い。
の制御に基づいてデータ処理を行うCPUと、タイマカウ
ンタ,A/Dコンバータ，シリアルインターフェース等の周
辺装置から構成されており、シングルチップマイクロコ
ンピュータの応用分野はシングルチップマイクロコンピ
ュータが内蔵する周辺装置の種類と機能により決定され
る。このため、同一のCPUを用い、周辺装置を各応用分
野に最適なものに変更した、シングルチップマイクロコ
ンピュータを開発することにより、各応用分野への製品
展開を行うことが多い。
この結果、各応用分野ごとにシングルチップマイクロ
コンピュータを開発する場合には、周辺装置のみの相違
にもかかわらず、対応するエバチップを個別に開発する
必要がある。
コンピュータを開発する場合には、周辺装置のみの相違
にもかかわらず、対応するエバチップを個別に開発する
必要がある。
以上述べたように、CPUは同一で周辺機能のみが異な
る場合でも、各応用分野に最適なシングルチップマイク
ロコンピュータをそれぞれ独立に開発する場合には、こ
れに対応するエバチップを開発する必要があるため、開
発に費やされる人的資源や経済的負担が大きくなるとい
う欠点がある。
る場合でも、各応用分野に最適なシングルチップマイク
ロコンピュータをそれぞれ独立に開発する場合には、こ
れに対応するエバチップを開発する必要があるため、開
発に費やされる人的資源や経済的負担が大きくなるとい
う欠点がある。
本発明によるシングルチップマイクロコンピュータ
は、CPUと複数の内部周辺装置を単一半導体基板上に集
積しており、前記複数の内部周辺装置それぞれを使用す
るか否かを選択する選択手段と、外部に外部周辺装置を
拡張して接続する外部インターフェイスとを備え、前記
CPUは前記選択手段が使用することを選択しかつ、アド
レス信号により特定した内部周辺装置に対して、入出力
制御信号により定められたデータアクセスを行い、前記
外部インターフェイスは前記内部周辺装置に対してデー
タアクセスする場合を除いて、前記入出力制御信号を外
部に出力し、外部周辺装置に対してデータアクセスを行
うことを特徴とする。
は、CPUと複数の内部周辺装置を単一半導体基板上に集
積しており、前記複数の内部周辺装置それぞれを使用す
るか否かを選択する選択手段と、外部に外部周辺装置を
拡張して接続する外部インターフェイスとを備え、前記
CPUは前記選択手段が使用することを選択しかつ、アド
レス信号により特定した内部周辺装置に対して、入出力
制御信号により定められたデータアクセスを行い、前記
外部インターフェイスは前記内部周辺装置に対してデー
タアクセスする場合を除いて、前記入出力制御信号を外
部に出力し、外部周辺装置に対してデータアクセスを行
うことを特徴とする。
すなわち、本発明に基づくエバチップは、CPUと各種
周辺装置を内蔵し、エバチップ外部の周辺装置とデータ
の入出力を行う機能を持つと共に、周辺選択信号により
必要な周辺装置のみを選択し、必要とされない周辺装置
が出力する割込み要求信号をエバチップ外部の周辺装置
からの割込み要求信号と切り換える機能を有している。
周辺装置を内蔵し、エバチップ外部の周辺装置とデータ
の入出力を行う機能を持つと共に、周辺選択信号により
必要な周辺装置のみを選択し、必要とされない周辺装置
が出力する割込み要求信号をエバチップ外部の周辺装置
からの割込み要求信号と切り換える機能を有している。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例のブロック図である。エバ
チップ100は、プログラムの制御に基づきデータの処理
を行うCPU101と、タイマカウンタ、シリアルインターフ
ェースなどの周辺装置であるSFRA102,SFRB103と、エバ
チップ100とリップ外部の周辺装置とのインターフェー
ス回路であるSFRIF105、割込み要求切り替回路（以下、
INTSELと記す。）106を含み、CPU101、SFRA102,SFRB10
3,SFRIF105は、SFRバス107で相互に接続されている。
チップ100は、プログラムの制御に基づきデータの処理
を行うCPU101と、タイマカウンタ、シリアルインターフ
ェースなどの周辺装置であるSFRA102,SFRB103と、エバ
チップ100とリップ外部の周辺装置とのインターフェー
ス回路であるSFRIF105、割込み要求切り替回路（以下、
INTSELと記す。）106を含み、CPU101、SFRA102,SFRB10
3,SFRIF105は、SFRバス107で相互に接続されている。
SFRIF105は、チップ外部にFRD信号110、FWR信号111、
FALE信号112を出力し、FADバス108を経由してチップ外
部の周辺装置とデータの入出力を行う。
FALE信号112を出力し、FADバス108を経由してチップ外
部の周辺装置とデータの入出力を行う。
CPU101からは周辺装置SFRA102,SFRB103にリード制御
信号としてSFRRD信号線113、ライト制御信号としてSFRW
R信号線114、及びSFRバス107上のアドレス情報のラッチ
タイミングを指定するSFRALE信号115が出力されてい
る。
信号としてSFRRD信号線113、ライト制御信号としてSFRW
R信号線114、及びSFRバス107上のアドレス情報のラッチ
タイミングを指定するSFRALE信号115が出力されてい
る。
SFRA102,SFRB103はSFRIF105に対し、自身が選択され
ているかを示す選択判別信号116,117を出力し、INTSEL1
06に対しては、タイマカウンタのオーバーフロー、シリ
アル送受信の終了等に伴う、割込み要求信号118,119
（以下、それぞれINTA,INTBと記す。）を出力してい
る。
ているかを示す選択判別信号116,117を出力し、INTSEL1
06に対しては、タイマカウンタのオーバーフロー、シリ
アル送受信の終了等に伴う、割込み要求信号118,119
（以下、それぞれINTA,INTBと記す。）を出力してい
る。
また、エバチップ100の外部から、割込み要求信号12
0,121（以下、それぞれEINTA,EINTBと記す。）がINTSEL
106に、周辺選択信号122,123がSFRA102,SFRB103とINTSE
L106に入力している。
0,121（以下、それぞれEINTA,EINTBと記す。）がINTSEL
106に、周辺選択信号122,123がSFRA102,SFRB103とINTSE
L106に入力している。
また、INTSEL106は、CPU101に対し、割込み要求信号1
24,125（以下、それぞれINTRQA,INTRQBと記す。）を出
力している。
24,125（以下、それぞれINTRQA,INTRQBと記す。）を出
力している。
次に、周辺装置SFRA102,SFRB103の詳細な構成を説明
する。SFRA102とSFRB103は類似構成のため、ここでは、
SFRA102を例に第２図を用いて説明する。
する。SFRA102とSFRB103は類似構成のため、ここでは、
SFRA102を例に第２図を用いて説明する。
アドレス判別回路130は、SFRバス107上に出力され
た、周辺アドレス情報と予め設定されている自身のアド
レス値を比較し、一致した場合は１をその他の場合は０
を第１のANDゲート131に出力する。
た、周辺アドレス情報と予め設定されている自身のアド
レス値を比較し、一致した場合は１をその他の場合は０
を第１のANDゲート131に出力する。
第１のANDゲート131では、アドレス判別回路130の出
力と周辺選択信号122との間で論理積をとり、周辺選択
信号122がアクティブである１の時は、アドレス判別回
路130の出力を有効にし、周辺選択信号122が０の時はア
ドレス判別回路130の出力にかかわらず常に０を出力す
る。
力と周辺選択信号122との間で論理積をとり、周辺選択
信号122がアクティブである１の時は、アドレス判別回
路130の出力を有効にし、周辺選択信号122が０の時はア
ドレス判別回路130の出力にかかわらず常に０を出力す
る。
アドレスラッチ132は第１のANDゲート131の出力をSFR
ALE信号115に同期して取込み保持する。アドレスラッチ
132の出力は選択判別信号116としてSFRIF105に出力され
る。
ALE信号115に同期して取込み保持する。アドレスラッチ
132の出力は選択判別信号116としてSFRIF105に出力され
る。
第２のANDゲート133,第３のANDゲート134はアドレス
ラッチ132の出力でそれぞれSFRRD信号113,SFRWR信号114
を選択し、アドレスラッチ132がアクティブ“1"の場合
にはそれぞれSFRRD信号113,SFRWR信号114を有効にす
る。
ラッチ132の出力でそれぞれSFRRD信号113,SFRWR信号114
を選択し、アドレスラッチ132がアクティブ“1"の場合
にはそれぞれSFRRD信号113,SFRWR信号114を有効にす
る。
この結果、周辺選択信号122が０の時は、アドレスラ
ッチ132の出力は常に０となり、第２のANDゲート133,第
３のANDゲート134はSFRRD信号113,SFRWR信号114を選択
せず、SFRAに対するCPU101のアクセスは無効となる。
ッチ132の出力は常に０となり、第２のANDゲート133,第
３のANDゲート134はSFRRD信号113,SFRWR信号114を選択
せず、SFRAに対するCPU101のアクセスは無効となる。
次に、SFRIF105の詳細な構成を第３図を用いて説明す
る。
る。
SFRA102,SFRB103から出力された選択判別信号116,117
は、NORゲート140に入力している。その出力が第4,第5,
第６のANDゲート141,142,143に入力してFRD信号110,FWR
信号111,FALE信号112の制御を行う。
は、NORゲート140に入力している。その出力が第4,第5,
第６のANDゲート141,142,143に入力してFRD信号110,FWR
信号111,FALE信号112の制御を行う。
また、第４のANDゲート141の出力であるFRD信号110
は、出力ドライバ144,入力ドライバ145の制御を行い、F
RD信号110が“1"の時に入力ドライバ145は、ON状態とな
りFADバス108上のデータをSFRバス107上に取込み、FRD
信号110が“0"の時に出力ドライバ144がON状態となりSF
Rバス107上のデータをSADバス108に出力する。
は、出力ドライバ144,入力ドライバ145の制御を行い、F
RD信号110が“1"の時に入力ドライバ145は、ON状態とな
りFADバス108上のデータをSFRバス107上に取込み、FRD
信号110が“0"の時に出力ドライバ144がON状態となりSF
Rバス107上のデータをSADバス108に出力する。
この結果、選択判別信号116,117が共に０の場合、SFR
IF105は、CPU101が周辺装置へのデータアクセスを行う
と、エバチップ100の外部とデータの転送処理を行う。
IF105は、CPU101が周辺装置へのデータアクセスを行う
と、エバチップ100の外部とデータの転送処理を行う。
次に、INTSEL106の詳細な構成を第４図を用いて説明
する。
する。
INTSEL106は、SELA150,SELB151からなる。
SELA150は、周辺選択信号122が“1"の時INTA118を、
“0"の時EINTA120を選択し、INTRQA124として出力す
る。
“0"の時EINTA120を選択し、INTRQA124として出力す
る。
SELB151は、周辺選択信号123が“1"の時INTB119を、
“0"の時EINTB121を選択し、INTRQB125として出力す
る。
“0"の時EINTB121を選択し、INTRQB125として出力す
る。
第５図は、本発明に依るエバチップ100を用いて、エ
ミュレーションを行う場合のシステムの構成例である。
ミュレーションを行う場合のシステムの構成例である。
周辺チップSFRC160はエバチップ100の内蔵する周辺装
置SFRA102,SFRB103とは異なる機能を持つ周辺装置を内
蔵した集積回路である。SFRC160は、FADバス108,FRD信
号110,FWR信号111,FALE信号112でエバチップ100に接続
されている。また、SFRC160から出力される割込み要求
信号は、エバチップ100のEINTB信号121に接続してい
る。
置SFRA102,SFRB103とは異なる機能を持つ周辺装置を内
蔵した集積回路である。SFRC160は、FADバス108,FRD信
号110,FWR信号111,FALE信号112でエバチップ100に接続
されている。また、SFRC160から出力される割込み要求
信号は、エバチップ100のEINTB信号121に接続してい
る。
次に、本実施例のエバチップを用いて、周辺装置SFRA
102と、周辺チップSFRC160が内蔵する周辺装置は内蔵す
るが、周辺装置SFRB103は内蔵しないシングルチップマ
イクロコンピュータのエミュレーションを行う場合の動
作を説明する。
102と、周辺チップSFRC160が内蔵する周辺装置は内蔵す
るが、周辺装置SFRB103は内蔵しないシングルチップマ
イクロコンピュータのエミュレーションを行う場合の動
作を説明する。
第５図において、周辺選択信号122に“1"を、周辺選
択信号123に“0"を入力する。SFRB103内の第１のANDゲ
ート131は、周辺選択信号123が“0"であるため、アドレ
ス判別回路130の出力にかかわらず常に０となる。この
ため、CPU101が、SFRBに対するデータアクセスを行った
場合、選択判別信号116,117はともに０となり、SFRIF10
5は、FADバス108を介して、SFRC160に対しデータ転送を
行う。また、INTSEL106は、SFRA102が出力するINTA118
とSFRC160に接続するEINTB121を選択し、CPU101に対し
出力する。この結果、第５図のシステムでSFRA101と周
辺装置SFRCをもつ、シングルチップマイクロコンピュー
タと同一の動作を行わせることができる。
択信号123に“0"を入力する。SFRB103内の第１のANDゲ
ート131は、周辺選択信号123が“0"であるため、アドレ
ス判別回路130の出力にかかわらず常に０となる。この
ため、CPU101が、SFRBに対するデータアクセスを行った
場合、選択判別信号116,117はともに０となり、SFRIF10
5は、FADバス108を介して、SFRC160に対しデータ転送を
行う。また、INTSEL106は、SFRA102が出力するINTA118
とSFRC160に接続するEINTB121を選択し、CPU101に対し
出力する。この結果、第５図のシステムでSFRA101と周
辺装置SFRCをもつ、シングルチップマイクロコンピュー
タと同一の動作を行わせることができる。
以上述べた構成のエバチップを用い、周辺選択信号を
操作すると共に、エバチップ外部に新たな周辺装置を接
続することにより、新たなシングルチップマイクロコン
ピュータに対するエミュレーションを行うことが可能と
なる。
操作すると共に、エバチップ外部に新たな周辺装置を接
続することにより、新たなシングルチップマイクロコン
ピュータに対するエミュレーションを行うことが可能と
なる。
次に、本発明の他の実施例について第６図を参照して
説明する。
説明する。
前の実施例では周辺装置への選択信号をエバチップ外
部から入力しているのにたいし、本実施例ではエバチッ
プ内部に周辺装置選択用のモードレジスタを内蔵してい
る。
部から入力しているのにたいし、本実施例ではエバチッ
プ内部に周辺装置選択用のモードレジスタを内蔵してい
る。
第６図は本実施例に基づくエバチップのブロック図で
ある。エバチップ200は、周辺選択信号222,223がエバチ
ップ外部から入力しているかわりに、エバチップ200内
部のモードレジスタ226から出力している点以外は、第
１の実施例の第１図と同じ構成である。
ある。エバチップ200は、周辺選択信号222,223がエバチ
ップ外部から入力しているかわりに、エバチップ200内
部のモードレジスタ226から出力している点以外は、第
１の実施例の第１図と同じ構成である。
モードレジスタ226はSFRバス107に接続されており、C
PU101からは、SFRWR信号線114とFRFLE信号115が入力し
ており、命令によりCPU101より書き込むことにより、周
辺選択信号222,223を制御することが可能となってい
る。
PU101からは、SFRWR信号線114とFRFLE信号115が入力し
ており、命令によりCPU101より書き込むことにより、周
辺選択信号222,223を制御することが可能となってい
る。
これにより、エバチップの立上げ時に、命令によりモ
ードレジスタ226の設定を行うことにより、周辺選択信
号222,223の値を制御し、その結果、必要な周辺装置を
選択し、エバチップ外部にエバチップでエミュレーショ
ンを行うのに不足している周辺装置を接続することによ
り、第１の実施例と同様に、周辺装置のみが異なるシン
グルチップマイクロコンピュータのエミュレーションを
行うことができる。
ードレジスタ226の設定を行うことにより、周辺選択信
号222,223の値を制御し、その結果、必要な周辺装置を
選択し、エバチップ外部にエバチップでエミュレーショ
ンを行うのに不足している周辺装置を接続することによ
り、第１の実施例と同様に、周辺装置のみが異なるシン
グルチップマイクロコンピュータのエミュレーションを
行うことができる。
以上述べた様に、北発明に基づくエバチップを用いる
ことにより、周辺装置が異なるシングルチップマイクロ
コンピュータに対しても、本エバチップが内蔵しない周
辺装置のみを含むチップのみを新規開発するだけで、エ
ミュレーションが可能であるため、エバチップ開発に要
する開発工数及び開発費用を最低限度にまで削減するこ
とができる。
ことにより、周辺装置が異なるシングルチップマイクロ
コンピュータに対しても、本エバチップが内蔵しない周
辺装置のみを含むチップのみを新規開発するだけで、エ
ミュレーションが可能であるため、エバチップ開発に要
する開発工数及び開発費用を最低限度にまで削減するこ
とができる。
第１図は本発明の一実施例を示すブロック図、第２図は
周辺装置のブロック図、第３図は第１図で示したSFRIF
のブロック図、第４図は第１図に示したINTSELのブロッ
ク図、第５図は本発明に基づくエバチップを用いたシス
テム構成例、第６図は本発明の他の実施例を示すブロッ
ク図である。 100……エバチップ、101……CPU、102……SFRA、103…
…SFRB、105……SFRIF、106……INTSEL、107……SFRバ
ス、108……FADバス、110……FRD信号、111……FWR信
号、112……FALE信号、113……SFRRD信号線、114……SF
RWR信号線、115……SFRALE信号、116,117……選択判別
信号、118……INTA、119……INTB、120……EINTA、121
……EINTB、122,123……周辺選択信号、124……INTRQ
A、125……INTRQB、130……アドレス判別回路、131……
第１のANDゲート、132……アドレスラッチ、133……第
２のANDゲート、134……第３のANDゲート、140……NOR
ゲート、141……第４のANDゲート、142……第５のANDゲ
ート、143……第６のANDゲート、144……出力ドライ
バ、145……入力ドライバ、150……SELA、151……SEL
B、160……SFRC、200……エバチップ、222,223……周辺
選択信号、226……モードレジスタ。
周辺装置のブロック図、第３図は第１図で示したSFRIF
のブロック図、第４図は第１図に示したINTSELのブロッ
ク図、第５図は本発明に基づくエバチップを用いたシス
テム構成例、第６図は本発明の他の実施例を示すブロッ
ク図である。 100……エバチップ、101……CPU、102……SFRA、103…
…SFRB、105……SFRIF、106……INTSEL、107……SFRバ
ス、108……FADバス、110……FRD信号、111……FWR信
号、112……FALE信号、113……SFRRD信号線、114……SF
RWR信号線、115……SFRALE信号、116,117……選択判別
信号、118……INTA、119……INTB、120……EINTA、121
……EINTB、122,123……周辺選択信号、124……INTRQ
A、125……INTRQB、130……アドレス判別回路、131……
第１のANDゲート、132……アドレスラッチ、133……第
２のANDゲート、134……第３のANDゲート、140……NOR
ゲート、141……第４のANDゲート、142……第５のANDゲ
ート、143……第６のANDゲート、144……出力ドライ
バ、145……入力ドライバ、150……SELA、151……SEL
B、160……SFRC、200……エバチップ、222,223……周辺
選択信号、226……モードレジスタ。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 11/22 - 11/26 G06F 15/78
Claims (1)
- 【請求項１】CPUと複数の内部周辺装置を単一半導体基
板上に集積したシングルチップマイクロコンピュータに
於いて、 前記複数の内部周辺装置それぞれを使用するか否かを選
択する選択手段と、外部に外部周辺装置を拡張して接続
する外部インターフェイスとを備え、前記CPUは前記選
択手段が使用することを選択しかつ、アドレス信号によ
り特定した内部周辺装置に対して、入出力制御信号によ
り定められたデータアクセスを行い、前記外部インター
フェイスは前記内部周辺装置に対してデータアクセスす
る場合を除いて、前記入出力制御信号を外部に出力し、
外部周辺装置に対してデータアクセスを行うことを特徴
とするシングルチップマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63237016A JP2754594B2 (ja) | 1988-09-20 | 1988-09-20 | シングルチップマイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63237016A JP2754594B2 (ja) | 1988-09-20 | 1988-09-20 | シングルチップマイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0283632A JPH0283632A (ja) | 1990-03-23 |
| JP2754594B2 true JP2754594B2 (ja) | 1998-05-20 |
Family
ID=17009139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63237016A Expired - Lifetime JP2754594B2 (ja) | 1988-09-20 | 1988-09-20 | シングルチップマイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2754594B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006195793A (ja) * | 2005-01-14 | 2006-07-27 | Fujitsu Ltd | マイクロコントローラ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59218561A (ja) * | 1983-05-27 | 1984-12-08 | Hitachi Micro Comput Eng Ltd | マイクロ・コンピユ−タ |
| JPH0330917Y2 (ja) * | 1985-01-21 | 1991-06-28 |
-
1988
- 1988-09-20 JP JP63237016A patent/JP2754594B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0283632A (ja) | 1990-03-23 |
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