JP2876909B2 - 割込みエミュレータ - Google Patents
割込みエミュレータInfo
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Description
【０００１】
【産業上の利用分野】本発明はＩＣＥ（Ｉｎ−Ｃｉｒｃ
ｕｉｔ−Ｅｍｕｌａｔｅｒ：イン・サーキット・エミュ
レータ）を構成する際のエミュレータに関し、特にその
割込み機能のエミュレートを行う割込みエミュレータに
関する。
ｕｉｔ−Ｅｍｕｌａｔｅｒ：イン・サーキット・エミュ
レータ）を構成する際のエミュレータに関し、特にその
割込み機能のエミュレートを行う割込みエミュレータに
関する。
【０００２】
【従来の技術】マイクロコンピュータのソフトウェア開
発においては、ソフトウェア開発を効率よく行うよう
に、開発支援装置としてＩＣＥ（イン・サーキット・エ
ミュレータ）がよく用いられている。このＩＣＥの最も
基本的な機能としては、リアルタイムエミュレーション
機能がある。このリアルタイムエミュレーション機能と
しては、ユーザのターゲットシステム（ユーザが開発し
ようとしているシステム）にマイクロコンピュータ（以
下、「マイコン」という）が組込まれたときのマイコン
の動作とターゲットシステムに接続されたＩＣＥの動作
が全く同じであることが要求される。また、被デバッブ
プログラムの実行過程をメモリに記憶し記憶した内容を
解析してユーザに対し実行過程を分り易く表示する機能
などのデバッグ機能をＩＣＥは有している。
発においては、ソフトウェア開発を効率よく行うよう
に、開発支援装置としてＩＣＥ（イン・サーキット・エ
ミュレータ）がよく用いられている。このＩＣＥの最も
基本的な機能としては、リアルタイムエミュレーション
機能がある。このリアルタイムエミュレーション機能と
しては、ユーザのターゲットシステム（ユーザが開発し
ようとしているシステム）にマイクロコンピュータ（以
下、「マイコン」という）が組込まれたときのマイコン
の動作とターゲットシステムに接続されたＩＣＥの動作
が全く同じであることが要求される。また、被デバッブ
プログラムの実行過程をメモリに記憶し記憶した内容を
解析してユーザに対し実行過程を分り易く表示する機能
などのデバッグ機能をＩＣＥは有している。
【０００３】一般に、マイコン入力はユーザが自分のシ
ステムに有ったマイコンを選択できる様に、中央処理装
置（以下ＣＰＵという）の機能が同一で周辺装置（例え
ばタイマ・カウンタやシリアルインターフェースあるい
な割込み機能など）やＲＯＭ，ＲＡＭ容量が異なるマイ
コンを用意しファミリー展開を行なっている場合が多
い。
ステムに有ったマイコンを選択できる様に、中央処理装
置（以下ＣＰＵという）の機能が同一で周辺装置（例え
ばタイマ・カウンタやシリアルインターフェースあるい
な割込み機能など）やＲＯＭ，ＲＡＭ容量が異なるマイ
コンを用意しファミリー展開を行なっている場合が多
い。
【０００４】従って、このＩＣＥに要求される機能のう
ちリアルタイムエミュレーション機能を実現するため
に、ＩＣＥはファミリー展開の場合を考慮してユーザシ
ステムに組み込まれるマイコン（以下本チップという）
の固定機能部分であるＣＰＵの機能を代行するチップ
（以下エバチップという）と本チップが内蔵する周辺装
置の機能を代行するチップ（以下周辺チップという）と
を少なくとも内蔵する。
ちリアルタイムエミュレーション機能を実現するため
に、ＩＣＥはファミリー展開の場合を考慮してユーザシ
ステムに組み込まれるマイコン（以下本チップという）
の固定機能部分であるＣＰＵの機能を代行するチップ
（以下エバチップという）と本チップが内蔵する周辺装
置の機能を代行するチップ（以下周辺チップという）と
を少なくとも内蔵する。
【０００５】周辺装置の機能を代行する周辺チップはゲ
ートアレイで構成される場合もあるが、この場合ゲート
アレイで周辺チップを製作する為の開発費を伴うのは勿
論、ゲートアレイで構成しているため、本チップがもつ
規格（例えば、スピード・入出力レベルなど）あるいは
周辺装置の動作が完全に本チップと同一になるとは保証
しがたい。そのため本チップに内蔵されている周辺装置
を外部から直接アクセス可能とするテストモードを本チ
ップに設け、本チップを周辺チップとして用いる工夫が
行なわれている。
ートアレイで構成される場合もあるが、この場合ゲート
アレイで周辺チップを製作する為の開発費を伴うのは勿
論、ゲートアレイで構成しているため、本チップがもつ
規格（例えば、スピード・入出力レベルなど）あるいは
周辺装置の動作が完全に本チップと同一になるとは保証
しがたい。そのため本チップに内蔵されている周辺装置
を外部から直接アクセス可能とするテストモードを本チ
ップに設け、本チップを周辺チップとして用いる工夫が
行なわれている。
【０００６】この様にエバチップと周辺チップとしての
本チップ（以下周辺エミュレータという）とのセットで
本来の本チップが持つ機能を代行させようとした構成に
おいては、エバチップと周辺エミュレータとの間でイン
ターフェースを取る為の端子が必要になる。このインタ
ーフェースを取る為に使用される周辺エミュレータ端子
は、本来の端子機能として働くことができないので、そ
の端子機能をエバチップに持たせることになる。ところ
がエバチップに取込んだ端子機能は容易に変更すること
ができないため、その端子の機能が固定されてしまい製
品のバリエーションができにくくなる。
本チップ（以下周辺エミュレータという）とのセットで
本来の本チップが持つ機能を代行させようとした構成に
おいては、エバチップと周辺エミュレータとの間でイン
ターフェースを取る為の端子が必要になる。このインタ
ーフェースを取る為に使用される周辺エミュレータ端子
は、本来の端子機能として働くことができないので、そ
の端子機能をエバチップに持たせることになる。ところ
がエバチップに取込んだ端子機能は容易に変更すること
ができないため、その端子の機能が固定されてしまい製
品のバリエーションができにくくなる。
【０００７】例えば、汎用の入出力ポート機能をエバチ
ップに取込んだ場合において、本チップに汎用の入出力
ポート機能だけでなく別の機能を付加しようとしてもで
きない。従って、製品の展開を容易にする為には、イン
ターフェースの為の端子は極力少ない方が望ましい。
ップに取込んだ場合において、本チップに汎用の入出力
ポート機能だけでなく別の機能を付加しようとしてもで
きない。従って、製品の展開を容易にする為には、イン
ターフェースの為の端子は極力少ない方が望ましい。
【０００８】従来例の割込み機能のエミュレータのブロ
ック図を図３に示す。以下、この従来例の構成及び動作
について説明する。
ック図を図３に示す。以下、この従来例の構成及び動作
について説明する。
【０００９】周辺エミュレータに内蔵されている周辺装
置、例えばタイマ、カウンタやシリアルインターフェー
スなどの割込み発生源（図３中に図示していない）から
出力される割込み要求信号ＩＮＴｉ（例えばｉ＝０〜１
５とし割込み本数を１６本とする）２５の内の少なくと
も一つが発生すると、対応する割込み要求フラグＩＦｉ
（ｉ＝０〜１５）２８がセットされる。そして、割込み
要求フラグＩＦｉ２８の各々に対応して、割込みマスク
フラグＭＫｉ２９とプライオリティフラグＰ２ｉ，Ｐ１
ｉ，Ｐ０ｉ３０が存在する。割込みマスクフラグＭＫｉ
２９は各割込み要求フラグＩＣｉ２８に記憶されている
割込み要求の発生を無効とするか有効とするかを指定す
るフラグである。また、プライオリティフラグＰ２ｉ，
Ｐ１ｉ，Ｐ０ｉ３０は対応する割込み要求の優先度を指
定するフラグで、１本の割込み要求に対しプライオリテ
ィフラグはＰ２ｉ，Ｐ１ｉ，Ｐ０ｉの３ビット持ってい
るので、優先度は０〜７の８レベルを指定することが可
能である。
置、例えばタイマ、カウンタやシリアルインターフェー
スなどの割込み発生源（図３中に図示していない）から
出力される割込み要求信号ＩＮＴｉ（例えばｉ＝０〜１
５とし割込み本数を１６本とする）２５の内の少なくと
も一つが発生すると、対応する割込み要求フラグＩＦｉ
（ｉ＝０〜１５）２８がセットされる。そして、割込み
要求フラグＩＦｉ２８の各々に対応して、割込みマスク
フラグＭＫｉ２９とプライオリティフラグＰ２ｉ，Ｐ１
ｉ，Ｐ０ｉ３０が存在する。割込みマスクフラグＭＫｉ
２９は各割込み要求フラグＩＣｉ２８に記憶されている
割込み要求の発生を無効とするか有効とするかを指定す
るフラグである。また、プライオリティフラグＰ２ｉ，
Ｐ１ｉ，Ｐ０ｉ３０は対応する割込み要求の優先度を指
定するフラグで、１本の割込み要求に対しプライオリテ
ィフラグはＰ２ｉ，Ｐ１ｉ，Ｐ０ｉの３ビット持ってい
るので、優先度は０〜７の８レベルを指定することが可
能である。
【００１０】なお、図３中では、割込み要求に対する１
組の割込み要求フラグＩＦｉ２８，割込みマスクフラグ
ＭＫｉ２９，プライオリティフラグＰ２ｉ，Ｐ１ｉ，Ｐ
０ｉ３０のみを図示しているが、実際は全ての割込み要
求に対して存在する。これらのフラグは、エバチップ内
のＣＰＵ１０から、アドレスバスＡＤＲＳ８，データバ
スＤＡＴＡ１７，リード信号ＲＤ１５，ライト信号ＷＲ
１６によりアクセス可能である。
組の割込み要求フラグＩＦｉ２８，割込みマスクフラグ
ＭＫｉ２９，プライオリティフラグＰ２ｉ，Ｐ１ｉ，Ｐ
０ｉ３０のみを図示しているが、実際は全ての割込み要
求に対して存在する。これらのフラグは、エバチップ内
のＣＰＵ１０から、アドレスバスＡＤＲＳ８，データバ
スＤＡＴＡ１７，リード信号ＲＤ１５，ライト信号ＷＲ
１６によりアクセス可能である。
【００１１】これらの割込み要求フラグＩＦｉ２８，割
込みマスクフラグＭＫｉ２９，プライオリティフラグＰ
２ｉ，Ｐ１ｉ，Ｐ０ｉ３０の出力は、エバチップのＣＰ
Ｕ内の割込み優先順位ステータスフラグＩＳＰ１１から
出力される優先順位ステータス信号ＩＳＰ２，ＩＳＰ
１，ＩＳＰ０（１４）と共に制御回路ＣＴＬ２１に入力
される。割込み優先順位ステータスフラグＩＳＰ１１は
現在ＣＰＵが実行中の割込み処理プログラムの優先度を
保持している３ビットのフラグの集合体である。
込みマスクフラグＭＫｉ２９，プライオリティフラグＰ
２ｉ，Ｐ１ｉ，Ｐ０ｉ３０の出力は、エバチップのＣＰ
Ｕ内の割込み優先順位ステータスフラグＩＳＰ１１から
出力される優先順位ステータス信号ＩＳＰ２，ＩＳＰ
１，ＩＳＰ０（１４）と共に制御回路ＣＴＬ２１に入力
される。割込み優先順位ステータスフラグＩＳＰ１１は
現在ＣＰＵが実行中の割込み処理プログラムの優先度を
保持している３ビットのフラグの集合体である。
【００１２】この制御回路２１は、割込みマスクフラグ
ＭＫｉ２９で割込み要求の発生を有効と指定され割込み
（以下マスク解除の割込みという）を検出し、検出した
マスクの解除の割込みに対応したプライオリティフラグ
Ｐ２ｉ，Ｐ１ｉ，Ｐ０ｉ３０による優先度指定が、優先
順位ステータス信号ＩＳＰ２，ＩＳＰ１，ＩＳＰ０（１
４）で表わされるＣＰＵが実行中のプログラムの優先度
よりも高い割込みが１つでも存在する時、エバチップ内
のＣＰＵに対しベクタ割込みの起動信号ＩＮＴＲＱ１３
を発生する。この時、制御回路２１では、またベクタ割
込みの起動信号ＩＮＴＲＱ１３の発生条件を満たす全て
の割込み要求の仲から最も優先度指定の高い割込みのた
だ１つを選択してベクタＲＯＭ２２のアドレスであるＲ
Ａｉ２６を決定する。
ＭＫｉ２９で割込み要求の発生を有効と指定され割込み
（以下マスク解除の割込みという）を検出し、検出した
マスクの解除の割込みに対応したプライオリティフラグ
Ｐ２ｉ，Ｐ１ｉ，Ｐ０ｉ３０による優先度指定が、優先
順位ステータス信号ＩＳＰ２，ＩＳＰ１，ＩＳＰ０（１
４）で表わされるＣＰＵが実行中のプログラムの優先度
よりも高い割込みが１つでも存在する時、エバチップ内
のＣＰＵに対しベクタ割込みの起動信号ＩＮＴＲＱ１３
を発生する。この時、制御回路２１では、またベクタ割
込みの起動信号ＩＮＴＲＱ１３の発生条件を満たす全て
の割込み要求の仲から最も優先度指定の高い割込みのた
だ１つを選択してベクタＲＯＭ２２のアドレスであるＲ
Ａｉ２６を決定する。
【００１３】一般に割込み処理プログラムは、割込みに
対応したベクタＲＯＭ２２に記憶されるアドレス情報で
指定されるユーザーＲＯＭ上のテーブル（これをベクタ
テーブルという）から所定の割込み処理プログラムの先
頭番地を読み出してプログラムカウンタにセットして実
行される。
対応したベクタＲＯＭ２２に記憶されるアドレス情報で
指定されるユーザーＲＯＭ上のテーブル（これをベクタ
テーブルという）から所定の割込み処理プログラムの先
頭番地を読み出してプログラムカウンタにセットして実
行される。
【００１４】一方、ベクタ割込みの起動信号ＩＮＴＲＯ
１３を受けたエバチップ内のＣＰＵ１０は、今まで実行
していたプログラムのステータス情報（例えば、プログ
ラム・カウンタの値など）をスタック領域に退避して、
周辺エミュレータに対しアクノリッジ信号ＶＡＣＫ１９
を出力する。
１３を受けたエバチップ内のＣＰＵ１０は、今まで実行
していたプログラムのステータス情報（例えば、プログ
ラム・カウンタの値など）をスタック領域に退避して、
周辺エミュレータに対しアクノリッジ信号ＶＡＣＫ１９
を出力する。
【００１５】アクノリッジ信号ＶＡＣＫ１９を受けた周
辺エミュレータ内のベクタＲＯＭ２２は、ベクタＲＯＭ
アドレスＲＡｉ２０に従って所定の割込み要求に対応し
たベクタテーブルアドレスをデータバスＤＡＴＡ１７に
出力し、エバチップ内のＣＰＵ１０へ伝達する。ＣＰＵ
１０は、このベクタテーブルアドレスをプログラムカウ
ンタにセットし、ベクタ割込み処理プログラムの先頭番
地をフェッチする動作を行なう。
辺エミュレータ内のベクタＲＯＭ２２は、ベクタＲＯＭ
アドレスＲＡｉ２０に従って所定の割込み要求に対応し
たベクタテーブルアドレスをデータバスＤＡＴＡ１７に
出力し、エバチップ内のＣＰＵ１０へ伝達する。ＣＰＵ
１０は、このベクタテーブルアドレスをプログラムカウ
ンタにセットし、ベクタ割込み処理プログラムの先頭番
地をフェッチする動作を行なう。
【００１６】また、ベクタ割込みの起動信号ＩＮＴＲＱ
１３の発生と同時に、周辺エミュレータからは選択され
た割込み要求に対応するプライオリティフラグＰ２ｉ，
Ｐ１ｉ，Ｐ０ｉ（３０）の内容が、優先度信号ＤＰＲ
２，ＤＰＲ１，ＤＰＲ０（２７）としてエバチップ内の
ＣＰＵに伝達される。ＣＰＵ１０では優先度信号ＤＰＲ
２，ＤＰＲ１，ＤＰＲ０上のプライオリティフラグＰ２
ｉ，Ｐ１ｉ，Ｐ０ｉ（３０）の内容を優先度順位ステー
タスフラグＩＳＰ１１に格納し、優先度順位ステータス
信号ＩＳＰ２，ＩＳＰ１，ＩＳＰ０（１４）を更新す
る。
１３の発生と同時に、周辺エミュレータからは選択され
た割込み要求に対応するプライオリティフラグＰ２ｉ，
Ｐ１ｉ，Ｐ０ｉ（３０）の内容が、優先度信号ＤＰＲ
２，ＤＰＲ１，ＤＰＲ０（２７）としてエバチップ内の
ＣＰＵに伝達される。ＣＰＵ１０では優先度信号ＤＰＲ
２，ＤＰＲ１，ＤＰＲ０上のプライオリティフラグＰ２
ｉ，Ｐ１ｉ，Ｐ０ｉ（３０）の内容を優先度順位ステー
タスフラグＩＳＰ１１に格納し、優先度順位ステータス
信号ＩＳＰ２，ＩＳＰ１，ＩＳＰ０（１４）を更新す
る。
【００１７】
【発明が解決しようとする課題】上述した従来の割込み
機能のエミュレータでは、本チップに内蔵する周辺装置
をチップ外部から直接アクセス可能とするテストモード
を設けて周辺チップとして使用し、この周辺チップとエ
バチップＩＣＥを構成する。その際、周辺チップはエバ
チップとデータアクセスを行なう為にアドレスＡＤＲＳ
１８，リード信号ＲＤ１５，ライト信号ＷＲ１６用の入
力端子と、データバス１７用の入出力端子を必要とし、
また割込み機能を実現する為にベクタ割込みの起動信号
ＩＮＴＲＱ１３，アクノリッジ信号ＶＡＣＫ１９，優先
順位ステータス信号ＩＳＰ２，ＩＳＰ１，ＩＳＰ０（１
４），優先度信号ＤＰＲ２，ＤＰＲ１，ＤＰＲ０（２
７）の為の端子を必要とする。
機能のエミュレータでは、本チップに内蔵する周辺装置
をチップ外部から直接アクセス可能とするテストモード
を設けて周辺チップとして使用し、この周辺チップとエ
バチップＩＣＥを構成する。その際、周辺チップはエバ
チップとデータアクセスを行なう為にアドレスＡＤＲＳ
１８，リード信号ＲＤ１５，ライト信号ＷＲ１６用の入
力端子と、データバス１７用の入出力端子を必要とし、
また割込み機能を実現する為にベクタ割込みの起動信号
ＩＮＴＲＱ１３，アクノリッジ信号ＶＡＣＫ１９，優先
順位ステータス信号ＩＳＰ２，ＩＳＰ１，ＩＳＰ０（１
４），優先度信号ＤＰＲ２，ＤＰＲ１，ＤＰＲ０（２
７）の為の端子を必要とする。
【００１８】その結果、エバチップとのインターフェー
スの為の端子は本来の端子機能として働くことができな
くなるので、その端子機能を代替する為にエバチップに
搭載することになる。ところが、エバチップに搭載した
端子機能は変更することができないため、端子機能が固
定されてしまい製品展開を行なうことが困難になってし
まうという欠点がある。
スの為の端子は本来の端子機能として働くことができな
くなるので、その端子機能を代替する為にエバチップに
搭載することになる。ところが、エバチップに搭載した
端子機能は変更することができないため、端子機能が固
定されてしまい製品展開を行なうことが困難になってし
まうという欠点がある。
【００１９】本発明の目的は、これらの欠点を除き、エ
ミュレータ用端子数を削減し、製品展開を容易にした割
込みエミュレータを提供することにある。
ミュレータ用端子数を削減し、製品展開を容易にした割
込みエミュレータを提供することにある。
【００２０】
【課題を解決するための手段】本発明の構成は、中央処
理装置と、この中央処理装置が実行中のプログラムの優
先度を指定する第１のフラグを記憶する第１のフラグ記
憶手段とを少なくとも含む第１のＬＳＩチップと、割込
み要求に対応する優先度を指定する第２のフラグで指定
され前記第１のフラグよりも優先度の高い割込み要求を
検出して前記中央処理装置に対してベクタ割込み起動信
号を発生する制御回路と、割込み処理プログラムの先頭
番地を格納したメモリのアドレス情報を記憶する記憶手
段と、前記第１のＬＳＩチップとのデータ転送を行なう
データバスとを少なくとも含む第２のＬＳＩチップとで
割込み機能をエミュレートする割込みエミュレータにお
いて、前記制御回路で検出された割込み要求に対応する
前記第２のフラグの優先度と前記記憶手段とアドレス情
報とを同時に前記データバス上に出力する出力手段と、
前記データバス上の優先度信号を前記第１のフラグ記憶
手段に格納する第２の手段とを備えたこを特徴とする。
理装置と、この中央処理装置が実行中のプログラムの優
先度を指定する第１のフラグを記憶する第１のフラグ記
憶手段とを少なくとも含む第１のＬＳＩチップと、割込
み要求に対応する優先度を指定する第２のフラグで指定
され前記第１のフラグよりも優先度の高い割込み要求を
検出して前記中央処理装置に対してベクタ割込み起動信
号を発生する制御回路と、割込み処理プログラムの先頭
番地を格納したメモリのアドレス情報を記憶する記憶手
段と、前記第１のＬＳＩチップとのデータ転送を行なう
データバスとを少なくとも含む第２のＬＳＩチップとで
割込み機能をエミュレートする割込みエミュレータにお
いて、前記制御回路で検出された割込み要求に対応する
前記第２のフラグの優先度と前記記憶手段とアドレス情
報とを同時に前記データバス上に出力する出力手段と、
前記データバス上の優先度信号を前記第１のフラグ記憶
手段に格納する第２の手段とを備えたこを特徴とする。
【００２１】
【実施例】図１は本発明の一実施例のブロック図であ
る。本実施例は、実行中のプログラムの優先度を保持す
る優先順位ステータスフラグ１４と、周辺エミュレータ
とのデータのやり取りする為のデータバス１７と、中央
処理装置１０と、各割込み要求に対応した優先度を指定
するプライオリティフラグ３０と、優先順位ステータス
フラグ１４で指定される優先度よりも割込み要求フラグ
２８に対応したプライオリティフラグ３０で指定される
優先度の高い割込みを検出し最も高い割込み要求を選択
する制御回路２１と、割込み処理プログラムの先頭番地
を格納するメモリのアドレス情報を記憶する記憶回路
と、制御回路２１で選択された割込み要求に対応したプ
ライオリティフラグの優先度情報と記憶回路に記憶され
ているアドレス情報を同時にデータバスに出力する出力
バッファ２３と、データバス１７上に出力されているア
ドレス情報と優先度情報から優先度情報を選択的に優先
順位ステータスフラグに格納する手段とを有している。
る。本実施例は、実行中のプログラムの優先度を保持す
る優先順位ステータスフラグ１４と、周辺エミュレータ
とのデータのやり取りする為のデータバス１７と、中央
処理装置１０と、各割込み要求に対応した優先度を指定
するプライオリティフラグ３０と、優先順位ステータス
フラグ１４で指定される優先度よりも割込み要求フラグ
２８に対応したプライオリティフラグ３０で指定される
優先度の高い割込みを検出し最も高い割込み要求を選択
する制御回路２１と、割込み処理プログラムの先頭番地
を格納するメモリのアドレス情報を記憶する記憶回路
と、制御回路２１で選択された割込み要求に対応したプ
ライオリティフラグの優先度情報と記憶回路に記憶され
ているアドレス情報を同時にデータバスに出力する出力
バッファ２３と、データバス１７上に出力されているア
ドレス情報と優先度情報から優先度情報を選択的に優先
順位ステータスフラグに格納する手段とを有している。
【００２２】まず、周辺エミュレータに内蔵されている
周辺装置、例えばタイマ，カウンタやシリアルインター
フェースなどの割込み発生源（図中には図示していな
い）から出力される割込み要求信号ＩＮＴｉ（例えばｉ
＝０〜１５とし、割込み本数を１６本とする）２５の内
の少なくとも一つが発生すると、その割込み要求に対応
した割込み要求フラグＩＦｉ（ｉ＝０〜１５）２８がセ
ットされる。この割込み要求フラグＩＦｉ２８と、割込
みマスクフラグＭＫｉ２９、プライオリティフラグＰ２
ｉ，Ｐ１ｉ，Ｐ０ｉ（３０）の出力は、エバチップ内の
割込み優先順位ステータスフラグＩＳＰ１１から出力さ
れている優先順位ステータス信号ＩＳＰ２，ＩＳＰ１，
ＩＳＰ０（１４）と共に制御回路２１に入力される。
周辺装置、例えばタイマ，カウンタやシリアルインター
フェースなどの割込み発生源（図中には図示していな
い）から出力される割込み要求信号ＩＮＴｉ（例えばｉ
＝０〜１５とし、割込み本数を１６本とする）２５の内
の少なくとも一つが発生すると、その割込み要求に対応
した割込み要求フラグＩＦｉ（ｉ＝０〜１５）２８がセ
ットされる。この割込み要求フラグＩＦｉ２８と、割込
みマスクフラグＭＫｉ２９、プライオリティフラグＰ２
ｉ，Ｐ１ｉ，Ｐ０ｉ（３０）の出力は、エバチップ内の
割込み優先順位ステータスフラグＩＳＰ１１から出力さ
れている優先順位ステータス信号ＩＳＰ２，ＩＳＰ１，
ＩＳＰ０（１４）と共に制御回路２１に入力される。
【００２３】制御回路２１は、割込みマスクフラグＭＫ
ｉ２９で割込み要求の発生が有効であると指定された割
込み（マスク解除の割込み）を検出し、検出したマスク
解除の割込みに対応したプライオリティフラグＰ２ｉ，
Ｐ１ｉ，Ｐ０ｉ（３０）による優先度指定が優先順位ス
テータス信号ＩＳＰ２，ＩＳＰ１，ＩＳＰ０（１４）で
表わされるＣＰＵが実行中のプログラムの優先度よりも
高い割込みが１つでこ存在するときに、エバチップ内の
ＣＰＵに対しベクタ割込みの起動信号ＩＮＴＲＱ１３を
発生する。このとき、制御回路２１では、またベクタ割
込みの起動信号ＩＮＴＲＱ１３の発生条件を満たす全て
の割込み要求の中から最も高位の割込みをただ一つだけ
選択し、ベクタＲＯＭ２２のアドレスであるベクタＲＯ
ＭアドレスＲＡｉ２６を決定する。
ｉ２９で割込み要求の発生が有効であると指定された割
込み（マスク解除の割込み）を検出し、検出したマスク
解除の割込みに対応したプライオリティフラグＰ２ｉ，
Ｐ１ｉ，Ｐ０ｉ（３０）による優先度指定が優先順位ス
テータス信号ＩＳＰ２，ＩＳＰ１，ＩＳＰ０（１４）で
表わされるＣＰＵが実行中のプログラムの優先度よりも
高い割込みが１つでこ存在するときに、エバチップ内の
ＣＰＵに対しベクタ割込みの起動信号ＩＮＴＲＱ１３を
発生する。このとき、制御回路２１では、またベクタ割
込みの起動信号ＩＮＴＲＱ１３の発生条件を満たす全て
の割込み要求の中から最も高位の割込みをただ一つだけ
選択し、ベクタＲＯＭ２２のアドレスであるベクタＲＯ
ＭアドレスＲＡｉ２６を決定する。
【００２４】一方、ベクタ割込みの起動信号ＩＮＴＲＱ
１３を受けたエバチップ内のＣＰＵ１０は、今まで実行
していたプログラムのステータス情報（例えば、ウログ
ラム・カウンタの値）をスタッフ領域に退避して周辺エ
ミュレータに対しアクノリッジ信号ＶＡＣＫ１９を出力
する。
１３を受けたエバチップ内のＣＰＵ１０は、今まで実行
していたプログラムのステータス情報（例えば、ウログ
ラム・カウンタの値）をスタッフ領域に退避して周辺エ
ミュレータに対しアクノリッジ信号ＶＡＣＫ１９を出力
する。
【００２５】このアクノリッジ信号１９が出力されたと
きの周辺エミュレータ側での動作と、それに対するＣＰ
Ｕ側での動作を、図２のタイミング図を用いて説明す
る。アクノリッジ信号１９を受けた周辺エミュレータ側
では、ベクタＲＯＭアドレスＲＡｉ２６に従って、所定
の割込み要求に対応したベクタテーブルのアドレス情報
を必要なビット数分だけデータバス１７にアクノリッジ
信号１９に同期して出力する。
きの周辺エミュレータ側での動作と、それに対するＣＰ
Ｕ側での動作を、図２のタイミング図を用いて説明す
る。アクノリッジ信号１９を受けた周辺エミュレータ側
では、ベクタＲＯＭアドレスＲＡｉ２６に従って、所定
の割込み要求に対応したベクタテーブルのアドレス情報
を必要なビット数分だけデータバス１７にアクノリッジ
信号１９に同期して出力する。
【００２６】例えば、この場合割込みの本数を１６本で
考えているのでベクタテーブルのアドレス情報としては
４ビットあれば十分であり、図２ではベクタテーブルの
アドレス情報はデータバス上の上位５ビットに出力され
ている。そして、ベクタテーブルのアドレス情報をデー
タバス上に出力すると同時に、選択された割込み要求に
対応した優先度情報のプライオリティフラグＰ２ｉ，Ｐ
１ｉ，Ｐ０ｉの内容が優先度信号ＤＰＲ２，ＤＰＲ１，
ＤＰＲ０２７の上に乗っており、これを出力バッファ２
３を通してデータバス１７上に出力する（図では、デー
タバス１７上の下位３ビットに出力されている）。
考えているのでベクタテーブルのアドレス情報としては
４ビットあれば十分であり、図２ではベクタテーブルの
アドレス情報はデータバス上の上位５ビットに出力され
ている。そして、ベクタテーブルのアドレス情報をデー
タバス上に出力すると同時に、選択された割込み要求に
対応した優先度情報のプライオリティフラグＰ２ｉ，Ｐ
１ｉ，Ｐ０ｉの内容が優先度信号ＤＰＲ２，ＤＰＲ１，
ＤＰＲ０２７の上に乗っており、これを出力バッファ２
３を通してデータバス１７上に出力する（図では、デー
タバス１７上の下位３ビットに出力されている）。
【００２７】データバス１７上のベクタテーブルのアド
レス情報と優先度情報は、エバチップ内のＣＰＵ１０に
伝達されて、それぞれアドレス情報はプログラムカウン
タに、優先度情報は優先順位ステータスフラグに格納さ
れる。
レス情報と優先度情報は、エバチップ内のＣＰＵ１０に
伝達されて、それぞれアドレス情報はプログラムカウン
タに、優先度情報は優先順位ステータスフラグに格納さ
れる。
【００２８】
【発明の効果】以上説明した様に本発明は。周辺エミュ
レータ側で選択された割込み要求にた対応する優先度指
定をエバチップ内のＣＰＵに伝達する手段として、ベク
タテーブルアドレスと共に選択された割込み要求の優先
度指定をデータバスを介して行なっているため、割込み
機能のエミュレートを実現する端子を削減できる。これ
によりエバチップ内に取りこむ端子機能の数を減少させ
ることができ、その分だけ製品の展開を容易にできると
いう効果がある。
レータ側で選択された割込み要求にた対応する優先度指
定をエバチップ内のＣＰＵに伝達する手段として、ベク
タテーブルアドレスと共に選択された割込み要求の優先
度指定をデータバスを介して行なっているため、割込み
機能のエミュレートを実現する端子を削減できる。これ
によりエバチップ内に取りこむ端子機能の数を減少させ
ることができ、その分だけ製品の展開を容易にできると
いう効果がある。
【図１】本発明の一実施例のブロック図である。
【図２】図１の動作を説明するタイミング図。
【図３】従来例のエミュレータのブロック図。
１０ ＣＰＵ １１ ＩＳＰ（優先順位ステータスフラグ） １３ ＩＮＴＲＱ（ベクタ割込み起動信号） １４ ＩＳＰｊ（優先順位ステータス信号） １５ リード信号（ＲＤ） １６ ライト信号（ＷＲ） １７ データバス（ＤＡＴＡ） １８ アドレスバス（ＡＤＲＳ） １９ アクノレッジ信号（ＶＡＣＫ） ２０ 割込み制御回路（ＩＮＴ） ２１ 制御回路（ＣＮＴ） ２２ ベクタＲＯＭ（ＶＣＫ） ２３ 出力バッファ（ＢＵＦ） ２５ 割込要求信号（ＩＮＴｉ） ２６ ベクタＲＯＭアドレス（ＩＮＴｉ） ２６ ベクタＲＯＭアドレス（ＲＡｉ） ２７ 優先度信号（ＤＲＰｉ） ２８ 割込要求フラグ（ＩＦｉ） ２９ 割込マスクフラグ（ＭＫｉ） ３０ プライオリティフラグ（Ｐ０〜Ｐ２ｉ）
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 9/46 G06F 11/22 G06F 13/24 G06F 15/78
Claims (1)
- 【請求項１】 中央処理装置と、この中央処理装置が実
行中のプログラムの優先度を指定する第１のフラグを記
憶する第１のフラグ記憶手段とを少なくとも含む第１の
ＬＳＩチップと、割込み要求に対応する優先度を指定す
る第２のフラグで指定され前記第１のフラグよりも優先
度の高い割込み要求を検出して前記中央処理装置に対し
てベクタ割込み起動信号を発生する制御回路と、割込み
処理プログラムの先頭番地を格納したメモリのアドレス
情報を記憶する記憶手段と、前記第１のＬＳＩチップと
のデータ転送を行なうデータバスとを少なくとも含む第
２のＬＳＩチップとで割込み機能をエミュレートする割
込みエミュレータにおいて、前記制御回路で検出された
割込み要求に対応する前記第２のフラグの優先度と前記
記憶手段とアドレス情報とを同時に前記データバス上に
出力する出力手段と、前記データバス上の優先度信号を
前記第１のフラグ記憶手段に格納する第２の手段とを備
えたこを特徴とする割込みエミュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4209881A JP2876909B2 (ja) | 1992-08-06 | 1992-08-06 | 割込みエミュレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4209881A JP2876909B2 (ja) | 1992-08-06 | 1992-08-06 | 割込みエミュレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0659909A JPH0659909A (ja) | 1994-03-04 |
| JP2876909B2 true JP2876909B2 (ja) | 1999-03-31 |
Family
ID=16580196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4209881A Expired - Fee Related JP2876909B2 (ja) | 1992-08-06 | 1992-08-06 | 割込みエミュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2876909B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2734992B2 (ja) * | 1994-07-25 | 1998-04-02 | 日本電気株式会社 | 情報処理装置 |
-
1992
- 1992-08-06 JP JP4209881A patent/JP2876909B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0659909A (ja) | 1994-03-04 |
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