JP2876909B2 - 割込みエミュレータ - Google Patents
割込みエミュレータInfo
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Description
uit−Emulater:イン・サーキット・エミュ
レータ)を構成する際のエミュレータに関し、特にその
割込み機能のエミュレートを行う割込みエミュレータに
関する。
発においては、ソフトウェア開発を効率よく行うよう
に、開発支援装置としてICE(イン・サーキット・エ
ミュレータ)がよく用いられている。このICEの最も
基本的な機能としては、リアルタイムエミュレーション
機能がある。このリアルタイムエミュレーション機能と
しては、ユーザのターゲットシステム(ユーザが開発し
ようとしているシステム)にマイクロコンピュータ(以
下、「マイコン」という)が組込まれたときのマイコン
の動作とターゲットシステムに接続されたICEの動作
が全く同じであることが要求される。また、被デバッブ
プログラムの実行過程をメモリに記憶し記憶した内容を
解析してユーザに対し実行過程を分り易く表示する機能
などのデバッグ機能をICEは有している。
ステムに有ったマイコンを選択できる様に、中央処理装
置(以下CPUという)の機能が同一で周辺装置(例え
ばタイマ・カウンタやシリアルインターフェースあるい
な割込み機能など)やROM,RAM容量が異なるマイ
コンを用意しファミリー展開を行なっている場合が多
い。
ちリアルタイムエミュレーション機能を実現するため
に、ICEはファミリー展開の場合を考慮してユーザシ
ステムに組み込まれるマイコン(以下本チップという)
の固定機能部分であるCPUの機能を代行するチップ
(以下エバチップという)と本チップが内蔵する周辺装
置の機能を代行するチップ(以下周辺チップという)と
を少なくとも内蔵する。
ートアレイで構成される場合もあるが、この場合ゲート
アレイで周辺チップを製作する為の開発費を伴うのは勿
論、ゲートアレイで構成しているため、本チップがもつ
規格(例えば、スピード・入出力レベルなど)あるいは
周辺装置の動作が完全に本チップと同一になるとは保証
しがたい。そのため本チップに内蔵されている周辺装置
を外部から直接アクセス可能とするテストモードを本チ
ップに設け、本チップを周辺チップとして用いる工夫が
行なわれている。
本チップ(以下周辺エミュレータという)とのセットで
本来の本チップが持つ機能を代行させようとした構成に
おいては、エバチップと周辺エミュレータとの間でイン
ターフェースを取る為の端子が必要になる。このインタ
ーフェースを取る為に使用される周辺エミュレータ端子
は、本来の端子機能として働くことができないので、そ
の端子機能をエバチップに持たせることになる。ところ
がエバチップに取込んだ端子機能は容易に変更すること
ができないため、その端子の機能が固定されてしまい製
品のバリエーションができにくくなる。
ップに取込んだ場合において、本チップに汎用の入出力
ポート機能だけでなく別の機能を付加しようとしてもで
きない。従って、製品の展開を容易にする為には、イン
ターフェースの為の端子は極力少ない方が望ましい。
ック図を図3に示す。以下、この従来例の構成及び動作
について説明する。
置、例えばタイマ、カウンタやシリアルインターフェー
スなどの割込み発生源(図3中に図示していない)から
出力される割込み要求信号INTi(例えばi=0〜1
5とし割込み本数を16本とする)25の内の少なくと
も一つが発生すると、対応する割込み要求フラグIFi
(i=0〜15)28がセットされる。そして、割込み
要求フラグIFi28の各々に対応して、割込みマスク
フラグMKi29とプライオリティフラグP2i,P1
i,P0i30が存在する。割込みマスクフラグMKi
29は各割込み要求フラグICi28に記憶されている
割込み要求の発生を無効とするか有効とするかを指定す
るフラグである。また、プライオリティフラグP2i,
P1i,P0i30は対応する割込み要求の優先度を指
定するフラグで、1本の割込み要求に対しプライオリテ
ィフラグはP2i,P1i,P0iの3ビット持ってい
るので、優先度は0〜7の8レベルを指定することが可
能である。
組の割込み要求フラグIFi28,割込みマスクフラグ
MKi29,プライオリティフラグP2i,P1i,P
0i30のみを図示しているが、実際は全ての割込み要
求に対して存在する。これらのフラグは、エバチップ内
のCPU10から、アドレスバスADRS8,データバ
スDATA17,リード信号RD15,ライト信号WR
16によりアクセス可能である。
込みマスクフラグMKi29,プライオリティフラグP
2i,P1i,P0i30の出力は、エバチップのCP
U内の割込み優先順位ステータスフラグISP11から
出力される優先順位ステータス信号ISP2,ISP
1,ISP0(14)と共に制御回路CTL21に入力
される。割込み優先順位ステータスフラグISP11は
現在CPUが実行中の割込み処理プログラムの優先度を
保持している3ビットのフラグの集合体である。
MKi29で割込み要求の発生を有効と指定され割込み
(以下マスク解除の割込みという)を検出し、検出した
マスクの解除の割込みに対応したプライオリティフラグ
P2i,P1i,P0i30による優先度指定が、優先
順位ステータス信号ISP2,ISP1,ISP0(1
4)で表わされるCPUが実行中のプログラムの優先度
よりも高い割込みが1つでも存在する時、エバチップ内
のCPUに対しベクタ割込みの起動信号INTRQ13
を発生する。この時、制御回路21では、またベクタ割
込みの起動信号INTRQ13の発生条件を満たす全て
の割込み要求の仲から最も優先度指定の高い割込みのた
だ1つを選択してベクタROM22のアドレスであるR
Ai26を決定する。
対応したベクタROM22に記憶されるアドレス情報で
指定されるユーザーROM上のテーブル(これをベクタ
テーブルという)から所定の割込み処理プログラムの先
頭番地を読み出してプログラムカウンタにセットして実
行される。
13を受けたエバチップ内のCPU10は、今まで実行
していたプログラムのステータス情報(例えば、プログ
ラム・カウンタの値など)をスタック領域に退避して、
周辺エミュレータに対しアクノリッジ信号VACK19
を出力する。
辺エミュレータ内のベクタROM22は、ベクタROM
アドレスRAi20に従って所定の割込み要求に対応し
たベクタテーブルアドレスをデータバスDATA17に
出力し、エバチップ内のCPU10へ伝達する。CPU
10は、このベクタテーブルアドレスをプログラムカウ
ンタにセットし、ベクタ割込み処理プログラムの先頭番
地をフェッチする動作を行なう。
13の発生と同時に、周辺エミュレータからは選択され
た割込み要求に対応するプライオリティフラグP2i,
P1i,P0i(30)の内容が、優先度信号DPR
2,DPR1,DPR0(27)としてエバチップ内の
CPUに伝達される。CPU10では優先度信号DPR
2,DPR1,DPR0上のプライオリティフラグP2
i,P1i,P0i(30)の内容を優先度順位ステー
タスフラグISP11に格納し、優先度順位ステータス
信号ISP2,ISP1,ISP0(14)を更新す
る。
機能のエミュレータでは、本チップに内蔵する周辺装置
をチップ外部から直接アクセス可能とするテストモード
を設けて周辺チップとして使用し、この周辺チップとエ
バチップICEを構成する。その際、周辺チップはエバ
チップとデータアクセスを行なう為にアドレスADRS
18,リード信号RD15,ライト信号WR16用の入
力端子と、データバス17用の入出力端子を必要とし、
また割込み機能を実現する為にベクタ割込みの起動信号
INTRQ13,アクノリッジ信号VACK19,優先
順位ステータス信号ISP2,ISP1,ISP0(1
4),優先度信号DPR2,DPR1,DPR0(2
7)の為の端子を必要とする。
スの為の端子は本来の端子機能として働くことができな
くなるので、その端子機能を代替する為にエバチップに
搭載することになる。ところが、エバチップに搭載した
端子機能は変更することができないため、端子機能が固
定されてしまい製品展開を行なうことが困難になってし
まうという欠点がある。
ミュレータ用端子数を削減し、製品展開を容易にした割
込みエミュレータを提供することにある。
理装置と、この中央処理装置が実行中のプログラムの優
先度を指定する第1のフラグを記憶する第1のフラグ記
憶手段とを少なくとも含む第1のLSIチップと、割込
み要求に対応する優先度を指定する第2のフラグで指定
され前記第1のフラグよりも優先度の高い割込み要求を
検出して前記中央処理装置に対してベクタ割込み起動信
号を発生する制御回路と、割込み処理プログラムの先頭
番地を格納したメモリのアドレス情報を記憶する記憶手
段と、前記第1のLSIチップとのデータ転送を行なう
データバスとを少なくとも含む第2のLSIチップとで
割込み機能をエミュレートする割込みエミュレータにお
いて、前記制御回路で検出された割込み要求に対応する
前記第2のフラグの優先度と前記記憶手段とアドレス情
報とを同時に前記データバス上に出力する出力手段と、
前記データバス上の優先度信号を前記第1のフラグ記憶
手段に格納する第2の手段とを備えたこを特徴とする。
る。本実施例は、実行中のプログラムの優先度を保持す
る優先順位ステータスフラグ14と、周辺エミュレータ
とのデータのやり取りする為のデータバス17と、中央
処理装置10と、各割込み要求に対応した優先度を指定
するプライオリティフラグ30と、優先順位ステータス
フラグ14で指定される優先度よりも割込み要求フラグ
28に対応したプライオリティフラグ30で指定される
優先度の高い割込みを検出し最も高い割込み要求を選択
する制御回路21と、割込み処理プログラムの先頭番地
を格納するメモリのアドレス情報を記憶する記憶回路
と、制御回路21で選択された割込み要求に対応したプ
ライオリティフラグの優先度情報と記憶回路に記憶され
ているアドレス情報を同時にデータバスに出力する出力
バッファ23と、データバス17上に出力されているア
ドレス情報と優先度情報から優先度情報を選択的に優先
順位ステータスフラグに格納する手段とを有している。
周辺装置、例えばタイマ,カウンタやシリアルインター
フェースなどの割込み発生源(図中には図示していな
い)から出力される割込み要求信号INTi(例えばi
=0〜15とし、割込み本数を16本とする)25の内
の少なくとも一つが発生すると、その割込み要求に対応
した割込み要求フラグIFi(i=0〜15)28がセ
ットされる。この割込み要求フラグIFi28と、割込
みマスクフラグMKi29、プライオリティフラグP2
i,P1i,P0i(30)の出力は、エバチップ内の
割込み優先順位ステータスフラグISP11から出力さ
れている優先順位ステータス信号ISP2,ISP1,
ISP0(14)と共に制御回路21に入力される。
i29で割込み要求の発生が有効であると指定された割
込み(マスク解除の割込み)を検出し、検出したマスク
解除の割込みに対応したプライオリティフラグP2i,
P1i,P0i(30)による優先度指定が優先順位ス
テータス信号ISP2,ISP1,ISP0(14)で
表わされるCPUが実行中のプログラムの優先度よりも
高い割込みが1つでこ存在するときに、エバチップ内の
CPUに対しベクタ割込みの起動信号INTRQ13を
発生する。このとき、制御回路21では、またベクタ割
込みの起動信号INTRQ13の発生条件を満たす全て
の割込み要求の中から最も高位の割込みをただ一つだけ
選択し、ベクタROM22のアドレスであるベクタRO
MアドレスRAi26を決定する。
13を受けたエバチップ内のCPU10は、今まで実行
していたプログラムのステータス情報(例えば、ウログ
ラム・カウンタの値)をスタッフ領域に退避して周辺エ
ミュレータに対しアクノリッジ信号VACK19を出力
する。
きの周辺エミュレータ側での動作と、それに対するCP
U側での動作を、図2のタイミング図を用いて説明す
る。アクノリッジ信号19を受けた周辺エミュレータ側
では、ベクタROMアドレスRAi26に従って、所定
の割込み要求に対応したベクタテーブルのアドレス情報
を必要なビット数分だけデータバス17にアクノリッジ
信号19に同期して出力する。
考えているのでベクタテーブルのアドレス情報としては
4ビットあれば十分であり、図2ではベクタテーブルの
アドレス情報はデータバス上の上位5ビットに出力され
ている。そして、ベクタテーブルのアドレス情報をデー
タバス上に出力すると同時に、選択された割込み要求に
対応した優先度情報のプライオリティフラグP2i,P
1i,P0iの内容が優先度信号DPR2,DPR1,
DPR027の上に乗っており、これを出力バッファ2
3を通してデータバス17上に出力する(図では、デー
タバス17上の下位3ビットに出力されている)。
レス情報と優先度情報は、エバチップ内のCPU10に
伝達されて、それぞれアドレス情報はプログラムカウン
タに、優先度情報は優先順位ステータスフラグに格納さ
れる。
レータ側で選択された割込み要求にた対応する優先度指
定をエバチップ内のCPUに伝達する手段として、ベク
タテーブルアドレスと共に選択された割込み要求の優先
度指定をデータバスを介して行なっているため、割込み
機能のエミュレートを実現する端子を削減できる。これ
によりエバチップ内に取りこむ端子機能の数を減少させ
ることができ、その分だけ製品の展開を容易にできると
いう効果がある。
Claims (1)
- 【請求項1】 中央処理装置と、この中央処理装置が実
行中のプログラムの優先度を指定する第1のフラグを記
憶する第1のフラグ記憶手段とを少なくとも含む第1の
LSIチップと、割込み要求に対応する優先度を指定す
る第2のフラグで指定され前記第1のフラグよりも優先
度の高い割込み要求を検出して前記中央処理装置に対し
てベクタ割込み起動信号を発生する制御回路と、割込み
処理プログラムの先頭番地を格納したメモリのアドレス
情報を記憶する記憶手段と、前記第1のLSIチップと
のデータ転送を行なうデータバスとを少なくとも含む第
2のLSIチップとで割込み機能をエミュレートする割
込みエミュレータにおいて、前記制御回路で検出された
割込み要求に対応する前記第2のフラグの優先度と前記
記憶手段とアドレス情報とを同時に前記データバス上に
出力する出力手段と、前記データバス上の優先度信号を
前記第1のフラグ記憶手段に格納する第2の手段とを備
えたこを特徴とする割込みエミュレータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4209881A JP2876909B2 (ja) | 1992-08-06 | 1992-08-06 | 割込みエミュレータ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4209881A JP2876909B2 (ja) | 1992-08-06 | 1992-08-06 | 割込みエミュレータ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0659909A JPH0659909A (ja) | 1994-03-04 |
JP2876909B2 true JP2876909B2 (ja) | 1999-03-31 |
Family
ID=16580196
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4209881A Expired - Fee Related JP2876909B2 (ja) | 1992-08-06 | 1992-08-06 | 割込みエミュレータ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2876909B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2734992B2 (ja) * | 1994-07-25 | 1998-04-02 | 日本電気株式会社 | 情報処理装置 |
-
1992
- 1992-08-06 JP JP4209881A patent/JP2876909B2/ja not_active Expired - Fee Related
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---|---|
JPH0659909A (ja) | 1994-03-04 |
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