JP2734992B2 - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JP2734992B2 JP2734992B2 JP6172541A JP17254194A JP2734992B2 JP 2734992 B2 JP2734992 B2 JP 2734992B2 JP 6172541 A JP6172541 A JP 6172541A JP 17254194 A JP17254194 A JP 17254194A JP 2734992 B2 JP2734992 B2 JP 2734992B2
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- signal
- processing unit
- central processing
- response
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
- G06F11/362—Software debugging
- G06F11/3648—Software debugging using additional hardware
- G06F11/3652—Software debugging using additional hardware in-circuit-emulation [ICE] arrangements
Description
【０００１】
【産業上の利用分野】本願発明は情報処理装置に関し、
特に割込み制御回路を有するワンチップマイクロコンピ
ュータ及びこのワンチップマイクロコンピュータを用い
て構成されるエミュレーション装置に関する。
特に割込み制御回路を有するワンチップマイクロコンピ
ュータ及びこのワンチップマイクロコンピュータを用い
て構成されるエミュレーション装置に関する。
【０００２】
【従来の技術】従来、複数の割込み信号を制御する機能
を有するワンチップマイクロコンピュータ（以下ワンチ
ップマイコンと記す）は、割込み制御回路に割込み信号
が入力されると、ＣＰＵの状態に応じて、ＣＰＵに割込
み要求信号を出力し、ＣＰＵに割込み処理を実行させて
いた。
を有するワンチップマイクロコンピュータ（以下ワンチ
ップマイコンと記す）は、割込み制御回路に割込み信号
が入力されると、ＣＰＵの状態に応じて、ＣＰＵに割込
み要求信号を出力し、ＣＰＵに割込み処理を実行させて
いた。
【０００３】図１０にワンチップマイコンにおける割込
み制御回路とＣＰＵの接続構成、図１１に割込み制御回
路、図１２に図１０のタイミングチャートを示す。この
図１１を用いて、割込み制御回路２ｂ（以下ＩＮＴＣと
記す）の処理について、説明する。ＩＮＴＣ２ｂに、外
部端子３９ｂ又は外部との入出力を制御し特定のタイミ
ングで割込みを発生する周辺部１９ｂより発生される、
各割込み信号４ｂ（以下ＩＮＴＸＸと記す）が入力され
ると、ＩＮＴＣ制御部５ｂは対応するフラグ３０ｂ（以
下ＩＦと記す）を”１”にする。ＩＮＴＣ制御部５ｂ
は、割込みをマスクするフラグ３１ｂ（以下ＭＫと記
す）、割込みの優先順位を決定するフラグ３４ｂ（以下
ＰＲ０、ＰＲ１と記す）、割込み許可信号１６ｂ（以下
ＥＩと記す）により、割込みの受付けが可能かどうかを
判定し、割込み受付け可ならば、割込みリクエスト信号
６ｂ（以下ＩＮＴＲＱと記す）を”１”にすると共に、
割込み処理の形態を示すフラグ３２ｂ、３３ｂ（以下Ｍ
Ｓ、ＣＳと記す）に従い、割込み処理の形態を示す信号
９ｂ、１０ｂ（以下ＭＳＩＮＴＢ，ＣＳＥＮと記す）に
データを出力する。割込み受付け不可の場合は対応する
ＩＦ３０ｂを立て、割込み受付け可になった時にＩＮＴ
ＲＱ６ｂを”１”にする。また、ＩＮＴＣ制御部５ｂは
どの割込みが受付けられたかを示すためのデータ（以下
ベクタアドレス（ＶＣ）８ｂと記す）を要求する信号２
９（以下ＯＥＶＣと記す）が入力されると、ＶＣ８ｂを
データとして既存のデータバス１１ｂ（以下ＩＢＵＳと
記す）に出力すると共に、受付中の割込み要求の優先順
位レベルを保持するレジスタ１５ｂ（以下ＩＳＰＲと記
す）内の受付中の割込みのプライオリティに対応するフ
ラグに”１”を立てる。また、ＩＮＴＣ２ｂ内のＩＦ３
０ｂ、ＭＳ３１ｂを”０”にする制御信号１２ｂ、１３
ｂ（以下ＣＬＲＩＦ，ＣＬＲＭＳと記す）やＩＳＰＲ内
のプライオリティに対応するフラグを”０”にする制御
信号１４ｂ（以下ＣＬＲＩＰと記す）が入力されると、
ＩＮＴＣ制御部５ｂは対応するフラグを”０”にする。
み制御回路とＣＰＵの接続構成、図１１に割込み制御回
路、図１２に図１０のタイミングチャートを示す。この
図１１を用いて、割込み制御回路２ｂ（以下ＩＮＴＣと
記す）の処理について、説明する。ＩＮＴＣ２ｂに、外
部端子３９ｂ又は外部との入出力を制御し特定のタイミ
ングで割込みを発生する周辺部１９ｂより発生される、
各割込み信号４ｂ（以下ＩＮＴＸＸと記す）が入力され
ると、ＩＮＴＣ制御部５ｂは対応するフラグ３０ｂ（以
下ＩＦと記す）を”１”にする。ＩＮＴＣ制御部５ｂ
は、割込みをマスクするフラグ３１ｂ（以下ＭＫと記
す）、割込みの優先順位を決定するフラグ３４ｂ（以下
ＰＲ０、ＰＲ１と記す）、割込み許可信号１６ｂ（以下
ＥＩと記す）により、割込みの受付けが可能かどうかを
判定し、割込み受付け可ならば、割込みリクエスト信号
６ｂ（以下ＩＮＴＲＱと記す）を”１”にすると共に、
割込み処理の形態を示すフラグ３２ｂ、３３ｂ（以下Ｍ
Ｓ、ＣＳと記す）に従い、割込み処理の形態を示す信号
９ｂ、１０ｂ（以下ＭＳＩＮＴＢ，ＣＳＥＮと記す）に
データを出力する。割込み受付け不可の場合は対応する
ＩＦ３０ｂを立て、割込み受付け可になった時にＩＮＴ
ＲＱ６ｂを”１”にする。また、ＩＮＴＣ制御部５ｂは
どの割込みが受付けられたかを示すためのデータ（以下
ベクタアドレス（ＶＣ）８ｂと記す）を要求する信号２
９（以下ＯＥＶＣと記す）が入力されると、ＶＣ８ｂを
データとして既存のデータバス１１ｂ（以下ＩＢＵＳと
記す）に出力すると共に、受付中の割込み要求の優先順
位レベルを保持するレジスタ１５ｂ（以下ＩＳＰＲと記
す）内の受付中の割込みのプライオリティに対応するフ
ラグに”１”を立てる。また、ＩＮＴＣ２ｂ内のＩＦ３
０ｂ、ＭＳ３１ｂを”０”にする制御信号１２ｂ、１３
ｂ（以下ＣＬＲＩＦ，ＣＬＲＭＳと記す）やＩＳＰＲ内
のプライオリティに対応するフラグを”０”にする制御
信号１４ｂ（以下ＣＬＲＩＰと記す）が入力されると、
ＩＮＴＣ制御部５ｂは対応するフラグを”０”にする。
【０００４】次に、図１０、図１２を用いて、割込み時
の処理について、説明する。ＩＮＴＣ２ｂにＩＮＴＸＸ
４ｂが入力されると、ＩＮＴＣ２ｂは割込みの受付けが
可能かどうかを判定し、割込み受付け可ならば、ＩＮＴ
ＲＱ６ｂを”１”にする。ＣＰＵ３ｂは各命令を実行す
る間にＩＮＴＲＱ６ｂのサンプリングを行なっていて、
ＩＮＴＲＱ６ｂが”１”の時、ＯＥＶＣ２９に”１”を
立て、割込み処理を始める。ＯＥＶＣ２９に”１”が立
つと、ＩＮＴＣ２ｂは、ＶＣ８ｂをＩＢＵＳ１１ｂにデ
ータとして出力し、同時に割込み処理形態に応じたＭＳ
ＩＮＴＢ９ｂ、ＣＳＥＮ１０ｂを出力する。ＣＰＵ３ｂ
はＭＳＩＮＴＢ９ｂとＣＳＥＮ１０ｂで指示された処理
形態をもとに割込みの処理を行う。割込み処理中にＣＰ
Ｕ３ｂは、ＣＬＲＩＦ１２ｂ、ＣＬＲＭＳ１３ｂ、ＣＬ
ＲＩＰ１４ｂのいずれかを”１”とする。これらの制御
信号線により、ＩＮＴＣ２ｂは対応するフラグを”０”
にする。
の処理について、説明する。ＩＮＴＣ２ｂにＩＮＴＸＸ
４ｂが入力されると、ＩＮＴＣ２ｂは割込みの受付けが
可能かどうかを判定し、割込み受付け可ならば、ＩＮＴ
ＲＱ６ｂを”１”にする。ＣＰＵ３ｂは各命令を実行す
る間にＩＮＴＲＱ６ｂのサンプリングを行なっていて、
ＩＮＴＲＱ６ｂが”１”の時、ＯＥＶＣ２９に”１”を
立て、割込み処理を始める。ＯＥＶＣ２９に”１”が立
つと、ＩＮＴＣ２ｂは、ＶＣ８ｂをＩＢＵＳ１１ｂにデ
ータとして出力し、同時に割込み処理形態に応じたＭＳ
ＩＮＴＢ９ｂ、ＣＳＥＮ１０ｂを出力する。ＣＰＵ３ｂ
はＭＳＩＮＴＢ９ｂとＣＳＥＮ１０ｂで指示された処理
形態をもとに割込みの処理を行う。割込み処理中にＣＰ
Ｕ３ｂは、ＣＬＲＩＦ１２ｂ、ＣＬＲＭＳ１３ｂ、ＣＬ
ＲＩＰ１４ｂのいずれかを”１”とする。これらの制御
信号線により、ＩＮＴＣ２ｂは対応するフラグを”０”
にする。
【０００５】なお、アドレスラッチ信号１８ｂは、ＩＮ
ＴＣ２ｂ内のレジスタにアクセス時にアドレスをＩＢＵ
Ｓ１１ｂからラッチするためのタイミング信号であり、
ＲＥＬＳＴＢ１７ｂは低消費電力動作を実現するための
スタンバイモード状態を解除する要求信号である。
ＴＣ２ｂ内のレジスタにアクセス時にアドレスをＩＢＵ
Ｓ１１ｂからラッチするためのタイミング信号であり、
ＲＥＬＳＴＢ１７ｂは低消費電力動作を実現するための
スタンバイモード状態を解除する要求信号である。
【０００６】次に、図１３を用いてマイコンのデバッグ
に使用されるエミュレーション装置内の構成について説
明する。
に使用されるエミュレーション装置内の構成について説
明する。
【０００７】エミュレーションを行なう場合、実際の製
品に使用されるマイコンの周辺回路２０ｂ（以下周辺エ
バチップと記す）をユーザの開発するターゲットボード
と接続して、周辺エバチップ２０ｂが正常動作をする事
を確認すればよい。その場合の方法としては、周辺エバ
チップ２０ｂの端子とターゲットボードを接続し、実際
に動作させてみればよい。この時、周辺エバチップ２０
ｂの一部の端子は、ＣＰＵ内部情報を得るための評価用
エミュレーションチップ２１ｂ（以下ＣＰＵエバチップ
と記す）との接続端子として使用する必要がある。従っ
て、周辺エバチップは本来周辺回路機能として必要なＩ
／Ｏポート等の入出力信号端子以外の端子を非常に多く
必要とすることになる。しかしＩＣパッケージサイズか
らの制限や、端子数の制限等により、実際の製品として
使用される場合に用いられる周辺機能に必要な全ての端
子を外部に取り出すことはできない。従って、実使用状
態における全ての端子機能のエミュレートを行うことは
できなくなる。そこで、少しでも実際に近いエミュレー
トを行なうためには、周辺エバチップ２０ｂとＣＰＵエ
バチップ２１ｂの接続端子を減らさなければならない。
従来、周辺エバチップ２０ｂ―ＣＰＵエバチップ２１ｂ
の接続端子を減らすために、周辺エバチップ２０ｂ―Ｃ
ＰＵエバチップ２１ｂ間の信号線（以下制御信号と記
す）をデコードし、かつエンコードする方法が用いられ
ている。
品に使用されるマイコンの周辺回路２０ｂ（以下周辺エ
バチップと記す）をユーザの開発するターゲットボード
と接続して、周辺エバチップ２０ｂが正常動作をする事
を確認すればよい。その場合の方法としては、周辺エバ
チップ２０ｂの端子とターゲットボードを接続し、実際
に動作させてみればよい。この時、周辺エバチップ２０
ｂの一部の端子は、ＣＰＵ内部情報を得るための評価用
エミュレーションチップ２１ｂ（以下ＣＰＵエバチップ
と記す）との接続端子として使用する必要がある。従っ
て、周辺エバチップは本来周辺回路機能として必要なＩ
／Ｏポート等の入出力信号端子以外の端子を非常に多く
必要とすることになる。しかしＩＣパッケージサイズか
らの制限や、端子数の制限等により、実際の製品として
使用される場合に用いられる周辺機能に必要な全ての端
子を外部に取り出すことはできない。従って、実使用状
態における全ての端子機能のエミュレートを行うことは
できなくなる。そこで、少しでも実際に近いエミュレー
トを行なうためには、周辺エバチップ２０ｂとＣＰＵエ
バチップ２１ｂの接続端子を減らさなければならない。
従来、周辺エバチップ２０ｂ―ＣＰＵエバチップ２１ｂ
の接続端子を減らすために、周辺エバチップ２０ｂ―Ｃ
ＰＵエバチップ２１ｂ間の信号線（以下制御信号と記
す）をデコードし、かつエンコードする方法が用いられ
ている。
【０００８】図１３に割込みに関する周辺エバチップ２
０ｂ―ＣＰＵエバチップ２１ｂの接続構成を示す。この
図１３を用いて、割込み処理時の、ワンチップマイコン
の処理との違いについて説明する。ワンチップマイコン
と異なり、エミュレーション装置の中では、ＩＮＴＣ２
ｂは周辺エバチップ２０ｂ内にあり、ＣＰＵ３ｂはＣＰ
Ｕエバチップ２１ｂ内にあるので、ＩＮＴＣ２ｂとＣＰ
Ｕ３ｂは周辺エバチップ２０ｂ―ＣＰＵエバチップ２１
ｂ間の接続端子を通じて接続されている。先に述べた様
にエミュレーションにおいては、ＣＰＵエバチップと周
辺エバチップとの間の接続端子数が少ないほうが、より
正確なエミュレーションを行なえる。そこで従来は、周
辺エバチップ２０ｂ内でＣＰＵエバチップ２１ｂへ送ら
れる制御信号（ここでは、ＩＮＴＲＱ６ｂ、ＭＳＩＮＴ
Ｂ９ｂ、ＣＳＥＮ１０ｂ等）をエンコードしてＣＰＵエ
バチップ２１ｂへ送り、ＣＰＵエバチップ２１ｂ内でデ
コードする。また、その逆として、ＣＰＵエバチップ２
１ｂ内で周辺エバチップ２０ｂへ送られる制御信号（こ
こでは、ＣＬＲＩＦ１２ｂ、ＣＬＲＭＳ１３ｂ、ＣＬＲ
ＩＰ１４ｂ、ＯＥＶＣ２９等）をエンコードして周辺エ
バチップ２０ｂへ送り、周辺エバチップ２０ｂ内でデコ
ードする事によって、接続端子を減少させている。
０ｂ―ＣＰＵエバチップ２１ｂの接続構成を示す。この
図１３を用いて、割込み処理時の、ワンチップマイコン
の処理との違いについて説明する。ワンチップマイコン
と異なり、エミュレーション装置の中では、ＩＮＴＣ２
ｂは周辺エバチップ２０ｂ内にあり、ＣＰＵ３ｂはＣＰ
Ｕエバチップ２１ｂ内にあるので、ＩＮＴＣ２ｂとＣＰ
Ｕ３ｂは周辺エバチップ２０ｂ―ＣＰＵエバチップ２１
ｂ間の接続端子を通じて接続されている。先に述べた様
にエミュレーションにおいては、ＣＰＵエバチップと周
辺エバチップとの間の接続端子数が少ないほうが、より
正確なエミュレーションを行なえる。そこで従来は、周
辺エバチップ２０ｂ内でＣＰＵエバチップ２１ｂへ送ら
れる制御信号（ここでは、ＩＮＴＲＱ６ｂ、ＭＳＩＮＴ
Ｂ９ｂ、ＣＳＥＮ１０ｂ等）をエンコードしてＣＰＵエ
バチップ２１ｂへ送り、ＣＰＵエバチップ２１ｂ内でデ
コードする。また、その逆として、ＣＰＵエバチップ２
１ｂ内で周辺エバチップ２０ｂへ送られる制御信号（こ
こでは、ＣＬＲＩＦ１２ｂ、ＣＬＲＭＳ１３ｂ、ＣＬＲ
ＩＰ１４ｂ、ＯＥＶＣ２９等）をエンコードして周辺エ
バチップ２０ｂへ送り、周辺エバチップ２０ｂ内でデコ
ードする事によって、接続端子を減少させている。
【０００９】なお、エミュレーション装置を構成した場
合の動作タイミングは、図１２に示したワンチップマイ
コンの場合と同様である。
合の動作タイミングは、図１２に示したワンチップマイ
コンの場合と同様である。
【００１０】
【発明が解決しようとする課題】上述した従来のワンチ
ップマイコンのＩＮＴＣ―ＣＰＵ間の接続では、数多く
の制御信号線が必要なため、信号配線の引き回しによる
配線面積の増大や信号入出力回路が大きくなるという問
題点を有している。
ップマイコンのＩＮＴＣ―ＣＰＵ間の接続では、数多く
の制御信号線が必要なため、信号配線の引き回しによる
配線面積の増大や信号入出力回路が大きくなるという問
題点を有している。
【００１１】また、上述した従来のエミュレータ装置に
おいては、割込みに関する周辺エバチップ１ｂとＣＰＵ
エバチップ２ｂの接続端子数を減らす手段として、デコ
ーダとエンコーダが必要であるので、その為の回路が
大きくなる、その回路部分がスピードネックとなる、
デコード、エンコード時に生じるパルスノイズによる
誤動作が発生する等の問題が有り、かつ、ワンチップマ
イコン設計時に、デコーダとエンコーダを追加しておく
必要性がありマイコンとエミュレータで接続が異なるた
め不具合を作り込みやすいという問題点を有している。
おいては、割込みに関する周辺エバチップ１ｂとＣＰＵ
エバチップ２ｂの接続端子数を減らす手段として、デコ
ーダとエンコーダが必要であるので、その為の回路が
大きくなる、その回路部分がスピードネックとなる、
デコード、エンコード時に生じるパルスノイズによる
誤動作が発生する等の問題が有り、かつ、ワンチップマ
イコン設計時に、デコーダとエンコーダを追加しておく
必要性がありマイコンとエミュレータで接続が異なるた
め不具合を作り込みやすいという問題点を有している。
【００１２】
【課題を解決するための手段】本願発明においては、第
１のデータ処理部と、第２のデータ処理部と、第１及び
第２のデータ処理部間でデータを転送するデータバスと
を有する情報処理装置において、第１のデータ処理部か
らのタイミング制御信号を第２のデータ処理部に転送す
る手段と、タイミング制御信号により第２のデータ処理
部からの処理制御信号を少なくともデータの一部として
データバスに出力する手段と、第１のデータ処理部がタ
イミング信号を出力した後、第２のデータ処理部からの
処理制御信号をデータバスから第１のデータ処理部に入
力し、さらに第１のデータ処理部からの処理制御信号を
データバスに出力する手段とを備えている。
１のデータ処理部と、第２のデータ処理部と、第１及び
第２のデータ処理部間でデータを転送するデータバスと
を有する情報処理装置において、第１のデータ処理部か
らのタイミング制御信号を第２のデータ処理部に転送す
る手段と、タイミング制御信号により第２のデータ処理
部からの処理制御信号を少なくともデータの一部として
データバスに出力する手段と、第１のデータ処理部がタ
イミング信号を出力した後、第２のデータ処理部からの
処理制御信号をデータバスから第１のデータ処理部に入
力し、さらに第１のデータ処理部からの処理制御信号を
データバスに出力する手段とを備えている。
【００１３】また、本願発明においては、第１のデータ
処理装置と、第２のデータ処理装置と、データバスと、
第１のデータ処理装置においてデータバスに処理制御信
号を少なくともデータの一部として出力すると供にタイ
ミング制御信号を出力する手段と、タイミング制御信号
に応じてデータバス上の前記処理制御信号を第２のデー
タ処理部に入力する手段とを有している。
処理装置と、第２のデータ処理装置と、データバスと、
第１のデータ処理装置においてデータバスに処理制御信
号を少なくともデータの一部として出力すると供にタイ
ミング制御信号を出力する手段と、タイミング制御信号
に応じてデータバス上の前記処理制御信号を第２のデー
タ処理部に入力する手段とを有している。
【００１４】更に、本願発明のマイクロコンピュータ
は、中央処理装置であるＣＰＵ部と、前記マイクロコン
ピュータの外部との入出力を制御し、特定のタイミング
で、割込み信号を出力する周辺部と、前記周辺部が出力
する割込み信号、又は、外部入力による割込み信号と、
前記ＣＰＵからの制御とに基づいて、前記ＣＰＵに割込
み要求信号を出力する割込み制御回路と、前記ＣＰＵ部
と前記周辺部と前記割込み制御回路とのデータの送受信
を行なうためのデータバスとを有し、ＣＰＵ部は前記割
込み要求信号に対し発生される割込み応答信号を有し、
前記応答信号に応じて前記データバスに制御信号をデー
タとして出力する手段を、前記ＣＰＵ部と前記割込み制
御回路とを有する。
は、中央処理装置であるＣＰＵ部と、前記マイクロコン
ピュータの外部との入出力を制御し、特定のタイミング
で、割込み信号を出力する周辺部と、前記周辺部が出力
する割込み信号、又は、外部入力による割込み信号と、
前記ＣＰＵからの制御とに基づいて、前記ＣＰＵに割込
み要求信号を出力する割込み制御回路と、前記ＣＰＵ部
と前記周辺部と前記割込み制御回路とのデータの送受信
を行なうためのデータバスとを有し、ＣＰＵ部は前記割
込み要求信号に対し発生される割込み応答信号を有し、
前記応答信号に応じて前記データバスに制御信号をデー
タとして出力する手段を、前記ＣＰＵ部と前記割込み制
御回路とを有する。
【００１５】また、別のマイクロコンピュータは、前記
ＣＰＵ部と前記割込み制御回路に前記割込み応答信号の
立ち上がりエッジ、立ち下がりエッジを検出する手段を
有し、それぞれのエッジに対応して、前記データバス
で、制御信号のデータを送受信可能な構成になってい
る。
ＣＰＵ部と前記割込み制御回路に前記割込み応答信号の
立ち上がりエッジ、立ち下がりエッジを検出する手段を
有し、それぞれのエッジに対応して、前記データバス
で、制御信号のデータを送受信可能な構成になってい
る。
【００１６】また、本発明のエミュレーション装置は、
前記割込み制御回路を有するワンチップマイクロコンピ
ュータと、前記マイクロコンピュータのＣＰＵの動作を
実現すると共に、前記ＣＰＵの動作状態に関する情報を
出力するための評価用エミュレーションチップと、前記
マイクロコンピュータと、前記評価用エミュレーション
チップとを、前記データバスおよび前記割込み応答信号
で接続する構成になっている。
前記割込み制御回路を有するワンチップマイクロコンピ
ュータと、前記マイクロコンピュータのＣＰＵの動作を
実現すると共に、前記ＣＰＵの動作状態に関する情報を
出力するための評価用エミュレーションチップと、前記
マイクロコンピュータと、前記評価用エミュレーション
チップとを、前記データバスおよび前記割込み応答信号
で接続する構成になっている。
【００１７】また、別のマイクロコンピュータは、ＣＰ
Ｕ部と割込み制御回路に送受信フラグを有し、送受信フ
ラグに従い割込み要求信号と割込み応答信号とを双方向
に送受信可能な信号線を有する構成になっている。
Ｕ部と割込み制御回路に送受信フラグを有し、送受信フ
ラグに従い割込み要求信号と割込み応答信号とを双方向
に送受信可能な信号線を有する構成になっている。
【００１８】また、別のエミュレーション装置は、前記
送受信フラグを有する割込み制御回路を有するマイクロ
コンピュータと、マイクロコンピュータのＣＰＵ部に送
受信フラグを有し、かつＣＰＵの動作を実現すると共に
前記ＣＰＵの動作状態に関する情報を出力するための評
価用エミュレーションチップと、マイクロコンピュータ
と、評価用エミュレーションチップとを、データバスお
よび送受信フラグに従い割込み要求信号と割込み応答信
号とを双方向に送受信可能な信号線で接続する構成にな
っている。
送受信フラグを有する割込み制御回路を有するマイクロ
コンピュータと、マイクロコンピュータのＣＰＵ部に送
受信フラグを有し、かつＣＰＵの動作を実現すると共に
前記ＣＰＵの動作状態に関する情報を出力するための評
価用エミュレーションチップと、マイクロコンピュータ
と、評価用エミュレーションチップとを、データバスお
よび送受信フラグに従い割込み要求信号と割込み応答信
号とを双方向に送受信可能な信号線で接続する構成にな
っている。
【００１９】
【実施例】次に、本発明の実施例について、図面を用い
て説明する。
て説明する。
【００２０】図１は本発明の一実施例であるワンチップ
マイコンの構成図、図２は割込み制御回路の回路図、図
３は割込みが起こった場合における図１のワンチップマ
イコンの動作を示すタイミングチャート、図４は図１に
示すワンチップマイコンにおける主要部を示す回路図で
ある。
マイコンの構成図、図２は割込み制御回路の回路図、図
３は割込みが起こった場合における図１のワンチップマ
イコンの動作を示すタイミングチャート、図４は図１に
示すワンチップマイコンにおける主要部を示す回路図で
ある。
【００２１】図１に示すように、本実施例のＩＮＴＣ２
―ＣＰＵ３の接続図は、図１０に示した従来の回路にお
ける制御信号線（ＭＳＩＮＴＢ９、ＣＳＥＮ１０、ＣＬ
ＲＩＦ１２、ＣＬＲＭＳ１３、ＣＬＲＩＰ１４）を使用
せずに、これらの制御信号をデータとしてＩＢＵＳ１１
に出力し、かつ、ＯＥＶＣ２９の代替として１本割込み
応答信号７（以下、ＩＮＴＡＫと記す）を追加したもの
である。
―ＣＰＵ３の接続図は、図１０に示した従来の回路にお
ける制御信号線（ＭＳＩＮＴＢ９、ＣＳＥＮ１０、ＣＬ
ＲＩＦ１２、ＣＬＲＭＳ１３、ＣＬＲＩＰ１４）を使用
せずに、これらの制御信号をデータとしてＩＢＵＳ１１
に出力し、かつ、ＯＥＶＣ２９の代替として１本割込み
応答信号７（以下、ＩＮＴＡＫと記す）を追加したもの
である。
【００２２】ＩＮＴＣ２の処理について図２を用い、従
来例であるＩＮＴＣ２ｂとの相違点を示しつつ説明す
る。ＩＮＴＣ制御部５がＩＮＴＲＱ６を出力することは
従来例と同様であるので省略する。ＩＮＴＣ制御部５
は、ＩＮＴＡＫ７の立上がりエッジを検出すると、ＶＣ
８、ＭＳＩＮＴＢ９、ＣＳＥＮ１０をデータとしてＩＢ
ＵＳ１１に出力する。ＩＢＵＳ１１は、８ビットでデー
タバスとして用いられるものである。ここで、ベクタア
ドレスＶＣ８は通常８ビットも必要とせず、６ビット以
下でも十分なベクタ情報を送ることが可能であるので、
この空いた２ビットを利用して割込み処理形態情報を送
ることができる。
来例であるＩＮＴＣ２ｂとの相違点を示しつつ説明す
る。ＩＮＴＣ制御部５がＩＮＴＲＱ６を出力することは
従来例と同様であるので省略する。ＩＮＴＣ制御部５
は、ＩＮＴＡＫ７の立上がりエッジを検出すると、ＶＣ
８、ＭＳＩＮＴＢ９、ＣＳＥＮ１０をデータとしてＩＢ
ＵＳ１１に出力する。ＩＢＵＳ１１は、８ビットでデー
タバスとして用いられるものである。ここで、ベクタア
ドレスＶＣ８は通常８ビットも必要とせず、６ビット以
下でも十分なベクタ情報を送ることが可能であるので、
この空いた２ビットを利用して割込み処理形態情報を送
ることができる。
【００２３】また、ＩＮＴＣ制御部５はＩＮＴＡＫ７の
立下がりタイミングでＩＢＵＳ１１を介して送られてく
るＣＬＲＩＦ１２、ＣＬＲＭＳ１３、ＣＬＲＩＰ１４い
ずれかのデータを取り込む。そしてそのデータをもと
に、ＩＮＴＣ制御部５は対応するフラグの取消しを行な
う。
立下がりタイミングでＩＢＵＳ１１を介して送られてく
るＣＬＲＩＦ１２、ＣＬＲＭＳ１３、ＣＬＲＩＰ１４い
ずれかのデータを取り込む。そしてそのデータをもと
に、ＩＮＴＣ制御部５は対応するフラグの取消しを行な
う。
【００２４】ＣＰＵ３とＩＮＴＣ２との接続関係につい
て、図４を用いて更に詳しく説明する。ＣＰＵ３から出
力されるＩＮＴＡＫ７が”１”になると、ＩＮＴＣ２側
では、ＩＮＴＣ２内の立上がりエッジ検出回路４０がそ
の立上がりエッジを検出して、ＩＮＴＣ制御部５から出
力されるＶＣ８、ＭＳＩＮＴＢ９、ＣＳＥＮ１０をＩＢ
ＵＳ１１に出力する。それに対しＣＰＵ側ではＩＮＴＡ
Ｋ７の立上がりを遅延回路４４が検出し、ＩＮＴＣ２が
ＩＢＵＳ１１に出力したＶＣ８、ＭＳＩＮＴＢ９、ＣＳ
ＥＮ１０のデータが確定する時まで検出信号の出力を遅
延させ、ＶＣ、ＭＳＩＮＴＢ、ＣＳＥＮラッチ回路４５
に遅延させた検出信号をラッチタイミング信号として送
る。ＶＣ、ＭＳＩＮＴＢ、ＣＳＥＮラッチ回路４５は、
このラッチタイミング信号を受けてＩＢＵＳ１１より、
ＶＣ８、ＭＳＩＮＴＢ９、ＣＳＥＮ１０のデータをラッ
チする。
て、図４を用いて更に詳しく説明する。ＣＰＵ３から出
力されるＩＮＴＡＫ７が”１”になると、ＩＮＴＣ２側
では、ＩＮＴＣ２内の立上がりエッジ検出回路４０がそ
の立上がりエッジを検出して、ＩＮＴＣ制御部５から出
力されるＶＣ８、ＭＳＩＮＴＢ９、ＣＳＥＮ１０をＩＢ
ＵＳ１１に出力する。それに対しＣＰＵ側ではＩＮＴＡ
Ｋ７の立上がりを遅延回路４４が検出し、ＩＮＴＣ２が
ＩＢＵＳ１１に出力したＶＣ８、ＭＳＩＮＴＢ９、ＣＳ
ＥＮ１０のデータが確定する時まで検出信号の出力を遅
延させ、ＶＣ、ＭＳＩＮＴＢ、ＣＳＥＮラッチ回路４５
に遅延させた検出信号をラッチタイミング信号として送
る。ＶＣ、ＭＳＩＮＴＢ、ＣＳＥＮラッチ回路４５は、
このラッチタイミング信号を受けてＩＢＵＳ１１より、
ＶＣ８、ＭＳＩＮＴＢ９、ＣＳＥＮ１０のデータをラッ
チする。
【００２５】また、ＣＰＵ３から出力されるＩＮＴＡＫ
７が”０”になると、ＣＰＵ側では立下がりエッジ検出
回路４３が立下がりエッジを検出してＣＬＲＩＦ１２、
ＣＬＲＭＳ１３、ＣＬＲＩＰ１４をＩＢＵＳ１１に出力
する。それに対し、ＩＮＴＣ側では立下がりエッジ検出
回路４１がＩＮＴＡＫ７の立下がりを検出し、そのタイ
ミングでＩＢＵＳ１１上のＣＬＲＩＦ１２、ＣＬＲＭＳ
１３、ＣＬＲＩＰ１４のデータを、ＣＬＲＩＦ、ＣＬＲ
ＭＳ、ＣＬＲＩＰラッチ回路４２がラッチする。
７が”０”になると、ＣＰＵ側では立下がりエッジ検出
回路４３が立下がりエッジを検出してＣＬＲＩＦ１２、
ＣＬＲＭＳ１３、ＣＬＲＩＰ１４をＩＢＵＳ１１に出力
する。それに対し、ＩＮＴＣ側では立下がりエッジ検出
回路４１がＩＮＴＡＫ７の立下がりを検出し、そのタイ
ミングでＩＢＵＳ１１上のＣＬＲＩＦ１２、ＣＬＲＭＳ
１３、ＣＬＲＩＰ１４のデータを、ＣＬＲＩＦ、ＣＬＲ
ＭＳ、ＣＬＲＩＰラッチ回路４２がラッチする。
【００２６】次に図１、図３を用いて、割込み時の処理
について説明する。ＩＮＴＣ２がＩＮＴＲＱ６を”１”
にするまでは従来例と同様であるので省略する。ＩＮＴ
Ｃ２がＩＮＴＲＱ６を”１”とし、ＣＰＵ３がそのＩＮ
ＴＲＱ６を受付けると、ＣＰＵ３はＶＣ８、ＭＳＩＮＴ
Ｂ９、ＣＳＥＮ１０等を要求する要求信号であるＩＮＴ
ＡＫ７を”１”とする。ＩＮＴＣ２は、ＩＮＴＡＫ７の
立上がりエッジを検出すると、ＶＣ８、ＭＳＩＮＴＢ
９、ＣＳＥＮ１０をデータとしてＩＢＵＳ１１に出力す
る。ＣＰＵ３はこれらの信号をもとに割込みの処理を行
う。割込み処理中にＣＰＵ３は、ＩＮＴＡＫ７を”０”
にするとともにＣＬＲＩＦ１２、ＣＬＲＭＳ１３、ＣＬ
ＲＩＰ１４いずれかのデータをＩＢＵＳ１１に出力し、
ＩＮＴＣ２はＩＮＴＡＫ７の立下がりタイミングでこれ
らを取り込む。そのデータをもとに、ＩＮＴＣ２は対応
するフラグの取消しを行なう。以上説明したように、マ
イコン内のＩＮＴＣ２―ＣＰＵ３の接続において、複数
の制御信号を送受信する時、既存のデータバスにデータ
を出力し、タイミング信号のみを送ることにより、ＩＮ
ＴＣ２―ＣＰＵ３の制御信号を減少させることができ、
回路規模を縮小することが可能である。
について説明する。ＩＮＴＣ２がＩＮＴＲＱ６を”１”
にするまでは従来例と同様であるので省略する。ＩＮＴ
Ｃ２がＩＮＴＲＱ６を”１”とし、ＣＰＵ３がそのＩＮ
ＴＲＱ６を受付けると、ＣＰＵ３はＶＣ８、ＭＳＩＮＴ
Ｂ９、ＣＳＥＮ１０等を要求する要求信号であるＩＮＴ
ＡＫ７を”１”とする。ＩＮＴＣ２は、ＩＮＴＡＫ７の
立上がりエッジを検出すると、ＶＣ８、ＭＳＩＮＴＢ
９、ＣＳＥＮ１０をデータとしてＩＢＵＳ１１に出力す
る。ＣＰＵ３はこれらの信号をもとに割込みの処理を行
う。割込み処理中にＣＰＵ３は、ＩＮＴＡＫ７を”０”
にするとともにＣＬＲＩＦ１２、ＣＬＲＭＳ１３、ＣＬ
ＲＩＰ１４いずれかのデータをＩＢＵＳ１１に出力し、
ＩＮＴＣ２はＩＮＴＡＫ７の立下がりタイミングでこれ
らを取り込む。そのデータをもとに、ＩＮＴＣ２は対応
するフラグの取消しを行なう。以上説明したように、マ
イコン内のＩＮＴＣ２―ＣＰＵ３の接続において、複数
の制御信号を送受信する時、既存のデータバスにデータ
を出力し、タイミング信号のみを送ることにより、ＩＮ
ＴＣ２―ＣＰＵ３の制御信号を減少させることができ、
回路規模を縮小することが可能である。
【００２７】次に、本発明の実施例であるエミュレーシ
ョン装置について、図面を用いて説明する。本実施例に
おいては、先の実施例で示すワンチップマイクロコンピ
ュータを用いてエミュレーション装置を構成している。
図６は本発明の第２の実施例の割込みに関する周辺エバ
チップ２０−ＣＰＵエバチップ２１の接続図である。
ョン装置について、図面を用いて説明する。本実施例に
おいては、先の実施例で示すワンチップマイクロコンピ
ュータを用いてエミュレーション装置を構成している。
図６は本発明の第２の実施例の割込みに関する周辺エバ
チップ２０−ＣＰＵエバチップ２１の接続図である。
【００２８】図５に示すように、本実施例の割込みに関
する周辺エバチップ２０―ＣＰＵエバチップ２１の接続
図は、図１３で説明した接続図の様に制御信号線をデコ
ードして送受信を行ないエンコードして必要な制御信号
（ＭＳＩＮＴＢ９、ＣＳＥＮ１０、ＣＬＲＩＦ１２、Ｃ
ＬＲＭＳ１３、ＣＬＲＩＰ１４等）を取り出す構成では
なく、ＩＢＵＳ１１を介してこの制御信号線のデータを
送受信し、かつ、従来のＯＥＶＣ２９を廃し、ＩＮＴＡ
Ｋ７を追加したものである。
する周辺エバチップ２０―ＣＰＵエバチップ２１の接続
図は、図１３で説明した接続図の様に制御信号線をデコ
ードして送受信を行ないエンコードして必要な制御信号
（ＭＳＩＮＴＢ９、ＣＳＥＮ１０、ＣＬＲＩＦ１２、Ｃ
ＬＲＭＳ１３、ＣＬＲＩＰ１４等）を取り出す構成では
なく、ＩＢＵＳ１１を介してこの制御信号線のデータを
送受信し、かつ、従来のＯＥＶＣ２９を廃し、ＩＮＴＡ
Ｋ７を追加したものである。
【００２９】次に、割込み時の処理について、図４を用
いて説明する。
いて説明する。
【００３０】周辺エバチップ２０がＩＮＴＲＱ６を出力
することは従来例と同様であるので省略する。周辺エバ
チップ２０は、ＩＮＴＡＫ７の立上がりエッジを検出す
ると、ＶＣ８、ＭＳＩＮＴＢ９、ＣＳＥＮ１０をデータ
としてＩＢＵＳ１１に出力する。ＣＰＵエバチップ２１
はこれらの信号をもとに割込みの処理を行う。割込み処
理中にＣＰＵエバチップ２１は、ＩＮＴＡＫを”０”に
すると同時にＣＬＲＩＦ１２、ＣＬＲＭＳ１３、ＣＬＲ
ＩＰ１４のいずれかのデータをＩＢＵＳ１１に出力し、
周辺エバチップ２０はＩＮＴＡＫ７の立ち下がりタイミ
ングでこれらを取り込み、そのデータをもとに、対応す
るフラグの取消しを行なう。
することは従来例と同様であるので省略する。周辺エバ
チップ２０は、ＩＮＴＡＫ７の立上がりエッジを検出す
ると、ＶＣ８、ＭＳＩＮＴＢ９、ＣＳＥＮ１０をデータ
としてＩＢＵＳ１１に出力する。ＣＰＵエバチップ２１
はこれらの信号をもとに割込みの処理を行う。割込み処
理中にＣＰＵエバチップ２１は、ＩＮＴＡＫを”０”に
すると同時にＣＬＲＩＦ１２、ＣＬＲＭＳ１３、ＣＬＲ
ＩＰ１４のいずれかのデータをＩＢＵＳ１１に出力し、
周辺エバチップ２０はＩＮＴＡＫ７の立ち下がりタイミ
ングでこれらを取り込み、そのデータをもとに、対応す
るフラグの取消しを行なう。
【００３１】なお、動作タイミングは図３に示したワン
チップマイコンと同様である。
チップマイコンと同様である。
【００３２】以上説明したように、割込みに関する周辺
エバチップ２０―ＣＰＵエバチップ２１の接続において
も、複数の制御信号を送る時には、既存のデータバスに
データをのせて、タイミング信号のみを送ることによ
り、周辺エバチップ２０―ＣＰＵエバチップ２１の接続
端子を減少させることができる。例えば、本実施例にお
いては、従来制御線が双方向４本必要だったところ、２
本に削減可能となっている。また、このことにより、タ
ーゲットボードとの接続端子を増加させることができ
る。更に、デコーダとエンコーダが必要なくなるので、
回路が小さくなり、かつスピードネックがなくなり、か
つノイズを防止できるという効果を有している。例え
ば、本実施例においては約４段分の遅延時間が短縮され
る。また、ワンチップマイコン設計時に、デコーダとエ
ンコーダを追加しておく必要性がなくなるため、マイコ
ンとエミュレータで接続が異なる時の不具合を作り込み
やすいという問題点は起こらなくなるという効果も有し
ている。
エバチップ２０―ＣＰＵエバチップ２１の接続において
も、複数の制御信号を送る時には、既存のデータバスに
データをのせて、タイミング信号のみを送ることによ
り、周辺エバチップ２０―ＣＰＵエバチップ２１の接続
端子を減少させることができる。例えば、本実施例にお
いては、従来制御線が双方向４本必要だったところ、２
本に削減可能となっている。また、このことにより、タ
ーゲットボードとの接続端子を増加させることができ
る。更に、デコーダとエンコーダが必要なくなるので、
回路が小さくなり、かつスピードネックがなくなり、か
つノイズを防止できるという効果を有している。例え
ば、本実施例においては約４段分の遅延時間が短縮され
る。また、ワンチップマイコン設計時に、デコーダとエ
ンコーダを追加しておく必要性がなくなるため、マイコ
ンとエミュレータで接続が異なる時の不具合を作り込み
やすいという問題点は起こらなくなるという効果も有し
ている。
【００３３】次に本発明の第３の実施例について図面を
用いて説明する。
用いて説明する。
【００３４】図６の実施例は 、本発明の第３の実施例
のワンチップマイコンの構成図、図７は第１の実施例と
異なる部分のＩＮＴＣ２ａ―ＣＰＵ３ａの接続図、図８
は割込みが起こった時の本発明の図６のにおいてのタイ
ミングチャートである。
のワンチップマイコンの構成図、図７は第１の実施例と
異なる部分のＩＮＴＣ２ａ―ＣＰＵ３ａの接続図、図８
は割込みが起こった時の本発明の図６のにおいてのタイ
ミングチャートである。
【００３５】図６に示すように、本実施例のワンチップ
マイコンの構成図は、ＩＮＴＣ２、ＣＰＵ３が送受信切
換えフラグを有するＩＮＴＲＱＩＮＴＡＫ生成回路２
３、２４を持つことにより、図１で説明した接続図のＩ
ＮＴＲＱ６ａ、ＩＮＴＡＫ７ａを１本の双方向に送受信
可能な信号線２２（以下ＩＮＴＲＱＡＫと記す）に置き
換えたものである。
マイコンの構成図は、ＩＮＴＣ２、ＣＰＵ３が送受信切
換えフラグを有するＩＮＴＲＱＩＮＴＡＫ生成回路２
３、２４を持つことにより、図１で説明した接続図のＩ
ＮＴＲＱ６ａ、ＩＮＴＡＫ７ａを１本の双方向に送受信
可能な信号線２２（以下ＩＮＴＲＱＡＫと記す）に置き
換えたものである。
【００３６】次に、ＩＮＴＣ２ａ、ＣＰＵ３ａそれぞれ
が有するＩＮＴＲＱＩＮＴＡＫ生成回路２３、２４の動
作について、図７を用いて説明する。ＩＮＴＲＱＡＫ２
２は双方向の信号線でＩＮＴＲＱ６ａ、ＩＮＴＡＫ７ａ
を兼用している。送受信切換えフラグ２５、２６はＩＮ
ＴＲＱＡＫ２２の送受信方向を決定するフラグであり、
本実施例では送受信切換えフラグ２５、２６が”０”の
時ＩＮＴＲＱＡＫ２２はＩＮＴＲＱ６ａ、２７として、
ＩＮＴＣ２ａからＣＰＵ３ａへ、送受信切換えフラグ２
５、２６が”１”の時ＩＮＴＲＱＡＫ２２はＩＮＴＡＫ
７ａ、２８として、ＣＰＵ３ａからＩＮＴＣ２ａへ送信
される。又、送受信切換えフラグ２５、２６は通常ＩＮ
ＴＲＱ６ａ、２７待ち状態であるので”０”になってい
る。ＩＮＴＲＱ６ａの立上がりを受けると、ＩＮＴＣ２
ａ内のＩＮＴＲＱＩＮＴＡＫ生成回路２３は、ＩＮＴＲ
ＱＡＫ２２を”１”とし、１クロック後に、送受信切換
えフラグ２５に”１”を立て、ＩＮＴＲＱＡＫ２２の入
力待ち状態となる。また、ＣＰＵ３ａ内のＩＮＴＲＱＩ
ＮＴＡＫ生成回路２４はＩＮＴＲＱＡＫ２２の立上がり
を受けて、１クロック後に送受信切換えフラグ２６を”
１”にし、ＩＮＴＲＱＡＫ２２送信状態となる。この状
態でＩＮＴＲＱＩＮＴＡＫ生成回路２４はＩＮＴＡＫ７
ａの立上がりをうけて、ＩＮＴＲＱＡＫ２２を”１”に
する。また、ＩＮＴＲＱＩＮＴＡＫ生成回路２４は、Ｉ
ＮＴＡＫ７ａの立下がりをうけて、送受信切換えフラグ
２６を”０”にし、ＩＮＴＲＱＡＫ２２の入力待ち状態
となる。また、ＩＮＴＲＱＩＮＴＡＫ生成回路２３はＩ
ＮＴＲＱＡＫ２２の立下がりを受けて、送受信フラグ
を”０”にし、ＩＮＴＲＱＡＫ２２送信状態となる。
が有するＩＮＴＲＱＩＮＴＡＫ生成回路２３、２４の動
作について、図７を用いて説明する。ＩＮＴＲＱＡＫ２
２は双方向の信号線でＩＮＴＲＱ６ａ、ＩＮＴＡＫ７ａ
を兼用している。送受信切換えフラグ２５、２６はＩＮ
ＴＲＱＡＫ２２の送受信方向を決定するフラグであり、
本実施例では送受信切換えフラグ２５、２６が”０”の
時ＩＮＴＲＱＡＫ２２はＩＮＴＲＱ６ａ、２７として、
ＩＮＴＣ２ａからＣＰＵ３ａへ、送受信切換えフラグ２
５、２６が”１”の時ＩＮＴＲＱＡＫ２２はＩＮＴＡＫ
７ａ、２８として、ＣＰＵ３ａからＩＮＴＣ２ａへ送信
される。又、送受信切換えフラグ２５、２６は通常ＩＮ
ＴＲＱ６ａ、２７待ち状態であるので”０”になってい
る。ＩＮＴＲＱ６ａの立上がりを受けると、ＩＮＴＣ２
ａ内のＩＮＴＲＱＩＮＴＡＫ生成回路２３は、ＩＮＴＲ
ＱＡＫ２２を”１”とし、１クロック後に、送受信切換
えフラグ２５に”１”を立て、ＩＮＴＲＱＡＫ２２の入
力待ち状態となる。また、ＣＰＵ３ａ内のＩＮＴＲＱＩ
ＮＴＡＫ生成回路２４はＩＮＴＲＱＡＫ２２の立上がり
を受けて、１クロック後に送受信切換えフラグ２６を”
１”にし、ＩＮＴＲＱＡＫ２２送信状態となる。この状
態でＩＮＴＲＱＩＮＴＡＫ生成回路２４はＩＮＴＡＫ７
ａの立上がりをうけて、ＩＮＴＲＱＡＫ２２を”１”に
する。また、ＩＮＴＲＱＩＮＴＡＫ生成回路２４は、Ｉ
ＮＴＡＫ７ａの立下がりをうけて、送受信切換えフラグ
２６を”０”にし、ＩＮＴＲＱＡＫ２２の入力待ち状態
となる。また、ＩＮＴＲＱＩＮＴＡＫ生成回路２３はＩ
ＮＴＲＱＡＫ２２の立下がりを受けて、送受信フラグ
を”０”にし、ＩＮＴＲＱＡＫ２２送信状態となる。
【００３７】次に、割込み時の処理について、図６を用
いて説明する。
いて説明する。
【００３８】ＩＮＴＣ２ａにＩＮＴＸＸ４ａが入ると、
ＩＮＴＣ２ａは、割込みの受付けが可能かどうかを判定
し、割込み受付け可ならば、ＩＮＴＲＱＩＮＴＡＫ生成
回路２３はＩＮＴＲＱＡＫ２２を”１”にし、１クロッ
ク後、ＩＮＴＲＱＡＫ２２の入力待ち状態となる。ま
た、ＩＮＴＲＱＩＮＴＡＫ生成回路２４はＩＮＴＲＱＡ
Ｋ２２の立上がりを受けて、１クロック後に、ＩＮＴＲ
ＱＡＫ送信状態となる。ここで、ＣＰＵ３ａが割込みを
受付けると、ＩＮＴＲＱＩＮＴＡＫ生成回路２４はＩＮ
ＴＲＱＡＫ２２を”１”にする。ＩＮＴＣ２ａは、ＩＮ
ＴＲＱＡＫ２２の立上げを検出するとＶＣ８ａ、ＭＳＩ
ＮＴＢ９ａ、ＣＳＥＮ１０ａをデータとしてＩＢＵＳ１
１ａに出力する。ＣＰＵ３ａはこれらの信号をもとに割
込みの処理を行う。また、ＣＰＵ３ａはＣＬＲＩＦ１２
ａ、ＣＬＲＭＳ１３ａ、ＣＬＲＩＰ１４ａいずれかのデ
ータをＩＢＵＳ１１ａに出力し、ＩＮＴＲＱＡＫ２２
を”０”にする。ＩＮＴＲＱＩＮＴＡＫ生成回路２２は
ＩＮＴＲＱＡＫ２２の立下がりをうけて、ＩＢＵＳ１１
ａのデータを取り込む。そのデータをもとに、ＩＮＴＣ
２ａは対応するフラグの取消しを行う。
ＩＮＴＣ２ａは、割込みの受付けが可能かどうかを判定
し、割込み受付け可ならば、ＩＮＴＲＱＩＮＴＡＫ生成
回路２３はＩＮＴＲＱＡＫ２２を”１”にし、１クロッ
ク後、ＩＮＴＲＱＡＫ２２の入力待ち状態となる。ま
た、ＩＮＴＲＱＩＮＴＡＫ生成回路２４はＩＮＴＲＱＡ
Ｋ２２の立上がりを受けて、１クロック後に、ＩＮＴＲ
ＱＡＫ送信状態となる。ここで、ＣＰＵ３ａが割込みを
受付けると、ＩＮＴＲＱＩＮＴＡＫ生成回路２４はＩＮ
ＴＲＱＡＫ２２を”１”にする。ＩＮＴＣ２ａは、ＩＮ
ＴＲＱＡＫ２２の立上げを検出するとＶＣ８ａ、ＭＳＩ
ＮＴＢ９ａ、ＣＳＥＮ１０ａをデータとしてＩＢＵＳ１
１ａに出力する。ＣＰＵ３ａはこれらの信号をもとに割
込みの処理を行う。また、ＣＰＵ３ａはＣＬＲＩＦ１２
ａ、ＣＬＲＭＳ１３ａ、ＣＬＲＩＰ１４ａいずれかのデ
ータをＩＢＵＳ１１ａに出力し、ＩＮＴＲＱＡＫ２２
を”０”にする。ＩＮＴＲＱＩＮＴＡＫ生成回路２２は
ＩＮＴＲＱＡＫ２２の立下がりをうけて、ＩＢＵＳ１１
ａのデータを取り込む。そのデータをもとに、ＩＮＴＣ
２ａは対応するフラグの取消しを行う。
【００３９】以上説明したように、実施例３のＩＮＴＣ
２ａ―ＣＰＵ３ａの接続方法は、実施例１で記述したタ
イミング信号を用いて、制御信号のデータを既存のバス
にのせることにより、接続端子を減少させるだけではな
く、タイミング信号もフラグを使うことにより、１本減
らすことが可能となり、回路内の配線を減少させること
ができる。
２ａ―ＣＰＵ３ａの接続方法は、実施例１で記述したタ
イミング信号を用いて、制御信号のデータを既存のバス
にのせることにより、接続端子を減少させるだけではな
く、タイミング信号もフラグを使うことにより、１本減
らすことが可能となり、回路内の配線を減少させること
ができる。
【００４０】次に本発明の第４の実施例であるエミュレ
ーション装置について、図面を用いて説明する。本実施
例では第３の実施例で示すワンチップマイクロコンピュ
ータを用いてエミュレーション装置を構成している。
ーション装置について、図面を用いて説明する。本実施
例では第３の実施例で示すワンチップマイクロコンピュ
ータを用いてエミュレーション装置を構成している。
【００４１】図９は本発明の第３の実施例の割込みに関
する周辺エバチップ２０ａ―ＣＰＵエバチップ２１ａの
接続図である。
する周辺エバチップ２０ａ―ＣＰＵエバチップ２１ａの
接続図である。
【００４２】図９に示すように、本実施例の割込みに関
する周辺エバチップ２０ａ―ＣＰＵエバチップ２１ａの
接続図は、各エバチップが送受信切換えフラグを有する
ＩＮＴＲＱＩＮＴＡＫ生成回路２３、２４を持つことに
より、図５で説明した接続図のＩＮＴＲＱ６ａ、ＩＮＴ
ＡＫ７ａをＩＮＴＲＱＡＫ２２で置き換えたものであ
る。
する周辺エバチップ２０ａ―ＣＰＵエバチップ２１ａの
接続図は、各エバチップが送受信切換えフラグを有する
ＩＮＴＲＱＩＮＴＡＫ生成回路２３、２４を持つことに
より、図５で説明した接続図のＩＮＴＲＱ６ａ、ＩＮＴ
ＡＫ７ａをＩＮＴＲＱＡＫ２２で置き換えたものであ
る。
【００４３】次に、割込み時の処理について、図９を用
いて説明する。
いて説明する。
【００４４】周辺エバチップ２０ａ内のＩＮＴＣ２ａに
ＩＮＴＸＸ４ａが入ると、周辺エバチップ２０ａは、割
込みの受付けが可能かどうかを判定し、割込み受付け可
ならば、ＩＮＴＲＱＩＮＴＡＫ生成回路２３の出力であ
るＩＮＴＲＱＡＫ２２を”１”にし、１クロック後、Ｉ
ＮＴＲＱＡＫ２２の入力待ち状態となる。また、ＣＰＵ
エバチップ２１ａはＩＮＴＲＱＡＫ２２の立上がりを受
けて、１クロック後に、ＩＮＴＲＱＡＫ送信状態とな
る。ここで、ＣＰＵエバチップ２１ａは割込みを受付け
ると、ＩＮＴＲＱＡＫ２２を”１”にする。周辺エバチ
ップ２０ａは、ＩＮＴＲＱＡＫ２２の立上げを検出する
とＶＣ８ａ、ＭＳＩＮＴＢ９ａ、ＣＳＥＮ１０ａをデー
タとしてＩＢＵＳ１１ａに出力する。ＣＰＵエバチップ
２１ａはこれらの信号をもとに割込みの処理を行う。ま
た、ＣＰＵエバチップ２１ａはＣＬＲＩＦ１２ａ、ＣＬ
ＲＭＳ１３ａ、ＣＬＲＩＰ１４ａいずれかのデータをＩ
ＢＵＳ１１ａに出力し、ＩＮＴＲＱＡＫ２２を”０”に
する。周辺エバチップ２０ａはＩＮＴＲＱＡＫ２２の立
下がりをうけて、ＩＢＵＳ１１ａのデータを取り込み、
そのデータをもとに対応するフラグの取消しを行う。
ＩＮＴＸＸ４ａが入ると、周辺エバチップ２０ａは、割
込みの受付けが可能かどうかを判定し、割込み受付け可
ならば、ＩＮＴＲＱＩＮＴＡＫ生成回路２３の出力であ
るＩＮＴＲＱＡＫ２２を”１”にし、１クロック後、Ｉ
ＮＴＲＱＡＫ２２の入力待ち状態となる。また、ＣＰＵ
エバチップ２１ａはＩＮＴＲＱＡＫ２２の立上がりを受
けて、１クロック後に、ＩＮＴＲＱＡＫ送信状態とな
る。ここで、ＣＰＵエバチップ２１ａは割込みを受付け
ると、ＩＮＴＲＱＡＫ２２を”１”にする。周辺エバチ
ップ２０ａは、ＩＮＴＲＱＡＫ２２の立上げを検出する
とＶＣ８ａ、ＭＳＩＮＴＢ９ａ、ＣＳＥＮ１０ａをデー
タとしてＩＢＵＳ１１ａに出力する。ＣＰＵエバチップ
２１ａはこれらの信号をもとに割込みの処理を行う。ま
た、ＣＰＵエバチップ２１ａはＣＬＲＩＦ１２ａ、ＣＬ
ＲＭＳ１３ａ、ＣＬＲＩＰ１４ａいずれかのデータをＩ
ＢＵＳ１１ａに出力し、ＩＮＴＲＱＡＫ２２を”０”に
する。周辺エバチップ２０ａはＩＮＴＲＱＡＫ２２の立
下がりをうけて、ＩＢＵＳ１１ａのデータを取り込み、
そのデータをもとに対応するフラグの取消しを行う。
【００４５】なお、動作タイミングは図８に示したワン
チップマイコンと同様である。
チップマイコンと同様である。
【００４６】以上説明したように、実施例４の割込みに
関する周辺エバチップ２０ａ―ＣＰＵエバチップ２１ａ
の接続方法は、第３の実施例で示したタイミング信号を
用いて制御信号のデータを既存のバスにのせることによ
り、接続端子を更に減少させるだけではなく、タイミン
グ信号もフラグを使うことにより１本減少させることが
可能である。
関する周辺エバチップ２０ａ―ＣＰＵエバチップ２１ａ
の接続方法は、第３の実施例で示したタイミング信号を
用いて制御信号のデータを既存のバスにのせることによ
り、接続端子を更に減少させるだけではなく、タイミン
グ信号もフラグを使うことにより１本減少させることが
可能である。
【００４７】
【発明の効果】以上説明したように、ＩＮＴＣ―ＣＰＵ
の接続においては、複数の制御信号を送る時に、既存の
データバスにデータをのせてタイミング信号のみを送る
ことにより、送受信する為の信号線の数が減り、回路を
小さくする事ができるという効果を有している。
の接続においては、複数の制御信号を送る時に、既存の
データバスにデータをのせてタイミング信号のみを送る
ことにより、送受信する為の信号線の数が減り、回路を
小さくする事ができるという効果を有している。
【００４８】また、割込みに関する周辺エバチップ―Ｃ
ＰＵエバチップの接続においては、複数の制御信号を送
る時に、既存のデータバスにデータをのせて、タイミン
グ信号のみを送ることにより、周辺エバチップ―ＣＰＵ
エバチップの接続端子を減少させることができる。例え
ば、本発明の実施例においては、従来制御線が双方向４
本必要だったのが、２本に減少可能となっている。ま
た、このことによりターゲットボードとの接続端子数を
増加させることができ、正確なエミュレーションを行う
ことができる。更に、デコーダやエンコーダが不必要と
なるので、回路を小規模化することができ、かつスピー
ドネックをとなる回路部分を廃することになるので、シ
ステム全体の動作速度を向上させることができる。上記
した各実施例においては、約４段分の遅延時間が短縮さ
れる。また、デコードやエンコード時のノイズ、いわゆ
るひげによる誤動作が防止でき信頼性を向上させるとい
う効果を有している。
ＰＵエバチップの接続においては、複数の制御信号を送
る時に、既存のデータバスにデータをのせて、タイミン
グ信号のみを送ることにより、周辺エバチップ―ＣＰＵ
エバチップの接続端子を減少させることができる。例え
ば、本発明の実施例においては、従来制御線が双方向４
本必要だったのが、２本に減少可能となっている。ま
た、このことによりターゲットボードとの接続端子数を
増加させることができ、正確なエミュレーションを行う
ことができる。更に、デコーダやエンコーダが不必要と
なるので、回路を小規模化することができ、かつスピー
ドネックをとなる回路部分を廃することになるので、シ
ステム全体の動作速度を向上させることができる。上記
した各実施例においては、約４段分の遅延時間が短縮さ
れる。また、デコードやエンコード時のノイズ、いわゆ
るひげによる誤動作が防止でき信頼性を向上させるとい
う効果を有している。
【００４９】また、ワンチップマイコン設計時に、デコ
ーダとエンコーダを追加しておく必要性がなくなるた
め、マイコンとエミュレータで回路構成及び接続が異な
る時の不具合を作り込みやすいという問題点は起こらな
くなるという効果も有している。また、特に第３の実施
例で示したように、タイミング信号を１本にすることに
より、マイコン内の配線を更に１本減らすことができる
という効果を有している。
ーダとエンコーダを追加しておく必要性がなくなるた
め、マイコンとエミュレータで回路構成及び接続が異な
る時の不具合を作り込みやすいという問題点は起こらな
くなるという効果も有している。また、特に第３の実施
例で示したように、タイミング信号を１本にすることに
より、マイコン内の配線を更に１本減らすことができる
という効果を有している。
【００５０】更に、第４の実施例では、タイミング信号
を１本にすることにより、接続端子を１本減らすことが
可能であり、ターゲットボードとの接続端子を増加させ
ることができるという効果を有している。
を１本にすることにより、接続端子を１本減らすことが
可能であり、ターゲットボードとの接続端子を増加させ
ることができるという効果を有している。
【図１】本願発明の第１の実施例であるワンチップマイ
クロコンピュータの構成図。
クロコンピュータの構成図。
【図２】第１の実施例における割込み制御回路の回路
図。
図。
【図３】第１の実施例のマイクロコンピュータにおいて
割込みが生じた時の動作を示すタイミングチャート。
割込みが生じた時の動作を示すタイミングチャート。
【図４】第１の実施例における主要部の回路図。
【図５】本願発明の第２の実施例であるマイクロコンピ
ュータのエミュレーション装置における、周辺エバチッ
プ及びＣＰＵエバチップの構成図。
ュータのエミュレーション装置における、周辺エバチッ
プ及びＣＰＵエバチップの構成図。
【図６】本願発明の第３の実施例であるワンチップマイ
クロコンピュータの構成図。
クロコンピュータの構成図。
【図７】図１と図５との異なる部分のＩＮＴＣ―ＣＰＵ
接続図。
接続図。
【図８】第３の実施例のマイクロコンピュータにおいて
割込みが生じた時の動作を示すタイミングチャート。
割込みが生じた時の動作を示すタイミングチャート。
【図９】本願発明の第３の実施例においてエミュレーシ
ョン装置を構成している周辺エバチップ及びＣＰＵエバ
チップの接続図。
ョン装置を構成している周辺エバチップ及びＣＰＵエバ
チップの接続図。
【図１０】第１の従来例であるワンチップマイコンの構
成図。
成図。
【図１１】第１の従来例における割込み制御回路の回路
図。
図。
【図１２】第１の従来例において割込みが生じた時の動
作を示すタイミングチャート。
作を示すタイミングチャート。
【図１３】第２の従来例においてエミュレーション装置
を構成している周辺エバチップ及びＣＰＵエバチップの
接続図。
を構成している周辺エバチップ及びＣＰＵエバチップの
接続図。
【符号の説明】 １，１ａ，１ｂ ワンチップマイコン ２，２ａ，２ｂ 割込み制御回路ＩＮＴＣ ３，３ａ，３ｂ ＣＰＵ ４，４ａ，４ｂ 割込み信号ＩＮＴＸＸ ５，５ｂ ＩＮＴＣ制御部 ６，６ａ，６ｂ 割込みリクエスト信号ＩＮＴＲＱ ７，７ａ 割込み応答信号ＩＮＴＡＫ ８，８ａ，８ｂ ベクタアドレスＶＣ ９，９ａ，９ｂ ＭＳＩＮＴＢ １０，１０ａ，１０ｂ ＣＳＥＮ １１，１１ａ，１１ｂ データバスＩＢＵＳ １２，１２ａ，１２ｂ 制御信号ＣＬＲＩＦ １３，１３ａ，１３ｂ 制御信号ＣＬＲＭＳ １４，１４ａ，１４ｂ 制御信号ＣＬＲＩＰ １５，１５ｂ ＩＳＰＲレジスタ １６，１６ａ，１６ｂ 割込み許可信号ＥＩ １７，１７ａ，１７ｂ ＲＥＬＳＴＢ １８ アドレスラッチ信号 １９，１９ａ，１９ｂ 周辺部 ２０，２０ａ，２０ｂ 周辺エバチップ ２１，２１ａ，２１ｂ ＣＰＵエバチップ ２２ ＩＮＴＲＱＡＫ ２３，２４ ＩＮＴＲＱＩＮＴＡＫ生成回路 ２５，２６ 送受信切換えフラグ ２７ 割込みリクエスト信号ＩＮＴＲＱ ２８ ＩＮＴＡＫ ２９ ＯＥＶＣ ３０，３０ａ，３０ｂ ＩＦ ３１，３１ａ，３１ｂ ＭＫ ３２，３２ａ，３２ｂ ＭＳ ３３，３３ａ，３３ｂ ＣＳ ３４ ＰＲ０、ＰＲ１ ３５，３８ エンコーダ ３６，３７ デコーダ ３９，３９ａ，３９ｂ 外部端子
Claims (4)
- 【請求項１】 中央処理部と、外部入出力を制御し割込
み信号を出力する周辺部と、前記周辺部が出力する前記
割込み信号又は外部入力された割込み信号と、前記中央
処理部からの制御信号とに基づいて、前記中央処理部に
割込み要求信号を出力する割込み制御回路と、前記中央
処理部と前記周辺部と前記割込み制御回路とのデータの
送受信を行なうためのデータバスとを有し、前記中央処
理部は前記割込み要求信号に応答して割込み応答信号を
出力し、前記中央処理部及び割込み制御回路は、それぞ
れ前記割込み応答信号に応じて前記データバスに対し制
御信号を出力する手段と前記割込み応答信号の立上がり
エッジ及び立下がりエッジを検出する手段を有し、前記
中央処理部は前記エッジの一方に応答して第１の制御信
号を前記データバスに出力し、前記割込制御回路は前記
エッジの一方に応答して前記中央処理部からの第１の制
御信号を取り込むとともに前記エッジの他方に応答して
第２の制御信号を前記データバスに出力し、前記中央処
理装置は前記エッジの他方に応答して前記割込処理回路
からの前記第２の制御信号を取り込むことを特徴とする
マイクロコンピュータ。 - 【請求項２】 前記中央処理部と前記割込み制御回路に
送受信フラグを有し、前記送受信フラグにより前記割込
み要求信号と前記割込み応答信号とを双方向に送受信可
能な共通信号線を備えたことを特徴とする請求項１記載
のマイクロコンピュータ。 - 【請求項３】 中央処理部と、前記中央処理部を動作さ
せると共に前記中央処理部の動作状態に関する情報を出
力するための評価用エミュレーション部と、前記中央処
理部と前記エミュレーション部との間でデータの送受信
を行なうためのデータバスとを有し、前記エミュレーシ
ョン部は、外部入出力を制御し割込み信号を出力する周
辺部と、前記周辺部が出力する前記割込み信号又は外部
入力された割込み信号と前記中央処理部からの制御信号
とに基づいて前記中央処理部に割込み要求信号を出力す
る割込み制御回路とを備え、前記中央処理部は前記割込
み要求信号に応答して割込み応答信号を出力し、前記中
央処理部及び前記割込み制御回路は、それぞれ前記割込
み応答信号に応じて前記データバスに対し制御信号を出
力する手段と前記割込み応答信号の立上がりエッジ及び
立下がりエッジを検出 する手段を有し、前記中央処理部
は前記エッジの一方に応答して第１の制御信号を前記デ
ータバスに出力し、前記割込制御回路は前記エッジの一
方に応答して前記中央処理部からの第１の制御信号を取
り込むとともに前記エッジの他方に応答して第２の制御
信号を前記データバスに出力し、前記中央処理装置は前
記エッジの他方に応答して前記割込処理回路からの前記
第２の制御信号を取り込むことを特徴とするエミュレー
ション装置。 - 【請求項４】 前記中央処理部と前記割込み制御回路に
送受信フラグを有し、前記送受信フラグにより前記割込
み要求信号と前記割込み応答信号とを双方向に送受信可
能な共通信号線を備えたことを特徴とする請求項３記載
のエミュレーション装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6172541A JP2734992B2 (ja) | 1994-07-25 | 1994-07-25 | 情報処理装置 |
| DE69523387T DE69523387T2 (de) | 1994-07-25 | 1995-07-24 | Unterbrechungssteuerungsvorrichtung |
| EP95111613A EP0694841B1 (en) | 1994-07-25 | 1995-07-24 | Interrupt processing apparatus |
| KR1019950022039A KR100206679B1 (ko) | 1994-07-25 | 1995-07-25 | 에뮬레이션용 정보처리장치 |
| US08/506,496 US5797021A (en) | 1994-07-25 | 1995-07-25 | Information processing apparatus for emulation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6172541A JP2734992B2 (ja) | 1994-07-25 | 1994-07-25 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0836506A JPH0836506A (ja) | 1996-02-06 |
| JP2734992B2 true JP2734992B2 (ja) | 1998-04-02 |
Family
ID=15943806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6172541A Expired - Fee Related JP2734992B2 (ja) | 1994-07-25 | 1994-07-25 | 情報処理装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5797021A (ja) |
| EP (1) | EP0694841B1 (ja) |
| JP (1) | JP2734992B2 (ja) |
| KR (1) | KR100206679B1 (ja) |
| DE (1) | DE69523387T2 (ja) |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4031517A (en) * | 1974-04-24 | 1977-06-21 | Honeywell Information Systems, Inc. | Emulation of target system interrupts through the use of counters |
| US4514805A (en) * | 1982-02-22 | 1985-04-30 | Texas Instruments Incorporated | Interrupt operation in systems emulator mode for microcomputer |
| EP0153764B1 (en) * | 1984-03-02 | 1993-11-03 | Nec Corporation | Information processor having an interruption operating function |
| US4727480A (en) * | 1984-07-09 | 1988-02-23 | Wang Laboratories, Inc. | Emulation of a data processing system |
| JPH0795277B2 (ja) * | 1988-11-25 | 1995-10-11 | 日本電気株式会社 | データ処理装置 |
| US5093776A (en) * | 1989-06-15 | 1992-03-03 | Wang Laboratories, Inc. | Information processing system emulation apparatus and method |
| US5261107A (en) * | 1989-11-03 | 1993-11-09 | International Business Machines Corp. | Programable interrupt controller |
| JP2900627B2 (ja) * | 1991-03-29 | 1999-06-02 | 日本電気株式会社 | 割り込み制御装置 |
| GB2266605B (en) * | 1992-04-27 | 1995-10-11 | Intel Corp | Microprocessor having a run/stop pin for accessing an idle mode |
| JP2876909B2 (ja) * | 1992-08-06 | 1999-03-31 | 日本電気株式会社 | 割込みエミュレータ |
| JPH0773046A (ja) * | 1992-12-07 | 1995-03-17 | Intel Corp | コンピュータシステムで回路をエミュレートする 方法及び装置 |
| JPH0713772A (ja) * | 1993-06-29 | 1995-01-17 | Mitsubishi Electric Corp | データ処理装置 |
| US5555413A (en) * | 1995-02-17 | 1996-09-10 | International Business Machines Corporation | Computer system and method with integrated level and edge interrupt requests at the same interrupt priority |
| US5708815A (en) * | 1995-05-05 | 1998-01-13 | Intel Corporation | DMA emulation via interrupt muxing |
-
1994
- 1994-07-25 JP JP6172541A patent/JP2734992B2/ja not_active Expired - Fee Related
-
1995
- 1995-07-24 DE DE69523387T patent/DE69523387T2/de not_active Expired - Fee Related
- 1995-07-24 EP EP95111613A patent/EP0694841B1/en not_active Expired - Lifetime
- 1995-07-25 KR KR1019950022039A patent/KR100206679B1/ko not_active IP Right Cessation
- 1995-07-25 US US08/506,496 patent/US5797021A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69523387D1 (de) | 2001-11-29 |
| EP0694841A1 (en) | 1996-01-31 |
| JPH0836506A (ja) | 1996-02-06 |
| KR100206679B1 (ko) | 1999-07-01 |
| DE69523387T2 (de) | 2002-06-27 |
| EP0694841B1 (en) | 2001-10-24 |
| US5797021A (en) | 1998-08-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5898861A (en) | Transparent keyboard hot plug | |
| US5835791A (en) | Versatile connection of a first keyboard/mouse interface and a second keyboard/mouse interface to a host computer | |
| US5857090A (en) | Input/output subsystem having an integrated advanced programmable interrupt controller for use in a personal computer | |
| JPS62227243A (ja) | 伝送制御方式 | |
| US6601165B2 (en) | Apparatus and method for implementing fault resilient booting in a multi-processor system by using a flush command to control resetting of the processors and isolating failed processors | |
| US7054983B2 (en) | USB-HUB device and its control method | |
| US5933613A (en) | Computer system and inter-bus control circuit | |
| JPH11272603A (ja) | バスブリッジ装置及びトランザクションフォワード方法 | |
| JP2734992B2 (ja) | 情報処理装置 | |
| JP3380827B2 (ja) | エミュレータ装置 | |
| EP0706136B1 (en) | Interface between a cpu and an interrupt controller | |
| JPS6126706B2 (ja) | ||
| JP2667285B2 (ja) | 割込制御装置 | |
| KR950010947B1 (ko) | 버스 프로토콜 맵핑 회로 | |
| KR100199029B1 (ko) | 펜티엄 프로세서를 위한 인터럽트 제어기 | |
| JPH05250310A (ja) | データ処理装置 | |
| JPS63268053A (ja) | バス制御装置 | |
| KR920008447B1 (ko) | 메모리 액세스 제어 시스템 및 방법 | |
| JPH09167117A (ja) | マイクロコンピュータおよびこれを用いたリアルタイムシステム | |
| JP2982811B2 (ja) | アクセス制御装置 | |
| JPH0836554A (ja) | マルチプロセッサシステム | |
| JPH03225551A (ja) | 入出力装置アクセス制御方式 | |
| JPS62181553A (ja) | 回線制御方式 | |
| JPS6388644A (ja) | 中央処理装置 | |
| JPS5854462A (ja) | 共有メモリ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971202 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080109 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090109 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100109 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110109 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110109 Year of fee payment: 13 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110109 Year of fee payment: 13 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110109 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120109 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130109 Year of fee payment: 15 |
|
| LAPS | Cancellation because of no payment of annual fees |