JPH05250310A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH05250310A JPH05250310A JP4830192A JP4830192A JPH05250310A JP H05250310 A JPH05250310 A JP H05250310A JP 4830192 A JP4830192 A JP 4830192A JP 4830192 A JP4830192 A JP 4830192A JP H05250310 A JPH05250310 A JP H05250310A
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Abstract
(57)【要約】
【目的】 本発明はマスターユニットとスレーブユニッ
トからなるデータ処理装置に関し、両者のデータ幅が異
なる場合でもアクセスを可能にすることを目的とする。 【構成】 ＣＰＵ１を実装したマスターユニットと、入
出力装置３と、アドレスをデコードするデコーダ２と、
異なるデータ幅同士をインタフェースするデータ幅調整
部６と、これを制御する制御部５と、アクセスの終了を
マスターユニットに伝える応答回路４とから構成される
データ処理装置であって、マスターユニットから行われ
るアクセスのデータ幅を検出する手段を有し、バスのデ
ータ幅が入出力装置３のデータ幅より大きい時にはバス
からのデータを分割し複数回に分けて入出力装置３へ送
る手段と、入出力装置３からのデータの複数回分を統合
してデータバスへ一度に送る手段とを備えてなることを
特徴とする。
トからなるデータ処理装置に関し、両者のデータ幅が異
なる場合でもアクセスを可能にすることを目的とする。 【構成】 ＣＰＵ１を実装したマスターユニットと、入
出力装置３と、アドレスをデコードするデコーダ２と、
異なるデータ幅同士をインタフェースするデータ幅調整
部６と、これを制御する制御部５と、アクセスの終了を
マスターユニットに伝える応答回路４とから構成される
データ処理装置であって、マスターユニットから行われ
るアクセスのデータ幅を検出する手段を有し、バスのデ
ータ幅が入出力装置３のデータ幅より大きい時にはバス
からのデータを分割し複数回に分けて入出力装置３へ送
る手段と、入出力装置３からのデータの複数回分を統合
してデータバスへ一度に送る手段とを備えてなることを
特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は ＣＰＵ（中央処理装
置）と、これらに共通してアクセスされるＩ／Ｏ装置，
メモリ等のスレーブユニットとで構成されるデータ処理
装置に関する。
置）と、これらに共通してアクセスされるＩ／Ｏ装置，
メモリ等のスレーブユニットとで構成されるデータ処理
装置に関する。
【０００２】
【従来の技術】図８は従来のこの種のデータ処理装置の
構成を示すブロック図であり、ＣＰＵ１を内部にもつマ
スターユニットと、このマスターユニットにアクセスさ
れるスレーブユニットとが、共通信号伝送路である各種
バス，信号線を介して接続されている。スレーブユニッ
トにはアドレスを取り込み、そのスレーブユニットがア
クセスされているか否かを判断するデコーダ２が設けら
れており、このデコーダ２から出される選択線２２は、
Ｉ／Ｏ装置３へと接続されている。更に、デコーダ２か
らは応答要求線２１が出されて応答回路４へ接続され、
その応答回路４からのＲＤＹ線４１は、マスターユニッ
トのＣＰＵ１へ接続されている。その他、１１はアドレ
スバス、１２はデータバス、１３はライト線（以下ＷＴ
線と呼ぶ）１４はリード線（以下ＲＤ線と呼ぶ）であ
る。
構成を示すブロック図であり、ＣＰＵ１を内部にもつマ
スターユニットと、このマスターユニットにアクセスさ
れるスレーブユニットとが、共通信号伝送路である各種
バス，信号線を介して接続されている。スレーブユニッ
トにはアドレスを取り込み、そのスレーブユニットがア
クセスされているか否かを判断するデコーダ２が設けら
れており、このデコーダ２から出される選択線２２は、
Ｉ／Ｏ装置３へと接続されている。更に、デコーダ２か
らは応答要求線２１が出されて応答回路４へ接続され、
その応答回路４からのＲＤＹ線４１は、マスターユニッ
トのＣＰＵ１へ接続されている。その他、１１はアドレ
スバス、１２はデータバス、１３はライト線（以下ＷＴ
線と呼ぶ）１４はリード線（以下ＲＤ線と呼ぶ）であ
る。
【０００３】この様な従来のデータ処理装置の動作につ
いて、以下ライトアクセス、リードアクセスの順で説明
する。ライトアクセスでは、マスターユニットのＣＰＵ
１が、目的とするスレーブユニットのアドレスをアドレ
スバス１１上に、またライトデータをデータバス１２上
にそれぞれ出力する。この時コントロール信号としてラ
イト信号がＷＴ線１３に出されている。
いて、以下ライトアクセス、リードアクセスの順で説明
する。ライトアクセスでは、マスターユニットのＣＰＵ
１が、目的とするスレーブユニットのアドレスをアドレ
スバス１１上に、またライトデータをデータバス１２上
にそれぞれ出力する。この時コントロール信号としてラ
イト信号がＷＴ線１３に出されている。
【０００４】一方、スレーブユニットでは、アドレスは
デコーダ２に取り込まれる。デコーダ２には各スレーブ
ユニットに割り当てられたＩＤコードがあり、このコー
ドとアドレスとの比較を行っており一致したときは選択
線２２に信号が発生し、Ｉ／Ｏ装置３へのアクセスが許
可され、データバス１２を介してライトデータがＩ／Ｏ
装置３へ書き込まれる。
デコーダ２に取り込まれる。デコーダ２には各スレーブ
ユニットに割り当てられたＩＤコードがあり、このコー
ドとアドレスとの比較を行っており一致したときは選択
線２２に信号が発生し、Ｉ／Ｏ装置３へのアクセスが許
可され、データバス１２を介してライトデータがＩ／Ｏ
装置３へ書き込まれる。
【０００５】更にデコーダ２から出された応答要求は応
答要求線２１を介して応答回路４に与えられ、応答回路
４はライトアクセスの正常終了を意味するＲＤＹ信号を
ＲＤＹ線４１を介してマスターユニットのＣＰＵ１へ返
し、それによりＣＰＵ１は一連のライトアクセスを終了
する。また、リードアクセスでは、アドレスのデコード
により選択信号が選択線２２を介してＩ／Ｏ装置３へ伝
えられ、ＲＤ線１４を介してＩ／Ｏ装置３からリードデ
ータが読みだされてマスターユニットへ伝わる。そして
ＲＤＹ信号によりリードアクセスが終了する。
答要求線２１を介して応答回路４に与えられ、応答回路
４はライトアクセスの正常終了を意味するＲＤＹ信号を
ＲＤＹ線４１を介してマスターユニットのＣＰＵ１へ返
し、それによりＣＰＵ１は一連のライトアクセスを終了
する。また、リードアクセスでは、アドレスのデコード
により選択信号が選択線２２を介してＩ／Ｏ装置３へ伝
えられ、ＲＤ線１４を介してＩ／Ｏ装置３からリードデ
ータが読みだされてマスターユニットへ伝わる。そして
ＲＤＹ信号によりリードアクセスが終了する。
【０００６】
【発明が解決しようとする課題】従って以上の説明から
わかるように、従来のデータ処理装置の構成では、デー
タバスからのデータはそのままＩ／Ｏ装置へ、また、Ｉ
／Ｏ装置からのデータは同じくデータバスへ伝えられな
ければならない。つまりデータバスのバス幅とＩ／Ｏ装
置のデータ幅は同じビット数であることが原則となって
いる。
わかるように、従来のデータ処理装置の構成では、デー
タバスからのデータはそのままＩ／Ｏ装置へ、また、Ｉ
／Ｏ装置からのデータは同じくデータバスへ伝えられな
ければならない。つまりデータバスのバス幅とＩ／Ｏ装
置のデータ幅は同じビット数であることが原則となって
いる。
【０００７】ところが、マスターユニットに備えられる
ＣＰＵは処理効率を高める為に一度に扱えるデータビッ
トが増やしたものもあるため、小規模なデータ処理装置
では８ビットバス、大規模なものでは１６ビット或いは
３２ビット、または６４ビットのＣＰＵを採用している
のが現状である。
ＣＰＵは処理効率を高める為に一度に扱えるデータビッ
トが増やしたものもあるため、小規模なデータ処理装置
では８ビットバス、大規模なものでは１６ビット或いは
３２ビット、または６４ビットのＣＰＵを採用している
のが現状である。
【０００８】同様に、Ｉ／Ｏ装置も８ビットのものもあ
れば１６ビットのものもあるため、データ幅のビット数
が異なるＣＰＵおよびＩ／Ｏ装置との整合を持たせる必
要がある。このような場合、従来は、図９の（ａ），
（ｂ）に示すように、ＣＰＵに対しデータビット数の異
なるＩ／Ｏ装置を接続する場合、例えばＣＰＵ１６ビッ
トにＩ／Ｏ装置８ビットを用いる時は、１６ビットある
データバスの下位８ビットにＩ／Ｏ装置を接続し、更に
アドレスビットを１つずらして接続するというアドレス
変換の方法を用いていた。即ち、ＣＰＵからは０，２，
４，６，８・・番地をアクセスしてＩ／Ｏ装置側では
０，１，２，３，４・・番地に変換してアクセスを受け
付ける方法である。
れば１６ビットのものもあるため、データ幅のビット数
が異なるＣＰＵおよびＩ／Ｏ装置との整合を持たせる必
要がある。このような場合、従来は、図９の（ａ），
（ｂ）に示すように、ＣＰＵに対しデータビット数の異
なるＩ／Ｏ装置を接続する場合、例えばＣＰＵ１６ビッ
トにＩ／Ｏ装置８ビットを用いる時は、１６ビットある
データバスの下位８ビットにＩ／Ｏ装置を接続し、更に
アドレスビットを１つずらして接続するというアドレス
変換の方法を用いていた。即ち、ＣＰＵからは０，２，
４，６，８・・番地をアクセスしてＩ／Ｏ装置側では
０，１，２，３，４・・番地に変換してアクセスを受け
付ける方法である。
【０００９】但しこの方法ではＣＰＵの上位８ビットの
データバスは使用できず、本来一度で済むアクセスを２
度に分けて行わなければならない。従ってＣＰＵはデー
タバス１６ビットを全て使うことができず、Ｉ／Ｏ装置
のアクセスの回数だけが増えるため、ＣＰＵのデータビ
ット数を増やした利点がなくなる上に、複数のＣＰＵを
組み合わせたマルチ構成にした場合、アクセス回数の増
加はバスの競合を調整するための時間を増加させ、した
がってシステムの動作効率が低下するという問題があっ
た。
データバスは使用できず、本来一度で済むアクセスを２
度に分けて行わなければならない。従ってＣＰＵはデー
タバス１６ビットを全て使うことができず、Ｉ／Ｏ装置
のアクセスの回数だけが増えるため、ＣＰＵのデータビ
ット数を増やした利点がなくなる上に、複数のＣＰＵを
組み合わせたマルチ構成にした場合、アクセス回数の増
加はバスの競合を調整するための時間を増加させ、した
がってシステムの動作効率が低下するという問題があっ
た。
【００１０】本発明はこのような問題を解決するための
ものであり、Ｉ／Ｏ装置のデータビット数がＣＰＵと一
致しない場合でも、ＣＰＵからのデータバスは全ビット
使用でき、バスの使用回数を必要最小限に抑えて動作効
率の向上を図ることのできるデータ処理装置を提供する
ものである。
ものであり、Ｉ／Ｏ装置のデータビット数がＣＰＵと一
致しない場合でも、ＣＰＵからのデータバスは全ビット
使用でき、バスの使用回数を必要最小限に抑えて動作効
率の向上を図ることのできるデータ処理装置を提供する
ものである。
【００１１】
【課題を解決するための手段】図１は本発明の基本構成
を明示する原理説明図である。同図において、この発明
のデータ処理装置では、スレーブユニットに制御部５と
データ幅調整部６を設ける。制御部５はアクセスされる
データ幅を知り得るようになっている。マスターユニッ
トのＣＰＵ１が発するアドレスをデコーダ２で受け取
り、自らに割り当てられているＩＤコードと一致すれば
選択信号が信号線２２を介して制御部５とＩ／Ｏ装置３
に伝えられる。制御部５では、アドレスとＷＴ線１３，
ＲＤ線１４とを受けており、これらの信号から有効なデ
ータ幅数を検出する。そしてデータ幅を検出できたなら
ばＩ／Ｏ装置３にライト，リードを知らせるＩＯＷＴ線
５１，ＩＯＲＤ線５２線上に信号を発すると同時にデー
タ幅調整部６において、Ｉ／Ｏ装置３のデータ幅に合わ
せてデータの分割や統合を行わせることでＣＰＵ１とＩ
／Ｏ装置３とのデータ幅の違いを無くし、スレーブユニ
ットがあたかもＣＰＵのデータ幅と同じであるかのよう
に動作する。
を明示する原理説明図である。同図において、この発明
のデータ処理装置では、スレーブユニットに制御部５と
データ幅調整部６を設ける。制御部５はアクセスされる
データ幅を知り得るようになっている。マスターユニッ
トのＣＰＵ１が発するアドレスをデコーダ２で受け取
り、自らに割り当てられているＩＤコードと一致すれば
選択信号が信号線２２を介して制御部５とＩ／Ｏ装置３
に伝えられる。制御部５では、アドレスとＷＴ線１３，
ＲＤ線１４とを受けており、これらの信号から有効なデ
ータ幅数を検出する。そしてデータ幅を検出できたなら
ばＩ／Ｏ装置３にライト，リードを知らせるＩＯＷＴ線
５１，ＩＯＲＤ線５２線上に信号を発すると同時にデー
タ幅調整部６において、Ｉ／Ｏ装置３のデータ幅に合わ
せてデータの分割や統合を行わせることでＣＰＵ１とＩ
／Ｏ装置３とのデータ幅の違いを無くし、スレーブユニ
ットがあたかもＣＰＵのデータ幅と同じであるかのよう
に動作する。
【００１２】その後デコーダ２から発せられた応答要求
信号（応答要求線２１）により、応答回路４がＲＤＹ信
号（ＲＤＹ線４１）を出力する。ＣＰＵ１ではこれを受
けてアクセスを終了し、一連の動作が完了する。尚、図
において６０はデータ幅調整部とＩ／Ｏ装置３とを結ぶ
内部データバスである。その他、図８に示す従来装置と
同じ構成については同一符号を付して説明を省略する。
信号（応答要求線２１）により、応答回路４がＲＤＹ信
号（ＲＤＹ線４１）を出力する。ＣＰＵ１ではこれを受
けてアクセスを終了し、一連の動作が完了する。尚、図
において６０はデータ幅調整部とＩ／Ｏ装置３とを結ぶ
内部データバスである。その他、図８に示す従来装置と
同じ構成については同一符号を付して説明を省略する。
【００１３】
【作用】この発明に従えば、ＣＰＵ１がスレーブユニッ
トをアクセスすると、データ幅調整部６がＩ／Ｏ装置３
とＣＰＵ１のデータ幅を認識し、データ幅調整部６でそ
の差を補正する。つまりライト動作でＣＰＵ１から１６
ビットのデータが送られてきたときＩ／Ｏ装置３が８ビ
ットバスならば、データ幅調整部６が１６ビットのデー
タを２回に分けてＩ／Ｏ装置３に書き込む。リード動作
のときはデータ幅調整部６がＩ／Ｏ装置３から２回に分
けてデータを引き出しデータ幅調整部６で統合しＣＰＵ
１へ送る。それにより、Ｉ／Ｏ装置３のデータ幅がＣＰ
Ｕ１の半分しかない場合でもスレーブユニット内ではＩ
／Ｏ装置３に対して２回動作されたことになるので、Ｃ
ＰＵ１はＩ／Ｏ装置３のデータ幅を意識する必要がなく
ＣＰＵ１のバスをフルに使った状態、すなわち最小回数
でのアクセスが可能になる。
トをアクセスすると、データ幅調整部６がＩ／Ｏ装置３
とＣＰＵ１のデータ幅を認識し、データ幅調整部６でそ
の差を補正する。つまりライト動作でＣＰＵ１から１６
ビットのデータが送られてきたときＩ／Ｏ装置３が８ビ
ットバスならば、データ幅調整部６が１６ビットのデー
タを２回に分けてＩ／Ｏ装置３に書き込む。リード動作
のときはデータ幅調整部６がＩ／Ｏ装置３から２回に分
けてデータを引き出しデータ幅調整部６で統合しＣＰＵ
１へ送る。それにより、Ｉ／Ｏ装置３のデータ幅がＣＰ
Ｕ１の半分しかない場合でもスレーブユニット内ではＩ
／Ｏ装置３に対して２回動作されたことになるので、Ｃ
ＰＵ１はＩ／Ｏ装置３のデータ幅を意識する必要がなく
ＣＰＵ１のバスをフルに使った状態、すなわち最小回数
でのアクセスが可能になる。
【００１４】
【実施例】以下本発明をその実施例を示す図面に基づい
て説明する。図２はバスのデータ幅が１６ビットに対し
Ｉ／Ｏ装置３のデータ幅が８ビットの場合のスレーブユ
ニットの構成であり、６１〜６４はデータ幅調整部６の
内部回路を示している。
て説明する。図２はバスのデータ幅が１６ビットに対し
Ｉ／Ｏ装置３のデータ幅が８ビットの場合のスレーブユ
ニットの構成であり、６１〜６４はデータ幅調整部６の
内部回路を示している。
【００１５】図中６１，６２はリードゲートであり、Ｉ
／Ｏ装置３からのリードデータを保持し、データバスに
出力するものであり、それぞれ上位と下位に分かれてい
る。図中６３，６４はライトゲートであり、データバス
からのライトデータをＩ／Ｏ装置３に伝えるためのもの
であり、それぞれ上位と下位に分かれている。
／Ｏ装置３からのリードデータを保持し、データバスに
出力するものであり、それぞれ上位と下位に分かれてい
る。図中６３，６４はライトゲートであり、データバス
からのライトデータをＩ／Ｏ装置３に伝えるためのもの
であり、それぞれ上位と下位に分かれている。
【００１６】このような構成においてライト動作の場
合、１６ビットデータバスには全ビットともデータが送
られてくる。制御部５ではアドレスを取り込み、このア
クセスが１６ビットであることを知る。そして制御部５
は、先ず下位ライトゲート63を開き、内部データバス６
０を介してＩ／Ｏ装置３にデータを伝えるとともに内部
アドレスバス５３とＩＯＷＴ線５１を出力し、Ｉ／Ｏ装
置３へのライト動作を行う。
合、１６ビットデータバスには全ビットともデータが送
られてくる。制御部５ではアドレスを取り込み、このア
クセスが１６ビットであることを知る。そして制御部５
は、先ず下位ライトゲート63を開き、内部データバス６
０を介してＩ／Ｏ装置３にデータを伝えるとともに内部
アドレスバス５３とＩＯＷＴ線５１を出力し、Ｉ／Ｏ装
置３へのライト動作を行う。
【００１７】次に、下位ライトゲート６３を閉じ、上位
ライトゲート６４を開き、上位８ビットのデータをＩ／
Ｏ装置３へ伝え、内部アドレスバス５３には、一つ増や
した値を出力し、ＩＯＷＴ線５１によりＩ／Ｏ装置３へ
のライト動作を行う。以上２回の動作を終えると、応答
要求線２１上に応答要求信号を出力して応答回路４に与
え、応答回路４はＲＤＹ線４１上にＲＤＹ信号を出力し
てＣＰＵ１に与え、ライト動作が完了する。
ライトゲート６４を開き、上位８ビットのデータをＩ／
Ｏ装置３へ伝え、内部アドレスバス５３には、一つ増や
した値を出力し、ＩＯＷＴ線５１によりＩ／Ｏ装置３へ
のライト動作を行う。以上２回の動作を終えると、応答
要求線２１上に応答要求信号を出力して応答回路４に与
え、応答回路４はＲＤＹ線４１上にＲＤＹ信号を出力し
てＣＰＵ１に与え、ライト動作が完了する。
【００１８】また、リード動作の場合は、先ず内部アド
レスバス５３上に内部アドレス５３を、ＩＯＲＤ信号を
ＩＯＲＤ線５２上に出力し、Ｉ／Ｏ装置３からリードデ
ータを引き出して、下位リードゲート６１にそのデータ
を保持しゲートを開く。次に内部アドレスバス５３には
一つ増やした値を出力し、ＩＯＲＤ線５２によりＩ／Ｏ
装置３からリードデータを引き出す。そのデータは上位
リードゲート６２に保持されゲートを開く。以上２回の
動作を終えると応答要求信号を応答回路４に与え、応答
回路４は、ＲＤＹ信号をＣＰＵ１に与え、ＣＰＵ１はリ
ード動作を完了する。
レスバス５３上に内部アドレス５３を、ＩＯＲＤ信号を
ＩＯＲＤ線５２上に出力し、Ｉ／Ｏ装置３からリードデ
ータを引き出して、下位リードゲート６１にそのデータ
を保持しゲートを開く。次に内部アドレスバス５３には
一つ増やした値を出力し、ＩＯＲＤ線５２によりＩ／Ｏ
装置３からリードデータを引き出す。そのデータは上位
リードゲート６２に保持されゲートを開く。以上２回の
動作を終えると応答要求信号を応答回路４に与え、応答
回路４は、ＲＤＹ信号をＣＰＵ１に与え、ＣＰＵ１はリ
ード動作を完了する。
【００１９】尚、以上の動作はＣＰＵ１から下位８ビッ
トのみのアクセスのときは制御部５は下位のゲート６
１,６３しか操作しない。同じく上位８ビットのみのア
クセスのときは上位のゲート６２，６４しか操作しな
い。
トのみのアクセスのときは制御部５は下位のゲート６
１,６３しか操作しない。同じく上位８ビットのみのア
クセスのときは上位のゲート６２，６４しか操作しな
い。
【００２０】図３はバスのデータ幅が８ビットに対しＩ
／Ｏ装置３のデータ幅が１６ビットの場合のスレーブユ
ニット構成である。これは図２の構成とは異なり、ＣＰ
Ｕのデータバス幅が８ビットのためＩ／Ｏ装置３を１６
ビットでアクセスすることがなく、図２で説明したよう
な２回動作は行われないが、ＣＰＵからのライトデータ
をアドレスによってＩ／Ｏ装置３の上位，又は下位に通
したり，Ｉ／Ｏ装置３からの上位，又は下位のリードデ
ータをＣＰＵのデータバスに通すことを特徴とする。
／Ｏ装置３のデータ幅が１６ビットの場合のスレーブユ
ニット構成である。これは図２の構成とは異なり、ＣＰ
Ｕのデータバス幅が８ビットのためＩ／Ｏ装置３を１６
ビットでアクセスすることがなく、図２で説明したよう
な２回動作は行われないが、ＣＰＵからのライトデータ
をアドレスによってＩ／Ｏ装置３の上位，又は下位に通
したり，Ｉ／Ｏ装置３からの上位，又は下位のリードデ
ータをＣＰＵのデータバスに通すことを特徴とする。
【００２１】以上の如き構成のデータ処理装置の動作
を、フローチャートに従って説明する。図４および図５
は図２に示す制御部５のライト動作およびリード動作を
示すフローチャートである
を、フローチャートに従って説明する。図４および図５
は図２に示す制御部５のライト動作およびリード動作を
示すフローチャートである
【００２２】先ず図４において説明するとライトアクセ
スの場合、制御部５はデータが１６ビットか８ビットか
（ステップＳ１）を調べる。８ビットのアクセスであれ
ばそれが上位の８ビットか下位の８ビットか（ステップ
Ｓ２）を調べ、下位ならば内部アドレスを出力（ステッ
プＳ３）し、下位のライトゲート６３を開き、ＩＯＷＴ
信号を出し、データバスからの下位８ビットのデータを
Ｉ／Ｏ装置３にライトする（ステップＳ４）。その後，
応答回路４に応答要求信号を発し（ステップＳ５）、応
答回路４はＲＤＹ信号をＣＰＵへ返す。
スの場合、制御部５はデータが１６ビットか８ビットか
（ステップＳ１）を調べる。８ビットのアクセスであれ
ばそれが上位の８ビットか下位の８ビットか（ステップ
Ｓ２）を調べ、下位ならば内部アドレスを出力（ステッ
プＳ３）し、下位のライトゲート６３を開き、ＩＯＷＴ
信号を出し、データバスからの下位８ビットのデータを
Ｉ／Ｏ装置３にライトする（ステップＳ４）。その後，
応答回路４に応答要求信号を発し（ステップＳ５）、応
答回路４はＲＤＹ信号をＣＰＵへ返す。
【００２３】ＣＰＵがＲＤＹ信号を受け取ると、ＷＴ信
号を停止し、ライト動作を終了するので制御部５はＷＴ
信号の停止を待って（ステップＳ６）下位ライトゲート
６３を閉じ，ＩＯＷＴ信号を停止し（ステップＳ７）、
下位バイトへのライト動作は完了する。
号を停止し、ライト動作を終了するので制御部５はＷＴ
信号の停止を待って（ステップＳ６）下位ライトゲート
６３を閉じ，ＩＯＷＴ信号を停止し（ステップＳ７）、
下位バイトへのライト動作は完了する。
【００２４】もしステップＳ２において上位データと認
識された場合は、前述した「下位」を「上位」にかえた
同様の動作が行われる（ステップＳ８〜Ｓ１２）。ま
た、ステップＳ１において１６ビット一括のライトアク
セスであれば、内部アドレスを出力し（ステップＳ１
３）、下位のライトゲート６３を開き、ＩＯＷＴ信号を
出し、データバスからの下位８ビットのデータをＩ／Ｏ
装置３にライトし（ステップＳ１４）、下位データのラ
イトを行った後、そのライトゲート６３を閉じ、ＩＯＷ
Ｔ信号を停止する（ステップＳ１５）。
識された場合は、前述した「下位」を「上位」にかえた
同様の動作が行われる（ステップＳ８〜Ｓ１２）。ま
た、ステップＳ１において１６ビット一括のライトアク
セスであれば、内部アドレスを出力し（ステップＳ１
３）、下位のライトゲート６３を開き、ＩＯＷＴ信号を
出し、データバスからの下位８ビットのデータをＩ／Ｏ
装置３にライトし（ステップＳ１４）、下位データのラ
イトを行った後、そのライトゲート６３を閉じ、ＩＯＷ
Ｔ信号を停止する（ステップＳ１５）。
【００２５】次に内部アドレスを出力（ステップＳ１
６）し、上位のライトゲート６４を開き、ＩＯＷＴ信号
を出し、データバスからの上位８ビットのデータをＩ／
Ｏ装置３にライトする（ステップＳ１７）。すなわち、
上位データのライトに切り換える。次に、応答要求信号
を発し（ステップＳ１８）、ＷＴ信号が停止するのを待
って上位ライトゲート６４を閉じ、ＩＯＷＴ信号を停止
し、以上で上下１６ビットのデータライトが完了する
（ステップＳ１９→Ｓ２０）。
６）し、上位のライトゲート６４を開き、ＩＯＷＴ信号
を出し、データバスからの上位８ビットのデータをＩ／
Ｏ装置３にライトする（ステップＳ１７）。すなわち、
上位データのライトに切り換える。次に、応答要求信号
を発し（ステップＳ１８）、ＷＴ信号が停止するのを待
って上位ライトゲート６４を閉じ、ＩＯＷＴ信号を停止
し、以上で上下１６ビットのデータライトが完了する
（ステップＳ１９→Ｓ２０）。
【００２６】図５はリードアクセスの場合の動作を示し
たものである。前述したライトアクセスと同様に、アク
セスが１６ビットか８ビットかを判断し、８ビットであ
れば各々８ビット毎のリードアクセスを行う（ステップ
Ｓ３０〜Ｓ３６，ステップＳ３７〜Ｓ４１）。また、１
６ビット一括のアクセスであればＩ／Ｏ装置３から２回
リードし（ステップＳ４２〜Ｓ４６）、データが１６ビ
ットそろってから応答要求信号を発し（ステップＳ４
７）、ＲＤ信号の停止を待って（ステップＳ４８） 上
位・下位のリードゲートを閉じ、ＩＯＲＤ信号を停止
し、以上で上下１６ビットのリード動作が完了する（ス
テップＳ４９）。
たものである。前述したライトアクセスと同様に、アク
セスが１６ビットか８ビットかを判断し、８ビットであ
れば各々８ビット毎のリードアクセスを行う（ステップ
Ｓ３０〜Ｓ３６，ステップＳ３７〜Ｓ４１）。また、１
６ビット一括のアクセスであればＩ／Ｏ装置３から２回
リードし（ステップＳ４２〜Ｓ４６）、データが１６ビ
ットそろってから応答要求信号を発し（ステップＳ４
７）、ＲＤ信号の停止を待って（ステップＳ４８） 上
位・下位のリードゲートを閉じ、ＩＯＲＤ信号を停止
し、以上で上下１６ビットのリード動作が完了する（ス
テップＳ４９）。
【００２７】図６および図７は図３に示す制御部５のラ
イト動作およびリード動作を示すフローチャートであ
る。この場合ＣＰＵが８ビットバスのため１６ビットの
アクセスがなく下位であればＩ／Ｏの１６ビット中の下
位８ビットへのアクセス，上位であればＩ／Ｏの１６ビ
ット中の上位８ビットだけへのアクセスが行われる。ラ
イト動作の処理内容は、前述した図４におけるステップ
Ｓ２〜Ｓ７およびステップＳ８〜ステップＳ１２までの
処理と同じである。リード動作は図５におけるステップ
Ｓ３１〜Ｓ３６およびステップＳ３７〜Ｓ４１までの処
理と同じである。
イト動作およびリード動作を示すフローチャートであ
る。この場合ＣＰＵが８ビットバスのため１６ビットの
アクセスがなく下位であればＩ／Ｏの１６ビット中の下
位８ビットへのアクセス，上位であればＩ／Ｏの１６ビ
ット中の上位８ビットだけへのアクセスが行われる。ラ
イト動作の処理内容は、前述した図４におけるステップ
Ｓ２〜Ｓ７およびステップＳ８〜ステップＳ１２までの
処理と同じである。リード動作は図５におけるステップ
Ｓ３１〜Ｓ３６およびステップＳ３７〜Ｓ４１までの処
理と同じである。
【００２８】
【発明の効果】以上の如き本発明のデータ処理装置によ
れば、ＣＰＵとＩ／Ｏ装置とのデータ幅が異なる場合で
もそのデータ幅の差を意識することなくＣＰＵからのア
クセスが可能になる上に、データ幅の違いによりアクセ
ス回数が増すこともない為、必要最小限のバスアクセス
で済み、データ処理装置全体としての動作効率が高まり
これに伴い処理速度の高速化が図れる。
れば、ＣＰＵとＩ／Ｏ装置とのデータ幅が異なる場合で
もそのデータ幅の差を意識することなくＣＰＵからのア
クセスが可能になる上に、データ幅の違いによりアクセ
ス回数が増すこともない為、必要最小限のバスアクセス
で済み、データ処理装置全体としての動作効率が高まり
これに伴い処理速度の高速化が図れる。
【図１】本発明の原理構成を示すブロック図である。
【図２】本発明のバスデータ幅＞Ｉ／Ｏデータ幅に係る
一実施例の構成を示すブロック図である。
一実施例の構成を示すブロック図である。
【図３】本発明のバスデータ幅＜Ｉ／Ｏデータ幅に係る
一実施例の構成を示すブロック図である。
一実施例の構成を示すブロック図である。
【図４】図２に係るライト動作を示すフローチャートで
ある。
ある。
【図５】図２に係るリード動作を示すフローチャートで
ある。
ある。
【図６】図３に係るライト動作を示すフローチャートで
ある。
ある。
【図７】図３に係るリード動作を示すフローチャートで
ある。
ある。
【図８】従来のＣＰＵ装置の構成を示すブロック図であ
る。
る。
【図９】従来のアドレス変換を示す説明図である。
１ ＣＰＵ ２ デコーダ ３ Ｉ／Ｏ装置 ４ 応答回路 ５ 制御部 ６ データ幅調整部
Claims (2)
- 【請求項１】 ＣＰＵ（１）を実装したマスターユニッ
トと、アドレスバスを介してマスターユニットと接続さ
れる入出力装置（３）と、アドレスをデコードし入出力
装置識別のための選択信号を出力するデコーダ（２）
と、異なるデータ幅同士をインタフェースするデータ幅
調整部（６）と、データ幅調整部（６）を制御する制御
部（５）と、アクセスの終了をマスターユニットに伝え
る応答回路（４）とから構成されるデータ処理装置であ
って、前記制御部（５）が、デコーダ（２）から出力さ
れる選択信号を受けてマスターユニットから行われるア
クセスのデータ幅を検出してデータ幅信号を出力する手
段を備え、前記データ幅調整部（６）が、該データ幅信
号を受けてデータバスのデータ幅が入出力装置（３）の
データ幅より大きい時にはデータバスから送られてくる
データを分割し複数回に分けて入出力装置（３）へ送る
手段と、入出力装置（３）からのデータの複数回分を統
合してデータバスへ一度に送る手段とを備えてなること
を特徴とするデータ処理装置。 - 【請求項２】 ＣＰＵ（１）を実装したマスターユニッ
トと、アドレスバスを介してマスターユニットと接続さ
れる入出力装置（３）と、アドレスをデコードし入出力
装置識別のための選択信号を出力するデコーダ（２）
と、異なるデータ幅同士をインタフェースするデータ幅
調整部（６）と、データ幅調整部（６）を制御する制御
部（５）と、アクセスの終了をマスターユニットに伝え
る応答回路（４）とから構成されるデータ処理装置であ
って、前記制御部（５）が、デコーダ（２）から出力さ
れる選択信号を受けてマスターユニットから行われるア
クセスのデータ幅を検出してデータ幅信号を出力する手
段を備え、前記データ幅調整部（６）が、該データ幅信
号を受けてデータバスのデータ幅が入出力装置（３）の
データ幅より小さい時にはデータバスから送られてくる
データを入出力装置（３）の上位下位バイト毎にデータ
線へ振り分ける手段と、入出力装置（３）からのデータ
をデータバスのデータ線へ送る手段とを備えてなること
を特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4830192A JPH05250310A (ja) | 1992-03-05 | 1992-03-05 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4830192A JPH05250310A (ja) | 1992-03-05 | 1992-03-05 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05250310A true JPH05250310A (ja) | 1993-09-28 |
Family
ID=12799616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4830192A Pending JPH05250310A (ja) | 1992-03-05 | 1992-03-05 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05250310A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002023891A (ja) * | 2000-05-01 | 2002-01-25 | Matsushita Electric Ind Co Ltd | 特定用途向けのプログラムを格納したモジュール |
| JP2007193841A (ja) * | 2000-05-01 | 2007-08-02 | Matsushita Electric Ind Co Ltd | 特定用途向けのプログラムを格納したモジュール |
| JP2007220136A (ja) * | 2000-05-01 | 2007-08-30 | Matsushita Electric Ind Co Ltd | モジュールを装着可能なデータ端末装置 |
-
1992
- 1992-03-05 JP JP4830192A patent/JPH05250310A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002023891A (ja) * | 2000-05-01 | 2002-01-25 | Matsushita Electric Ind Co Ltd | 特定用途向けのプログラムを格納したモジュール |
| JP2007193841A (ja) * | 2000-05-01 | 2007-08-02 | Matsushita Electric Ind Co Ltd | 特定用途向けのプログラムを格納したモジュール |
| JP2007220136A (ja) * | 2000-05-01 | 2007-08-30 | Matsushita Electric Ind Co Ltd | モジュールを装着可能なデータ端末装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20021001 |