JPS61114353A - 要求時ペ−ジングメモリを有するデジタルデ−タ処理システムのアクセス照合構成体 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、一般に、デジタルデータ処理システムの分野
に係り、特に、保護リング環境において要求時ベージン
グの仮想アドレス機構を組み込んでいて、アプリケーシ
ョンプログラムとオペレーティングシステムプログラム
との間でデータのアクセスを調整するようなメモリ管理
構成体を備えたシステムに係る０本発明によれば、或る
プログラムが１回の転送でメモリ内の２つの別々のペー
ジからのデータを要求する時には、そのプログラムが両
ページのデータをアクセスするためのアクセス権がプロ
セッサによって判断された後に転送を行なうようにされ
る。又１本発明によれば、或るアクセスがメモリ内の２
つのページからのデータを要求しない時には、同じアク
セス権を有する多数のプログラムにページ内の全てのデ
ータが使用できるので、アクセスチェック手順は１回し
か実行されない。

従来の技術 デジタルデータ処理システムは、一般に、３つの基本的
な要素、即ち、メモリ要素と、１つ以上の入力／出力要
素と、プロセッサ要素とを備えており、これらは全て１
つ以上のバスによって相互に接続される。メモリ要素は
、アドレス可能な記憶位置にデータを記憶する。このデ
ータには。

オペランドと、これを処理するための命令とが含まれる
。プロセッサ要素は、メモリ要素からここにデータを転
送或いはフェッチさせ、入って来たデータが命令である
かオペランドであるか解釈し、そして命令に従ってオペ
ランドを処理する。その結果は、メモリ要素に記憶され
る。入力／出力要素も、メモリ要素と通信し、システム
にデータを転送すると共に、処理されたデータをシステ
ムから得る６通常、入力／出力要素は、プロセッサ要素
によって送られる制御情報に基づいて作動する。

入力／出力要素には、例えば、プリンタや、テレタイプ
ライタや、キーボード及びビデオ表示ターミナルが含ま
れ、更に、ディスク駆動装置又はテープ駆動装置といっ
た二次データ記憶装置も含まれる。

はとんどの近代的なデータ処理システムでは。

メモリ要素内に物理的に存在するアドレス可能な記憶位
置の数、即ち、アドレススペースは、アドレス可能な位
置の総数より一般に相当に少ない。

近代的なコンピュータシステムにおける潜在的なアドレ
ススペースは、１６アドレスビツトのアドレスワードを
有するシステムの場合の６４キロバイトから、３２ビツ
トのアドレスワードを有するシステムの場合の４ギガバ
イトまでの範囲内のいずれかであるが、それ以上に達す
ることもある。

現在の近代的なシステムでは、６４キロバイトのメモリ
を容易に含むことができるが、スペースやコスト面での
制約があるために、４ギガバイトのメモリは実用的でな
い、実際には、多くのコンピュータシステムでは、メモ
リ要素内に物理的に存在する記憶位置の最大数が１０メ
ガバイト程度である。

コンピュータシステムに物理的に存在する以上のアドレ
ススペースをプログラマが使用できるようにするため、
仮想アドレス技術が使用される。

仮想アドレスを行なう場合には、仮想アドレススペース
及び物理アドレススペースの両方が「ページ」と称する
隣接記憶位置のブロックに分割され、仮想アドレススペ
ースのページは、物理アドレススペースのページと同じ
サイズであり、即ち、同数の位置を有している０本発明
の出願人によって使用されている仮想アドレスシステム
においては。

１つのページが、一般的に、仮想及び物理の藺メモリ内
゛の５１２バイトの記憶位置を表わしている。

使用されないページは、物理メモリ内ではなくてディス
ク駆動装置又はテープ駆動装置内に記憶される。従って
、メモリ要素は、現在使用されているページと、アプリ
ケーションプログラムによって最も最近使用されたペー
ジのみを含む。

或るプログラムにより、メモリ内に物理的に存在しない
ページのデータが要求された時には。

オペレーティングシステムが、そのデータのページを含
むディスクから、メモリ内のページへそのページ全体を
転送する。このオペレーションは、メモリ内に存在する
データの上に重畳書き込みを行なわせるものであるから
、オペレーティングシステムは、この重畳書き込みされ
るページのデータをディスクに転送しなければならない
、このプロセスは、「スワツピング」として知られてい
るが、これは、アプリケーションプログラムにとって本
質的に透過的である。即ち、オペレーションは、アプリ
ケーションプログラムではなく、オペレーティングシス
テムによって実行されるので。

アプリケーションプログラムは、メモリのサイズ又は形
態について知る必要もないし、ディスク駆動装置に必要
なデータを含んでいるページの位置について知る必要も
ない。

必要なページがメモリにロードされた後、プロセッサは
、アプリケーションプログラムに対しメモリ内のデータ
を探索できねばならない、プロセッサは、仮想アドレス
を含むページからアドレス変換を行なって、物理メモリ
内のページを識別する０本出願人によって採用されてい
る仮想アドレスシステムでは、この変換に、ページテー
ブルエントリの使用が含まれ、これは、ページフレーム
番号、即ち、メモリ内の物理的なページの識別を含んで
いる。各変換には通常多数のメモリアクセスが必要とさ
れるが、この変換に要する時間を短縮するために、プロ
セッサは、プロセッサモジュール自体に配置された変換
バッファを使用し、このバッファに１よ、最近使用され
た少数のページテーブルエントリが含まれている。

前記したように、データ処理システムで処理されるプロ
グラムは、アプリケーションプログラムとオペレーティ
ングシステムプログラムとに分類することができ、これ
らは、アプリケーションプログラムがオペレーティング
システムプログラムのための命令コードもしくはデータ
を変更したり或いはこれと反対にオペルーティングシス
テムプログラムがアプリケーションプログラムのための
命令コードもしくはデータを変更したりするのを防ぐた
めに、別々の保護リングを有している。

或るシステムにおいては、オペレーティングシステムプ
ログラムが、多数の形式のプログラムに更に分割される
１例えば、本出願人によって販売されているＶＭＳオペ
レーティングシステムを用いたＶＡＸ−１１プロセツサ
の場合には、オペレーティングシステムプログラムが、
カーナルプログラムと、スーパーバイザプログラムと、
実行プログラムとに分割され、その各々が別々の保護リ
ングを有しているａ　Ｕ　ｎ　ｘ　ｘのような他のオペ
レーティングシステムでも、オペレーティングシステム
を形成する種々のプログラムが同様に分割される。

プロセッサが、或るプログラムに対し、メモリ内の位置
の内容をアクセスしようとする時には。

そのプログラムがオペレーティングシステムプログラム
であってもアプリケーションプログラムであっても、先
ず、プロセッサを作動しているプログラムがデータをア
クセスする権利を有しているかどうか判断しなければな
らない０例えば、プロセッサがユーザプログラムで作動
している場合。

通常は、オペレーティングシステムプログラムについて
のデータを含んでいるページからデータを検索したりデ
ータを書き込んだりすることはできない、典型的に、同
じアクセス権を有しているプログラムは、メモリ内のペ
ージの全てのデータを利用できる。即ち、各ページの全
てのデータが。

ユーザプログラム、カーナルプログラム、実行プログラ
ム或いはスーパーバイザプログラムに利用でき、従って
、別々の保護リング内プログラムによってアクセスでき
るデータは、同じページにはロードされない。然し乍ら
、別々のページのデータであれば、別々の保護リングの
プログラムによってアクセスすることができる。

多数の近代的なデータ処理システムでは、アドレスでき
る最小のデータ単位が８ビツトのバイトである。前記の
ＶＡＸ−１１プロセツサを含むシステムでは、４バイト
までのデータ、即ち、１つの長ワードが要求されて、一
度に検索されることがある。然し乍ら、最下位バイトの
アドレスが長ワード整列されるような長ワードが要求さ
れない限り、即ち、バイトアドレスの２つの最下位ビッ
トがゼロであるような長ワードが要求されない限り、メ
モリ内の隣接位置から２回の検索を行なって、要求され
たデータを得なければならない。

発明が解決しようとする問題点 従って、プロセッサがメモリをアクセスする時には、要
求されたデータを含んでいるページがメモリ内にあるか
どうかそして要求を発しているプログラムがそのデータ
をアクセスする権利を有しているかどうかといった多数
の事項をチェックしなければならない、公知のプロセッ
サにおいて、多数のメモリアクセスを必要とするような
メモリアクセス動作がプログラムによって要求された場
合には、プロセッサが、転送を行なう前に、全ての位置
についてのアクセスチェックを実行している。というの
は、アクセスが同じページ内の位置に対するものである
かどうかに拘りなく、転送を行なう前に、その要求を完
了できるようにすることが所望されているからである。

然し乍ら、アクセスが同じページ内の位置に関するもの
である場合には、全ての転送を実行できることを確認す
るのに１回のアクセスチェックだけで充分である。

というのは、プログラムが第１位置へのアクセス権を有
しそしてページがメモリ内にある場合には。

他の転送も実行できるからである。従って、全てのアク
セスが同じページに関するものでありそして第１のアク
セスチェックによって転送を行なえることが指示された
時に、マルチ転送のメモリアクセスの最初の転送を遅ら
せることは無益である。

問題点をＭ決するための手段 それ故、本発明は、プロセッサが、メモリ内の位置をア
クセスするプログラムからの要求に応答して、そのアク
セスが種々のページ内の多数の位置への転送を必要とす
るものであるかどうかを判断するテストを行なうような
構成体を提供する。

或る要求が同じページ内の位置への１回の転送又は多数
の転送を必要とする場合には、プロセッサは、そのペー
ジがメモリ内にありそしてプログラムがその位置をアク
セスする権利を有していることを確認するために第１の
位置についてアクセス照合チェックを行ない、このチェ
ックによってプログラムがそのページをアクセスできる
ことが確認された場合に、転送を実行する。その要求が
２以上のページへの転送を必要とするものである場合に
は、プロセッサは１両ページ内の位置についてアクセス
照合チェックを行ない、その後、転送を行なう。

本発明は、特許請求の範囲で特に指摘する。

本発明の上記及び他の目的並びに効果は、添付図面に関
連した以下の実施例の詳細な説明より理解されよう。

実施例 第１図に例示されたように１本発明によるデジタルデー
タ処理システムの基本的な要素は、中央気層ユニット（
プロセッサ）１０と、メモリ制御器１８及びメモリアレ
イ１９を含むメモリ１１と、参照番号１２で一般的に示
された入力／出カニニットとを備えている。プロセッサ
１０は、メモリ１１のアレイ１９内のアドレス可能な記
憶位置に記憶された命令を実行する。命令は、オペラン
ドに基づいて実行さるべきオペレーションを識別するも
ので、これらオベレンドもメモリのアドレス可能な位置
に記憶される。命令及びオペランドは、これらが必要と
される時にプロセッサ１゜によってフェッチされ、処理
されたデータは、メモリに返送されて記憶される。

又、プロセッサ１ｏは、制御情報を入カ／出カニニット
に送信して、これらユニットが選択されたオペレーショ
ンを実行し、例えば、メモリ１１にデータを転送したり
メモリからデータを検索したりできるようにする。この
ようなデータは、メモリに送信される命令又はオペラン
ドであるが、或いは、メモリユニットから検索されて表
示もしくは記憶される処理済みデータである。

プロセッサ１０に接続されたオペレータコンソール１３
は、オペレータのインターフェイスとして働く、これに
より、オペレータは、データを検査及び記録したり、プ
ロセッサユニット１ｏの動作を停止したり、或いは、プ
ロセッサによって行なわ九るオペレーションを決定する
一連の命令を通じてプロセッサの作動ステップを進める
ことができる。更に、オペレータは、ブートストラップ
手順を介してシステムを初期化したり、データ処理シス
テム全体に対する種々の診断テストを実行したりするこ
とができる。

プロセッサ１０は、インターフェイス１５及び入力／出
力バス１４を経てメモリ１１及び入カ／出カニニット１
２と通信する。バス１４　ｉ！、例えば、１９８０年１
１月４日付けのジョン・ブイ・レビイ（Ｊｏｈｎ　Ｖ、
　Ｌｅｖｙ）氏等の米国特許第４，２３２．３６６号、
或いは、１９８３年９月２２日に出願された米国特許出
願筒５３４，８２９号に開示されたバスと同様のもので
ある。プログラムからの要求に応じて、プロセッサｌｏ
内の処理回路は、バスインターフェイス１５を作動可能
にし。

バス１４に接続されたメモリ１１及び入カ／出カニニッ
ト１２に対してデータ及び制御情報をやり取りできるよ
うにする。

データ処理システムは、多数の形式の入カ／出カニニッ
ト１２を含むことができる０周辺ユニット１６として一
般的に示されたこれらのユニットは、ディスク及びテー
プの二次記憶要素、テレタイプライタ、キーボード及び
ビデオ表示ターミナル、等を備えている。これらの周辺
ユニット１６は、各々のバス１７を経て制御器２０に接
続され、これらの制御器は、バス１４とバス１７とのプ
ロトコルの変換を行ない１周辺ユニット１６の動作を制
御する。バス１７は、例えば、１９７４年６月４日付け
のジョン・コーエン（Ｊｏｈｎ　Ｃｏｈｅｎ）氏等の米
国特許第３，８１５，０９９号及びジョン・ブイ・レビ
イ（Ｊｏｈｎ　Ｖ、　Ｌａｖｙ）氏等の米国特許第３，
９９９，１６３号に開示されたバスと同様なものである
。

第１図に示されたシステムでは、プログラマが使用でき
るアドレススペース、即ち、記憶位置、の数が、一般に
、プロセッサ１０内の１つのレジスタの内容によって識
別される位置の数に対応している０例えば、本出願人の
ＶＡＸ−１１シリーズのプロセッサにおいては、内部レ
ジスタの巾が３２ビツトであり、プログラマが使用でき
るアドレススペース、即ち、アドレス可能な位置の数が
４ギガバイト程度である。然し乍ら、システムに実際に
存在する物理的な位置の数は、非常に少なく、典型的に
、メモリ１１内の１０メガバイト程度である。入力／出
カニニット１２内の制御及び状態レジスタについては、
更に多くの位置が使用される。

全アドレススペースをプログラマに使用できるようにす
るため、第１１！ｌのデータ処理システムは、仮想メモ
リ管理構成体を使用しており、この構成体においては、
プログラマの仮想アドレスがメモリ１１内の物理的な位
置へとマツピングされる。第２図を説明すれば、仮想ア
ドレススペース及び物理アドレススペースは、ページ、
即ち、所定数のアドレス可能な位置のブロックに分割さ
れる。前記のＶＡＸ−１１システムにおいては、５１２
の位置が仮想及び物理の藺アドレススペースに１つのペ
ージを形成する。アドレスの９個の下位ビットは、その
ページ内の各位置を識別し、本質的にそのページのアド
レス位置に対するオフセットとして働く、その他のアド
レスビットは、そのページを識別する。

第２図を説明すれば、プロセッサ１０、特に、インター
フェイス１５は、仮想／物理アドレス変換構成体を備え
ており、この構成体は、プロセッサ１０内の処理回路か
ら仮想アドレスを受け取り。

このアドレスを物理アドレスに変換して、バス１４を経
てメモリへ転送する。第２図には、このオペレーション
が概略的に示されている。第２図に示されたように、プ
ログラムの仮想アドレススペースに含まれたページ（Ｎ
）内の位置のアドレスが、物理アドレススペースの例え
ばページ（３）内のアドレスに変換される。即ち、仮想
アドレスページ（Ｎ）内のデータは、実際には、物理メ
モリスペースのページ（３）、即ち、メモリ１１内にあ
る。同様に、仮想アドレススペースのページ（Ｎ＋１）
内の位置は、メモリ１１内の物理アドレススペースのペ
ージ（１）に物理的に位置され、そして仮想アドレスス
ペースのページ（Ｎ＋２）内のアドレスは、物理アドレ
ススペースのページ（５）にある、物理アドレススペー
スのページ（０）、（２）及び（４）の内容は、現在は
、他のプログラムに割り当てられているか、或いは、こ
のプログラムの仮想アドレススペースの他のページ（図
示せず）に割り当てられている。仮想アドレススペース
のページ（Ｎ＋３）の位置は、物理メモリ内には示され
ておらず、物理アドレススペース内の特定の位置を指し
ていない矢印によって示されている。仮想／物理アドレ
ス変換機構は。

ページ（Ｎ＋３）内のアドレスを受け取ると、プロセッ
サ１０が、要求されたページをディスクからメモリへ転
送できるようにする。

第１図に示されたデータ処理システムは、アプリケーシ
ョンプログラム及びオペレーティングシステムプログラ
ムを処理する。オペレーティングシステムプログラムは
、３組のプログラム、即ち、カーナルプログラム、実行
プログラム及びスーパーバイザプログラムに分類される
。これらの各プログラム並びにアプリケーションプログ
ラムは、或るデータをアクセスすることができる１例え
ば、アプリケーションプログラムが、オペレーティング
システムプログラムに対して指定された幾つかの位置か
らデータを読み取ったりこれらの位置にデータを書き込
んだりすることは望ましくない、第２図に関して上記し
た仮想／物理アドレス変換機構は、第４図に示すような
ページテーブルエントリを形成する。このページテーブ
ルエントリは、ページフレーム番号ＰＦＮを含み、これ
は、物理アドレスの上位ビットに対応し、特に、そのペ
ージテーブルエントリに関連した物理的なページを識別
する。又、ページテーブルエントリは、本発明には関係
のない有効ビットＶ及び変更ビットＭと、そのページ内
のデータに対する種々のプログラムのアクセス権を識別
する保護フィールドＰＲＯＴとを備えている。この保護
フィールドＰＲＯＴは、要求されたページ内の位置をア
クセスすることのできるプログラムの保護レベルを示し
ている。

第１図に示されたシステムでは、プロセッサ１０によっ
て処理されるプログラムは、メモリ１１において一度に
多数の隣接記憶位置からのデータを要求する１例えば、
上記のレビイ氏等の特許第４，２３２，３６６号に開示
されたコンピュータシステムの場合、プロセッサ１０に
よって実行されるプログラムは、一度に、１バイトのデ
ータ、１ワード（２バイト）のデータ、長ワード（４バ
イト）、クオドワード（８バイト）又は１６バイトのデ
ータをアクセスする要求を発することがある。このシス
テムの入力／出力バスは、せいぜい一度に４バイトのデ
ータを転送するだけである。

プログラムが４バイト以下のデータのアクセスを要求す
る時には、データが畏ワード整列されていない限り、イ
ンターフェイス回路１５は、プロセッサ１０内の処理回
路によって要求された全てのデータを転送するために、
バス１４を介して２回の転送を行なわなければならない
、８バイト又は１６バイトがアクセスされる場合は、４
バイトアクセスで少なくとも２回のバス転送を行なうか
。

或いは、１６バイトアクセスで４回のバス転送を行なう
ことが必要である。はとんどの場合、これらの転送は、
同じページ内の位置に関するものである。然し乍ら、或
る場合には、多数の転送がページの境界を横切ることが
必要とされる。

第３図は、本発明によって構成されたインターフェイス
回路１５（第１図）のブロック図である。プロセッサ１
０内の処理回路がバス１４を介して転送を開始する時に
は、マルチプレクサ１００を経、ライン１０２を経て、
仮想アドレスレジスタ１０１へ仮想アドレスが転送され
る。又、処理回路は、データ長さ信号ＤＡＴＡ　　ＬＥ
Ｎをライン１０３に転送し、この信号は、データ長さレ
ジスタ１０４にラッチされる。又、ライン１０５を経て
転送シーケンサ１０６に転送信号ＸＦＥＲが送られる。

この転送信号ＸＦＥＲは、転送シーケンサ１０６を作動
可能にし、これにより、インターフェイス１５が前記し
たバス転送シーケンスを実行することができる。

更に、処理回路は、読み取り／書き込み信号ＲＤ／ＷＲ
Ｔをライン１１０を経て転送シーケンサ１０６へ転送し
、転送作動が読み取り転送であるか書き込み転送である
かを指示する。更に、プロセッサ１０内の処理回路は、
必要なりロックタイミング信号ＣＬＫをライン１１１に
送り、転送シーケンサ１０６をプロセッサ１０内の他の
回路と同期させる。

転送が書き込み転送である場合には、プロセッサ１０内
の処理回路は、書き込みデータを書き込みデータライン
１１２へ供給し、このラインは。

書き込みローデータ１０６の入力ターミナルに接続され
ている。転送が４バイト以上のものである場合には、処
理回路によってデータが４バイトのグループで与えられ
、インターフェイス回路１５によって転送される。ＩＦ
き込みデータ信号は、仮想アドレスレジスタ１０１に記
憶された仮想アドレスの下位２ビツトに応答して、バイ
トで回転され、回転された書き込みデータ信号ＲＯＴ　
　ＷＲＴ　　ＤＡＴＡとして送信される。これは１次い
で、転送シーケンサ１０６からの書き込みラッチ信号Ｗ
ＲＴ　　ＬＴＨに応答して書き込みラッチ１１３にラッ
チされる。

第３Ａ図は、書き込みデータライン１１２が４バイトの
巾を有していて仮想アドレスレジスタの下位ビットが値
（１，０）である時に書き込みローデータ１０６によっ
て実行さ九る書き込みデータ回転動作を示している。こ
の場合、２つの上位バイトが書き込みラッチ１１３に転
送されて、その２つの下位バイト位置に記憶される。書
き込みデータライン１１２の下位ラインからのデータバ
イトは、バイトラッチ１１３に転送されて、その上位バ
イト位置に記憶される。インターフェイス１５（第１図
）は、次いで、１つ又は２つのバイトをメモリ１１に転
送すべき場合には、１回の転送を実行し、３バイト以上
を転送すべき場合には、２回の転送を実行する。第１の
転送中には、２つの上位バイト位置のデータが転送され
、第２の転送中には、書き込みラッチ１１３の下位バイ
ト位置のデータが転送される。各転送中にデータを転送
するところのバイト位置は、データ長さレジスタ１０４
に記憶されたデータ長さと、仮想アドレスレジスタ１０
１の２つの下位ビットとに応答してＰＬＡ（プログラム
可能な論理アレイ）１１４により発生されたＭＡＳＫ信
号で識別される。

データ長さレジスタ１０４の内容及び仮想アドレスレジ
スタ１０１の内容の２つの下位ビットに応答して、ＰＬ
Ａ１１４は、２回以上のバス転送がメモリアクセスに要
求される場合に要求第２転送信号ＲＥＱ　　２Ｄ　　Ｘ
ＦＥＲを発生する。この信号は、要求された全てのデー
タが転送されてしまうまで供給され続ける。

更に、ＰＬＡ１１４は、仮想アドレスレジスタ１０１の
内容の９個の下位ビットと、データ長さレジスタ１０４
の内容に応答し、再検査フラグ１４０がセットされてい
ない場合に、マイクロトラップ信号μＴＲＡＰを発生す
る。転送動作は。

一時的に停止され、インターフェイス回路は、マイクロ
トラップ動作を実行する。再検査フラグ１４０がセット
された場合には、μＴＲＡＰ信号は発生されず、転送が
実行される。

ＰＬＡ１１４によって発生されるＭＡＳＫ信号は、種々
の転送のたびに異なり、どの特定ＭＡＳＫ信号が発生さ
れるかは、現在どの転送が行なわれているかを示すため
に転送シーケンサ１０６により発生される第１転送信号
ＩＳＴ　　ＸＦＥＲ及び第２転送信号２Ｄ　　ＸＦＥＨ
によって決まることが明らかである。１つの特定の実施
例において、或る要求が５バイト以上の転送を必要とす
る場合には、長ワード整列して転送を行なわねばならず
、従って、これらの転送については、全てのマスク信号
が発生されねばならない、これらの場合には、マスク信
号が各転送ごとに同じである。

バス１４を経て第１の転送を行なう間に、転送シーケン
サ１０６が第２の転送信号２Ｄ　　ＸＦＥＲを否定にし
、これにより、仮想アドレスレジスタ１０１の内容をア
ドレスマルチプレクサ１２０を経て変換バッファ１２１
に送ることができる。

この変換バッファは、仮想アドレスレジスタ１０１から
受けた仮想アドレスを既知のやり方で物理アドレスに変
換する。変換バッファ１２１からの物理アドレス信号は
、ライン１２２を経て送られる。

本発明の譲受人に譲渡されたティ・アーモロビッチ（Ｔ
、　Ｅｒｍｏｌｏｖｉｃｈ）氏等の米国特許第４，３１
９．３２３号には５本発明の１つの特定の実施例に使用
される変換アルゴリズムが示されている。

この変換アルゴリズムは、仮想アドレススペースから物
理アドレススペースへのページマツピング（第２図）に
よってページを使用するものである。

仮想アドレスの上位ビットは、所望のデータを含む仮想
アドレスページを識別し、特に、所望のデータを含む物
理アドレススペース内の物理アドレスの上位ビットにペ
ージフレーム番号が対応するようなページテーブルエン
トリ（第４図）を識別する。仮想アドレスの下位ビット
は、物理アドレスの下位ビットとしてページフレーム番
号に連結される。

変換バッファ１２１は、メモリ１１内の最近使用された
ページに対し、多数のページチー、プルエントリを記憶
する。仮想アドレスレジスタ１０１から受けた仮想アド
レスの上位ビットによって識別されたページに対するペ
ージテーブルエンドリを変換バッファが有していない場
合には、変換バッファは変換バッファミス信号ＴＢ　　
ＭＩＳＳを転送シーケンサ１０６に送信する１次いで、
転送シーケンサは、プロセッサ１０の処理回路に割込み
を行ない、プロセッサが前記のアー七ロビッチ氏等の特
許に開示されたようにページテーブルエントリを得られ
るようにするか、或いは、プロセッサが変換バッファを
再マツピングして必要なページテーブルエントリを与え
ることができるようにする。これらの動作は、どちらも
、従来の方法で実行される。

アドレス変換と同時に作用する変換バッファ１２１は、
ページテーブルエントリ、特に、その保護フィールドＰ
ＲＯＴを転送シーケンサ１０６に送信する０次いで、転
送シーケンサは、アクセス照合チェック作動を行ない、
要求を発しているプログラムが要求した位置をアクセス
できるかどうか判断する。要求を発しているプログラム
の保護レベルは、転送シーケンサ１０６に送られるプロ
セッサ状態長ワードに存在する現在作動モードフィール
ドＣＵＲＭＯＤＥによって指示される。

お＋７）ＣＵＲＭＯＤＥ信号とＰＲＯＴ信号とがうまく
一致しない場合には、転送シーケンサが転送動作を停止
し、アクセスエラー信号ＡＣＣＥＲＲを発生する。

プログラムによって要求された全てのデータを転送する
ためにバス１４を介してそれ以上の転送を行なうことが
必要とされる場合には、仮想アドレスレジスタ１０１か
らの仮想アドレス信号が加算器１２２の一方の入力に接
続される。加算器の和でメモリ１１内の次の畏ワード位
置を識別できるように、一定値が選択される。加算器の
和は。

転送シーケンサ１０６からのラッチ信号ＶＡ２ＬＴＨに
応答してＶＡ２レジスタ１２４へ送られて記憶される。

各法々の転送中に、ＶＡ２レジスタの内容が、２Ｄ　　
ＸＦＥＲ信号の制御のもとてアドレスマルチプレクサ１
２０を経て変換バッファ１２１の入力端子に接続される
。変換動作は、第１の転送と同様に行なわれ、更に別の
転送が必要とされる時には、アドレスが増加され、ＶＡ
２レジスタに記憶される。

変換バッファは、１つの特定の実施例においては、変換
バッファのマツピングもチェックし。

その後の転送中に、転送シーケンサによってアクセス照
合チェックを行なうためにページテーブルエントリのＰ
ＲＯＴフィールドを送信する。然し乍ら、その後の転送
を行なえることを確認するには第１転送中の動作で充分
であるから、これらの作動は必要とされず、その後の転
送中にこれらの動作を禁止するために典型的にフラグが
必要とされる。

各転送中には、ライン１２２からの物理アドレスと、ラ
イン１１５からのＭＡＳＫ信号とが１組のバストランシ
ーバ１３０に送信される。動作が書き込み動作である場
合には、書き込みラッチ１１３からのデータ信号がトラ
ンシーバ１３０のデータ入力端子に送られ、トランシー
バは、読み取り／書き込み信号ＲＤ／ＷＲＴにより、デ
ータをデータバスラインに接続するように調整される。

転送シーケンサ１０６からの転送可能化信号ＸＦＥＲＥ
Ｎにより、トランシーバは、データ、マスク及び物理ア
ドレス信号を、適切な時間にバス１４の各々のラインに
接続することができる。更に、この転送可能化信号ＸＦ
ＥＲＥＮにより。

トランシーバは、転送シーケンサ１０６からバスの各ラ
インにバス制御信号を接続できると共に。

バスの各ラインからバス制御信号を受け取ってこれらを
転送シーケンサ１０６に接続することができる２種々の
信号をバス１４に接続する特定のタイミングは、特定の
バスにおいて使用される特定のプロトコルによって決定
される。信号プロトコルは１本発明に関するものではな
く、詳細には説明しない。

転送動作が読み取り動作である場合には、トランシーバ
１３０は、バスデータラインから読み取りデータを受け
取って、これを、転送シーケンサ１０６からの読み取り
ラッチ信号ＲＤ　　ＬＴＨに応答してラッチ１３０に記
憶するように調整される。プログラムによって要求され
た全てのデータを検索するためにバス１４を介して多数
の転送が必要とされる場合には、第１転送からのデータ
がラッチ１３０に記憶される。第２転送からのデータは
、読み取りローデータに直結され、これは、読み取りラ
ッチからのデータも受け取る０Ｍみ取りローデータ１０
７は、ＶＡレジスタ１０１に記憶された仮想アドレスの
２つの下位ビットと、データ長さレジスタ１０４の内容
との制御のもとで、第３Ａ図について前記した書き込み
ローデータ１０６と同様にデータを回転させる。

前記したように、ＰＬＡ１１４は、再検査フラグ１４０
がセットされない場合に、マイクロトラップ信号μＴＲ
ＡＰを発生する。このマイクロトラップ信号μＴＲＡＰ
が発生された場合には。

バス１４を介して転送を行なえるようにする前に。

転送シーケンサは、両方のページがメモリ内にあり且つ
要求を発しているプログラムが両ページ内の位置をアク
セスする権利を有していることを確かめるためにチェッ
クを行なう、これは、バス転送を行なう前に行なわれる
。

マイクロトラップ動作においては、仮想アドレスレジス
タ１０１内の仮想アドレスがアドレスマルチプレクサ１
２０を経て変換バッファ１２１へ接続される。変換バッ
ファは、そのページがメモリ内にあることを確認し、ペ
ージテーブルエントリ、特に、その保護フィールドＰＲ
ＯＴを変換シーケンサ１０６に送信する。仮想アドレス
の内容は、加算器１２２により一定値１６だけ増加され
、この一定値は、転送シーケンサ１０６によって与えら
れる。その和は１発生されたμＴＲＡＰ信号に応答して
調整されたマルチプレクサ１００を経て仮想アドレスレ
ジスタ１０１へ返送される。

メモリアクセスが１６バイトに対するものである場合に
も第２ページ内の位置に関してアクセスの照合を行なえ
るように定数が選択される。和は。

仮想アドレスレジスタ１０１に返送される。

ページテーブルエントリの保護フィールドＰＲＯＴ及び
プロセッサ状態長ワードの現在モードフィールドＣＵＲ
ＭＯＤＥが、プログラムがそのページをアクセスできる
ことを指示する場合には、仮想アドレスレジスタの内容
に関連してアクセスチェックが再び行なわれる。このア
クセスチェック動作においては、仮想アドレスレジスタ
がメモリ内の次のページ、即ち、第２転送についての位
置を含むページのアドレスを含んでいる。アドレスマル
チプレクサ１２０は、仮想アドレスレジスタ１０１の内
容を変換バッファに接続して。

そのページがメモリ内にあることを確認すると共に、そ
の位置に対するページテーブルエントリを得る。転送シ
ーケンサ１０６は、負の１６の値を有するＣ０Ｎ５Ｔ信
号を加算器１２２へ送信する。

その和は、仮想アドレスレジスタ１０１に記憶され、マ
イクロトラップ動作の開始にその内容が仮想アドレスに
返送される。

第２のアクセスチェック動作により、ページテーブルエ
ントリの保護フィールドＰＲＯＴ及びプロセッサ状態長
ワードからの現在モードフィールドＣＵＲＭＯＤＥが、
プログラムがそのページをアクセスできることを指示し
ていると判断された場合には、転送シーケンサ１０６が
再検査フラグセット信号ＲＥ−ＥＸ　　ＳＥＴを送信し
、これによって再検査フラグ１４０をセットする。又、
転送シーケンサ１０６がリセットされて、転送シーケン
スの開始となる。

転送シーケンサ１０６は、転送動作を始めから開始する
。再検査フラグ１４０がセットされると、ＰＬＡ１１４
は、マイクロトラップ信号μＴＲＡＰを発生しない、マ
イクロトラップ信号が否定されると、転送シーケンサは
、マイクロトラップ動作を実行せず、バス１４を介して
必要な転送を行なう。転送動作の終わりに、転送シーケ
ンサ１０６は、再検査フラグクリア信号ＲＥ−ＥＸＣＬ
Ｒを送信し、再検査フラグ１４０をリセットする。

効果 本発明の効果は、マルチ転送メモリアクセスの転送を行
なう前にその全ての転送が実行可能であるかどうかを判
断すべく最初にチェックを行なう公知のプロセッサとは
異なり１本発明の新規なプロセッサは、通常、第１の転
送について１回のチェック動作を行ない、これと同時に
、仮想／物現アドレス変換を行ない、その後、全ての転
送を行なうことにある。転送動作が別々のページに及ぶ
場合だけ、プロセッサは、転送の前に別々にアクセスチ
ェックを行ない１次いで、２つのページの位置について
のみチェックを行なう、これらの位置が同じページ内に
ある場合の転送は、これらの位置が異なったページ内に
ある場合の転送より遥かに多数であるから、公知のプロ
セッサよりも迅速に転送を行なうことができる。

本発明を特定の実施例に限定して以上に説明した。然し
乍ら、本発明は、色々な基本構造を有するデータ処理シ
ステムにおいて実施しても上記とは異なった内部回路を
用いたシステムにおいて実施しても本発明の効果の一部
又はその全部が達成できることは明らかである。それ故
９本発明の精神及び範囲内に入る全ての修正及び変更は
特許請求の範囲に包含されるものとする。

【図面の簡単な説明】

第１図は、本発明によって構成されたデジタルデータ処
理システムのブロック図、 第２図は、第１図に示されたデータ処理システムにおい
て仮想アドレススペースと物理アドレススペースとの関
係を示す図、 第３図は、第１図に示されたプロセッサに有用なバスイ
ンターフェイス回路のブロック図。 第３Ａ図は、第３図に示されたバスインターフェイス回
路の一部分の動作を示す図、そして第４図は、第３図に
示されたバスインターフェイス回路の動作を理解する上
で有用なページテーブルエントリを示す図である。 １０・・・中央処理ユニット（プロセッサ）１１・・・
メモリ １２・・・入力／出カニニット １３・・・オペレータコンソール １４・・・入力／出力バス １５・・・バスインターフェイス １６・・・周辺ユニット １８・・・メモリ制御器 １９・・・メモリアレイ ２０・・・周辺制御器 ＦＩＧ、２ 智１込ＪＰ　　　　ｓ！込み Ｓ５込Ｊｒｆ′ダ”　　　’Ｑ＝？’ｆ　　１０６　　
　　　　　　　％４１１３ＦＩＧ、４ ＦＩＧ、３

Claims (3)

【特許請求の範囲】
1. （１）デジタルデータ処理システムを構成するようにバ
   スを経てメモリに接続されるバスインターフェイスユニ
   ットを備えたプロセッサであって、このプロセッサは、
   複数のアクセス権モードのうちの選択されたモードを各
   々有しているプログラムを処理するための処理手段を備
   え、上記メモリは、複数の個々にアクセスできるバイト
   位置を各々含んでいる同数の複数のアドレス可能な記憶
   位置を備えており、これらの記憶位置は、選択された数
   の記憶位置を各々有する複数のページに分類され、各ペ
   ージは、１つのアクセス権モードを有し、上記バスイン
   ターフェイスユニットは、ａ、上記処理手段に応答して
   、上記バスを経ての２回の転送で、上記メモリ内の２つ
   の隣接したアドレス可能な位置へ上記バスを介してメモ
   リアクセスを開始するような転送手段と、 ｂ、上記転送手段に接続され、上記プログラムのアクセ
   ス権モードが１つのアドレス可能な位置のアクセス権モ
   ードに対応するかどうかを判断するようにアクセス照合
   動作を実行するアクセス照合手段と、 ｃ、トラップ手段とを備え、このトラップ手段は、 ｉ、上記転送手段に接続されていて、転 送が別々のページに対するものであるかどうか判断する
   ページテスト手段と、 ｉｉ、このページテスト手段及び上記アク セス照合手段に接続されていて、上記アクセス照合手段
   が２回のアクセス照合動作を行なって、上記プログラム
   のアクセス権モードが両方のアドレス可能な位置のアク
   セス権モードに対応するかどうか判断できるようにする
   手段とを含んでいることを特徴とするプロセッサ。
2. （２）デジタルデータ処理システムを構成するようにバ
   スを経てメモリに接続されるバスインターフェイスユニ
   ットを備えたプロセッサであって、上記メモリは、複数
   の個々にアドレスできる隣接サブ位置を各々有する複数
   のアドレス可能な記憶位置を備えており、上記メモリ内
   の位置は、所定数の記憶位置を各々有する複数のページ
   に分類され、上記バスは、アドレス転送ラインと、制御
   信号転送ラインと、或る位置に対するデータを転送する
   データ転送ラインとを含み、上記プロセッサは、複数の
   隣接するサブ位置とのデータ転送を要求するプログラム
   を処理するための処理手段を備えており、上記バスイン
   ターフェイスユニットは、ａ、上記処理手段によって処
   理されているプログラムに対する保護レベルモードを記
   憶するモード手段と、 ｂ、上記処理手段に接続され、上記処理手段によって処
   理されているプログラムからのアドレスを受け取って記
   憶するアドレス記憶手段と、ｃ、上記手段に接続されて
   いて、行なうべき転送について上記メモリ内の隣接する
   記憶サブ位置の数を示すデータ長さ情報を受け取って記
   憶するデータ長さ記憶手段と、 ｄ、このデータ長さ記憶手段及び上記仮想アドレス記憶
   手段に記憶された仮想アドレスに応答して、そのプログ
   ラムで要求されたデータ転送を実行するために必要なバ
   スを介しての転送の回数を決定する転送回数識別手段と
   、 ｅ、上記モード手段に接続されていて、上記アドレス記
   憶手段のアドレスによって識別された位置をそのプログ
   ラムがアクセスできるかどうか判断するアクセス照合手
   段と、 ｆ、上記アドレス記憶手段、上記転送回数識別手段及び
   上記アクセス照合手段に接続されていて、上記プログラ
   ムが上記記憶手段内のアドレスで識別された位置をアク
   セスできることが上記アクセス照合手段によって決定さ
   れた時に、上記プログラムによって要求された転送を実
   行するための転送手段と、 ｇ、上記アドレス記憶手段及び上記データ長さ記憶手段
   に接続され、アドレス及びデータ長さ情報に応答して、
   プログラムにより要求された転送が２つの異なったペー
   ジにおけるメモリへの転送を必要とするかどうかを判断
   するページ交差検出手段と、 ｈ、上記ページ交差検出手段、上記アクセス照合手段及
   び上記転送手段に接続され、プログラムにより要求され
   た転送が２つの異なったページにおけるメモリへの転送
   を必要とすることが上記ページ交差検出手段によって検
   出されるのに応答して、そのプログラムが両ページの位
   置をアクセスできるかどうかを上記アクセス照合手段で
   判断できるようにすると共に、上記転送手段が要求され
   た転送を実行しないようにするトラップ手段とを備えた
   ことを特徴とするプロセッサ。
3. （３）上記バスインターフェイスユニットは、更に、上
   記トラップ手段に接続された再検査フラグ手段を備え、
   この手段は、上記トラップ手段の作動に応じてセットさ
   れて、その後、上記転送手段が要求された転送を実行し
   てしまうまで上記トラップ手段の作動を禁止する特許請
   求の範囲第（２）項に記載のプロセッサ。