JPS58212694A - メモリシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はメモリシステムに関し、特に主メモリと、キャ
ッシュ（ＣＡＣＨＥ　）メモリと、直接メモリアクセス
によって連続する語のブロックを主メモリに′書込む手
段とを含むメモリシステムに関する。

キャッシュメモリはデジタル計算機システムのスループ
ットに’Ｐ６１加させるのに有効である。典型的なキャ
ッシュメモリシステムは、小容量であるが比較的高速の
メモリを含み、中央処理装置で用いら扛た情報を一時的
に蓄える。処理装置が主メモリを読む場合には、キャッ
シュメモリは捜されている情報がキャッシュメモリ内に
あるかどうかを判定するメモリサイクルを実行する。こ
の千百報がキャッシュメモリ内にあれは、−ｍ−これ金
°゛的中″と呼ぶことにする一一一この情報が処理装置
に送ら扛て、主メモリはアクセスされない。情報が存在
しなければ、−ｍ−これを゛失敗″と呼ぶ一一一情報は
主メモリから読み出され、中央処理装置に送られるとと
もに、後で必要になった時のためにキャッシュメモリに
も■込まれる。中央処理装置によって情報を主メモリに
書込む時にも、キャッシュメモリｔよその情報が存在す
るかどうかを判定するメモリサイクルを実行する。存在
すれば、キャッシュ内の制御ビットーーー有効ビットす
なわちＶヒットーーーがリセットされて、キャッシュ内
の情報は異ったものになってしまい、無効であることが
示される。これとは別の方法として、主メモリへの曹込
みの時、新しい情報語ケギヤッシュメモリにも連込むこ
ともできる。

直接メモリアクセス（ＤＭＡ）もデジタル計算機システ
ムで有用なものである。面接メモリアクセスはディスク
蓄積装置のような比軸的低速のバルク蓄積入出力装置と
ともに用いられることが多い。たとえば、読出し又は霜
込みの、Ｊ：／）な、主メモリに対ず゛る中央処理装置
からの入出力転送要求があると、ＤＭＡは入出力装置と
主メモリとの間での直接データ転送を自動的に行う。Ｄ
ＭＡは必要に応じて主メモリのサイクルスチールを行っ
て、要求された転送を児了さぜ、完了すると多くの場合
中央処理装置へ割込みを発生ずる。ＤＭＡ転送は、処理
のためのデータ語を転送するのに適した単一情報語の転
送全行う場合と、連続したブロック内の複数語を転送す
る場合がある。ブロック転送は、たとえばページング方
式などで、計算機のプログラムを入出力装置から主メモ
リに格納する時に特に有用である。

前記の形式のキャッシュメモリシステムを直接メモリア
クセスとともに使用すると問題が生′じる。ブロックＤ
ＭＡ書込み中・も、中央処理装置はキャッシュからアク
セスされる命令の実行を自由に行えることが望ましい。

°しかじ、実際にはＤＭＡ動作によって相当な数のキャ
ッシュメモリサイクルが１更わ才してしまう。ブロック
の各語がＤＭＡによって主メモリに転送される度に、キ
ャッシュメモリは無効化メモリサイクルを実行して、新
しく主メモリに１込まれた語がキャッシュメモリにイ■
在するか否かを判定し、存在すればその有効ビットをリ
セットしなければならない。この無効化サイクル中は、
中央処理装置はキャッシュ全アクセスできず、プログラ
ムの実行は一時的に中断される。もしブロック内の語数
が多いと、要求されるキャッシュサイクルも多くなる。

中央処理装置で使用できるキャッシュメモリサイクルの
数を増加させるために、ブロックＤＭＡ転送に必要なキ
ャッシュ無効化メモリサイクルの数を減らず必要かある
。

ブロックＤＭＡ動作は、各処理装置が独自のキャッシュ
メモリシステムを持つマルチプロセッサシステムに特に
大きな影響を与える。

ブロックＤＭＡ：ｉｆｉ込み中、すべてのキャッシュが
無効化メモリサイクルを行う必要があり、゛各処理装置
の動作全妨げ、マルチプロセッサシステムの全体のスル
ープットを減少させてしまう。

ブロックＤＭＡ書込み中における中央処理装ｂ′の効率
低減の問題は、本発明を１更用することによって大幅に
改善することができる。

本発明の１つの特徴に従えば、主メモリと、キャッシュ
メモリと、直性メモリアクセスによって連続する語のブ
ロックを生メモリに書込む手段と、該手段に応動してキ
ャッシュメモリ内の語のすべてを同時に無効化する手段
とを含むメモリシステムが提供されている。

本発明の他の特徴に従えば、曹込みケ行うべきメモリ位
置の物理アドレスを蓄えるためのアドレスレジスタを含
み、アドレスレジスタの下位アドレスビットによってア
ドレスされるメモリ位置の内容を蓄えるための内容メモ
リを含み、内容メモリに蓄えら扛たｎ語のブロックの上
位タグアドレスビットとｎ個の有効ビットと金蓄えるた
めの制御メモリを含み、有効ビットの各々とが内容メモ
リに蓄えられたｎ語のそれぞれに対応しており、割部）
メモリがアドレスレジスタの語アドレスの第１数の下位
ビットによってアドレスされ、アドレスレジスタの上位
アドレスビットと制御メモリのタグアドレスビットとの
一致を検出してメモリ位置におけるブロック内の任意の
語が内容メモリ内に存在することを判定する手段を含み
、該判定する手段に応動してアドレスレジスタの第２の
数の下位アドレスヒツトをデコードし、デコードされた
数と制御メモリから得ら７’Ｌるｎ個の有効ヒツトとの
一致ｆ：検出して語の対応する１つが内容メモリ内に存
在することを決足する手段を含み、該判定する手段に応
動し、該メモリ位置におけるブロック内の語が内容メモ
リ内に存在する時に制御メモリ内におけるメモリ位置の
ブロックのｎ個の有効ビットケ予め定めた状態に同時に
リセットする手段を含むキャッシュメモリシステムが提
供されている。

本発明の一実施例に従えは、主メモリに対するフロック
Ｉ）　Ｍ　Ａ　皆込みの開始時において、キャッシュメ
モリはこのブロック内の任意の語がキャッシュ内に存在
するかどうかを判定するための単一の無効化メモリサイ
クルを実行する。もし存在すれば、キャッシュ内の１フ
ロック全体が雫−のサイクル内に無効化される。このブ
ロック全体のすべての有効ビットが同時にリセットさワ
１、ブロック転送において後続する語は無効化サイクル
を必要としない。この方法により、キャッシュメモリ前
動化サイクルの数は、ブロック内の語の数に等しい数か
ら、１又は２．３サイクルにまで減少された。よって、
１６語フロックのシステムでは、ブロックＤＭＡ７込み
中における中央処理装置の切藁低下は、はぼ１６サイク
ルからほぼ１サイクルにまで減少させることができ、中
央処理装置の各々について１６対１の改善をはかること
ができる。

以下に、図面全参照して、本発明の一実ｈ１１上例につ
いて説明する。

第１図は、本発明が有利に利用できる分りＩｆである、
メモリシステム金示している。中央処理装置１０は、命
令及びデータのために、バス１２を用いて主メモリ１３
にアクセスする。処理装置１０による主メモリのアクセ
スの回数及びバス専有率を下げるために、局部キャッシ
ュメモリ１１が用意されている。主メモリから得ら扛る
情報語は一時的にキャッシュメモリに蓄えられる。処理
装置１０から主メモリに対する読出し要求は、キャッシ
ュメモリ１１で拗抗され、キャッシュメモリは要求され
た読出しアト、レスの連憇探索を行う。

読出す情報がキャッシュメモリに存在すれば（パ的中”
）、この比教的小さいが高速のキャッシュメモリから処
理装置１０に対し要求された情報が冒速に送り出され、
主メモリのアクセスは行わｎず、またバス１２も１史用
されない。主メモリのアクセス時間は８００ナノ秒程度
であるのに対し、キャッシュメモリのアクセス時間は２
００ナノ秒程度であり、キャッシュによる処理装置動作
によりほぼ４対Ｊの速度向上が実現される。

ディスク装置１４のような比較的低速の蓄積装置６への
入出力は、直接メモリアクセス１５によって行われる。

処理装置１０からの要求に応動し、直接メモリアクセス
１５に工り′、単一の語又は１つのブロックーー一本実
施例では１６ケの連続した語からなる一一−が、これ以
降処理装置１０の介在を受けることなく、データバス１
２を用いてディスクから直接主メモリ１３に書き込まわ
る。直接メモリアクセス１５は転送を行うためにハス及
びメモリサイクルヲ°゛スチール″シて主メモリの読出
し及び１−込みを自動的に行う。

主メモリへの畳込みが行わ九る度に、キャッシュメモリ
１１がチェックさ扛、キャッシュと主メモリの内容が矛
盾しないように更新さ扛る。もしキャッシュメモリが、
−４込１才１゜た語のコピーを蓄えていわ、ば、キャッ
シュ内の適切な制御ビットをリセットすることＶこより
、キャッシュ内のそのコピーにＣよ無効のマークがつけ
られる。この無効化のためにキャッシュメモリのサイク
ルを必要とし、よって一時的にキャッシュメモリの処理
装置１０による利用が妨げら扛る。１６語を主メモリの
１６ケの連続する位置に畳込むブロック直接メモリアク
セスにおいては、従来技術の方法を用いると、キャッシ
ュメモリ１１と処理装置症１０との間で合計１６キヤツ
シユサイクルの間妨害をうける。キャッシュメモリは、
本実施例では、主メモリよりも４倍速く動作しているた
め、無効化のために必要な千ヤツシュサイクル自体は連
続的ではなく、飛びとびであるため、その中＋＝Ｊは処
理装置のアクセスサイクルとして１更用でき茗。しかし
、台割て１６個のサイクルを必要とすることには変りは
ない。

この影響は、第１図の１６に示したように、複数の処理
装置とキャッシュメモリが用いられている時に特に太き
い。データバス１２に接続された複数の直接メモリアク
セス装置又は処理装置６の任意のものから主メモリへの
１込みが行わ扛る反に、各キャッシュメモリは必要な無
効化サイクルを行わねばならない。

主メモリへ直接メモリアクセスブロック転送が行われて
いる時には、すべてのキャッシュメモリが無効化サイク
ルを行い、これによってマルチプロセッサシステムの動
作が大幅に妨害さ扛る。この影響は、各キャッシュメモ
リについて以下に第３図に関連して述べ本発明によって
軽減される。　　゛ 第２図は”　Ｄａｔａ　Ｐｒｏｃｅｓｓｉｎｇ　Ｓｙｓ
ｔｅｍＩｎｃｌｕｄｉｎｇ　ａ　Ｃｈａｃｈｅ　Ｍｅｍ
ｏｒｙ　”と題する米国特許第４，１９７，５８０号に
述べらｎている従来技術のキャッシュメモリ構成のブロ
ック図である。この従来技術のキャッシュメモリは第１
図のシステムのキャッシュメモリ１１として用いること
ができる。主メモリ１３が読み書きされる物理アドレス
がキャッシュメモリのアドレスレジスタ２０に蓄えら才
する。この実施例では、２２ビツトのアドレスが用いら
れ、そり下位９ビツトか語アドレス”ｔ　７Ｊｅし、６
ビツトがページアドレスを示し、上位７ビツトがセグメ
ントアドレスを示す。語アドレスはメモリ２２をアクセ
スするためにアドレス回路２１に印加される。メモリ２
２は、この実施例では各々が４６ピツトから成る５１２
語金含む抗出し／書込みランタムアクセスメモリである
。メモリ２２には、必要なキャッシュメモリ容量を実現
するために、適切な数のメモリ２３全追加することがで
きる。追加メモリ２３を用いることにより、パ結台的”
メモリ計算となり、一致回路２４のような他の回路も追
加する必要があり、追加されたメモリの各々について１
つの一致回路２４要とする。このような結付的設計は前
述の米国特許に示されている。これは当業者には公知で
あるため、第２図ではこわらをすべて図示してはいない
が、結合的設訓は、複雑さは増加ｔ　ルカキャッシュ容
量全増加させるのに有用なものであることに注意された
い。

処理装置ｄ１０による抗出し動作において、データがア
クセスされるアドレスがアドレスレジスタ２０に入れら
れる。アドレス回路２１は、下位の語アドレスビットを
用いて対応する語をメモリ２２にアクセスする。（メモ
リ２３に対しても同時にアクセスが行われる）。メモリ
２２内の情報は３つのフィールドに分割さ扛る。すなわ
ち、３２ビツトの内容フィールドは、主メモリ１３に蓄
えられている情報語のコピーであり、１３ビツトのタグ
フィールドは、この情報が主メモリ１３に蓄えられてい
るアドレスの上位ビットを表わしており、単一の有効ビ
ットすなわちｔｔ　Ｖビット″は、内容フィールドが有
効であり、主メモリ１３に蓄えられている情報の代りと
して用いることができる時に１にセットされる。

Ｖビットは、メモリ２２の内容が書き込まれた後、主メ
モリ１３の内容が１き換えられて、メモリ２２のそのア
ドレス位置の内容が無効となって１更用できなくなると
、ゼロにリセットされる。

レジスタ２０からの１３ビツトの上位アドレスビットと
、メモリ２２から読み出された１３ビツトのタグフィー
ルドは、一致回路２４で比較され、メモリ２２のそのア
ドレス位１６に蓄えられている内容が捜されている情報
であるか否かが決定される。さらに、アクセスされた位
置の有効ビットも一致回路２４で調べらｎて、蓄えられ
ていた情報が使用ｂ」能かどうかチェックさ才りる。上
位アドレスビットがタグと一致し、有効ビットが−１で
めると、一致回路２４はパ的中”出力全発生し、メモリ
２２の内容フィールドを処理装置に送出すべきことを指
示する。そうでなければ、一致回路２４は°′失敗”出
力全発生し、メモリ２２の内容は使用できず、代りに主
メモリを読み出すべきことを指示する。

主メモリ１３への書込み動作が行わ扛ると、キャッシュ
メモリでは、上述のような、主メモリ位置の内容がメモ
リ２２に含ま肛ているかを決定するだめの同様のサイク
ルが実行される。その結果が的中であると、メモリ２２
でアドレスされた位置の有効ビットがゼロにリセットさ
れて、無効のマークが付けられ、メモリ２２のこの内容
は以後の読出しには利用できず、代りに主メモリ１３で
更新された情報を使用すべきことが示さ扛る。

第２図の従来技術によるキャッシュメモリは、単一ビッ
トの有効ビットがメモリ２２の各語とともに蓄えられて
おり、主メモリへの書込みの度にキャッシュメモリのサ
イクルを必要とする。たとえば直接メモリアクセス１５
による主メモリへのブロック書込みのように多数の１込
み動作が行われると、キャッシュメモリは対応する数の
キャッシュメモリサイクルを実行し、処理装置１０によ
るキャッシュメモリの読出し効率が減少してし１つ。

第３図は本発明に従った、改良されたキャッシュメモリ
構成の一実施例乞・示している。

この構成は第１図のシステムのキャッシュメモリ１１と
して有利に用いることができる。

主メモリで読出し又は１込みを行うべき位置の物理アド
レスはキャッシュメモリのアドレスレジスタ３０へ蓄え
られる。本実施例では２２ビツトのアドレスが用いられ
、下位９ピツトが語アドレスフィールドであり、６ヒツ
トがページアドレスフィールドであり、」二位７ビツト
がセグメントアドレスフィールドである。語アドレスは
、本実施例では各々が３２ビツトの５１２語を蓄える内
容メモリ３２をアクセスするために、アドレス回路３１
に印加さｎる。この読出し／１込みランダムアクセスメ
モリ３２は、主メモリに蓄えられている語の一時的コピ
ーを蓄える。メモリ３２の語位置からの内容は、一致回
路３９を含む制御回路がメモリ状出し動作中に的中を検
出すると、処理装置１０に送出さｎる。

アドレスレジスタ３０の語アドレスフィールドの上位５
ビツトは、本実施例では各々が２９ビツトの３２語を蓄
える読出し／曹込み″　　ランダムアクセスメモリであ
る制御メモリ３６をアクセスするためにアドレス回路３
７にも印加される。上記の語は２つのフィールド、すな
わち１３ビツトのタグフィールドと、１６ケの有効ビッ
トすなわちＶビットを含む１６ビツトフイールドに分割
さ扛ている。制御メモリ３６内の各語は、内容メモリ３
２の１６語ブロックに対応しており、１３ビツトのタグ
フィールドはこの１６語プロ、ツク内の語の各、々の上
位アドレスビットであり、１６ケのＶビットの各々は内
容メモリ３２内のブロック内の１６語の１つに対応して
いる。本実施例では、ブロックは１６ケの連続した語か
らなり、その先頭は１６語境界−ｍ−例えばアドレスの
下位４ビツトがゼロである位置−一一一から開始する。

内容メモリ３２には追加自答メモリ３３’ｔ　　。

力■えることができ、このとき市Ｉｆ　（ｉｌｌメモ１
）３６にも１一対一の関１糸で、追加制御メモ曹ノ４３
が伺加される。各々の追加制御メモリ４３は追加メモリ
３３に対応するタグ及びＶピント情報を含んでいる。当
栗者には公知のように、例えば一致回路３４．３９及び
ラッチ回路４２を含むキャッシュメモリ回路のあるもの
も同様に追加される。このような結合的キャッシュメモ
リは、その複雑さを容認すれば有用なものであるが、そ
の設計手法を詳しく述べるのは畑雑であり、本発明の理
解の妨げとなる。

レジスタ３０に蓄えられている語ア′ドレスの下位４ビ
ツトは、１対１６デコーダ３８でデコードされ、制御メ
モリ３６から得ら才する■ビットフィールドから正しい
Ｖビ゛ノトイ立直を選択するのに用いら扛る。アドレス
さｎ　ｆｃ語に対応するＶビワ位置匝は、制御メモ１ノ
３６から得られたＶビットの内’１１−に一致回路３９
で比較される。選択さ′ｎたＶビットの２進状態は、一
致回路３４によって伺勢された時に一致回路３９から出
力される。

制（ａ４＋メモリ３６に含まれている１３ビツトのタグ
フィールドは、内容メモリ３２に蓄えられている対応す
る１６語ブロックのアドレスの上位１３ビットｆｃ表わ
している。これは、第２図の従来技術のシステムとは対
照的であり、該システムではメモリ２２に蓄えられた語
の各々が個々のタグフィールドを持っていた。制御メモ
リ３６から得られる１３ビツトのタグフィールドは一致
回路３４によってレジスタ３０内のアドレスの上位１３
ビットと比較される。一致に成功すると一致回路３４か
らブロック的中２進状態出力が出され、レジスタ３０に
工ってアドレスされているブロック内の１つ又はそれ以
上の語がメモリ３２内に含まれていることを示すか、あ
るいはすべてのＶビットが無効のマークを付けらｎてい
れば、ブロックの有効な語がメモリ３２には含まれてい
ないことを示す。一致回路３４からの付勢信号があると
、一致回路３９はアドレスされている飴のＶビット情報
を発生し、第２図の一致回路２４で発生したのと同様の
、語的中又は失敗表示を完成させる。

以上のように、第３図の回路は、第２の回路と同様の方
法で、単一語の読出し及び盲込みに対する動作も行うこ
とができる。たとえば、個々の内容メモリの５１２語に
合計５１２個のＶビットがあり、１対１に対応している
。

しかし、第２図の構成では５１２ケのタグが蓄えられて
いるのに対し、第３図の構成では、３２ケのタグが蓄え
られている。第２図では、タグは個々の語のアドレスの
上位ビットに対応しているのに対し、第３図の構成では
タグは１６語ブロックのアドレスの上位ビットに対応し
ている。　　　　　　　　　　　　　　　　　　　（単
一語の読出し動作の各々において、第３図の回路で行う
的中／失敗検出動作は第２図のものと同様のも、のであ
る。なぜならｆＲｌ、Ｉ　ｍｌメモリ３６からの個々の
Ｖヒツトの選択はデコーダ３８と一致回路３９の動作に
工って行われているからである。従って、第３図の回路
は第２図の回路と同じように用いることができ、個々の
語の内容は的中表示の場合は個々にアクセスすることが
でき、また有効な時はキャッシュメモリの内容を送出す
ることができる。さらに、デコーダ３８の動作により、
個々のＶビット全リセットすることができ、キャッシュ
に含まれている語に対してメモリへの個々の語の書き込
みがあった時には、個個の語ごとにメモリ３２の内ｙｔ
無効化することができる。第３図のキャッシュメモリ構
成により、最大３２の異った１６語ブロックから成る最
大５１２語を蓄えることができる。

、　第３図をさらに詳しく見ると、レジスタ３０に蓄え
られたアドレスは２つの情報源から得られている。マル
チプレクサ３５は、１語ずつの読出し又は魯込み動作に
ついては処理装置かも、またブロック直接メモリアクセ
ス＊：込み動作については直接メモリアクセズから、ア
ドレス情報を受信してレジスタ３０に入れる。直接メモ
リアクセスによって印加されたアドレスの下位４ビツト
は全セロ検出器４１に印加される。これらの下位ビット
がゼロであれば、１６語ブロックの先頭であることがわ
かる。この条件と、面接メモリアクセスが動作中である
こと及び１込みが行われていることを示す信号が、アン
ドゲート４０で検出され、その出力により、直接メモリ
アクセスブロック書込みが開始したことが示さ扛る。こ
の出力はマノ１チプレクサ３５に送ら扛、２つのアドレ
スのうちのどちらをレジスタ３０に入れるかを制御する
のに用いら肛る。

通常は、マルチプレクサ３５は処理装置からのアドレス
をアドレスレジスタに印加する。

アンド回路４０の出力により、マルチプレクサ３５は、
通常の処理装置からのアドレスの代りＬ１直接メモリア
クセスからのアドレスをアドレスレジスタ３０に印加す
る。さらに゛、アンドケート４０からの出力はラッチ回
路４２にも送られ、こ＼でブロック的中／失敗の検出が
終了するまで保持、される。制Ｗメモリ３６の胱出しが
開始され、一致回路３４がフロック的中の検出を行う。

的中であれば、アドレスされているブロック内の１語又
はそれ以上の語がメモリ３２内に存在することが示され
ていることになる（ただしこの）゛口゛ンクに対するす
べてのＶ゛ビツト無効のマークをつけられていることが
ない場合）。

一致回路３４からのフロック的中出力はラッチ回路４２
へ送ら扛、ここで直接メモリアクセスブロック■：込み
が開始したことを示す情報と結合される。この結果、無
効化が要求され、制御メモリ３６へ信号が送られ、制御
メモリに蓄えられているこのブロックに対応した１６ケ
のすべてのＶビットが単一の動作でゼロにリセットされ
る。これは、１６ヒツトのすべてのＶビットが、プロ゛
ンク直接メモリアクセス省込み動作によって現に薔込ま
扛ているフロックに対応するタグとともにメモリ３６内
の同じ物理位ｌｋに蓄えら才しているために可能となっ
ているものである。よって、ブロック直接メモリアクセ
ス１込みが３３１．往行われているブロック内の任意の
語が第３図のキャッシュメモリ内に含まれていれば、こ
のブロックに対するすべてのＶヒツトが単一のキャッシ
ュメモリサイクル内にリセットされ、キャッシュメモリ
が１６回のキャッシュメモリサイクルで各Ｖビット全リ
セットする心安はない。よって、第３図のキャッシュメ
モリは、ブロック直接メモリアクセス書込み動作の残り
の部分を自由に１更えることになる。

【図面の簡単な説明】

第１図は本発明を採用することのできるメモリシステム
のブロック図であり、 □′ 第２図は従来技術によるキャッシュメモリ　　“装置の
ブロック図であり、 第３図は本発明によるキャッシュメモリシステムの一実
施例のフロック図である。 〔主要部分の符号の説、明〕 主メモリ・・・１３ キャッシュメモリー・・１１ ブロックを主メモリに曹込む手段・・・１５無効化する
手段・・・３０．３１．３４．３５．３７．３８．３９
．４０． ４１．４２ １込みの発生を検出する手段・・・４０．４１有効ビツ
トを蓄える手段・・・３６ 出ＩＤ人　　　　ウェスターン　エレクトリックカムパ
ニー、インコーボレーテツド 図面の浄Ｌｉｔ（内容に変更なし） ＦＩＧ、Ｉ ＦＩＧ、２ 的′Ｐ／失改 手続補正書（方式） ％式％ １事件の表示昭和５８年　特許願第５０２７８　−２、
発明の名称 メモリシステム ３　補正をする者 事件との関係　　特許出願人 ４代理人

Claims (1)

1. 【特許請求の範囲】 ■、　主メモリと、キャッシュメモリと、直接メモリア
   クセスによって連続する語の、ブロックを該主メモリに
   書込む手段と、該曹込む手段に応動して該キャッシュメ
   モリ内の該語のすべてを同時に無効化する手段とを含む
   メモリシステム。 ２、特許請求の範囲第１項記製、のメモリシステムにお
   いて、前記無効化する手段は、前記語の前記主メモリへ
   の書込みの発生を検出する手段と、該検出する手段に応
   動し前記キャッシュメモリ内の該語のすべてを同時に無
   効化することを検出する段とを含むことを特徴とするメ
   モリシステム。 ３　特許請求の範囲第２項記載のメモリシステムにおい
   て、前記キャッシュメモリは前記ブロック内のも語に苅
   する有効ビットを蓄える手段を含み、前記無効化する手
   段は、該有効ビットを予め定め升状態にセットする手段
   を含むこと全特徴とするメモリシステム。 ４、特許請求の範囲第３項記載のメモリシステムにおい
   て、前記無効化する手段は、さらに、前記ブロック内の
   任意の語が前記キャッシュメモリ内に存在することヲ恢
   出する手段を含むことを特徴とするメモリシステム。 ５、特許請求の範囲第３項又は第４項記載のメモリシス
   テムにおいて、前記寝込みの発生を検出する手段は、前
   記ブロックの予め足めた語の曹込みを検出する手段を含
   むこと’に％徴とするメモリシステム。 ６、特許請求の範囲第５項記載のメモリシステムにおい
   て、前記ブロックの予め泥めた語の書込みを検出する該
   手段は、該詔のアドレスの下位ビットがすべてゼロであ
   ることを検出する手段を含むことを特徴とするメモリシ
   ステム。 ７．１．込みを行うべきメモリ位置の物理アドレ、スを
   蓄えるアト１ノスレジスタが含まれることと、該アドレ
   スレジスタの語アドレスの下位ビットによってアドレス
   される該メモリ位置の内容を蓄えるための内容メモＩＪ
   が含まれることと、該内容メモ１ノに蓄えられたｎ　ｈ
   のブロックの上位タグアドレスビットとｎ個の有効ビッ
   トとを蓄えるための制御メモリが含まれることと、該有
   ａビットの各々が該内容メモリに蓄えられた該１語のそ
   れぞれに関連していることと、該市制御メモリが該アド
   レスレジスタの語アドレスの第１の数の下位ビットに工
   ってアドレスさ扛ることと、該アドレスレジスタの上位
   アドレスビットを該制御メモ１ノの該タグアドレスビッ
   トとマツチングさせて、該メモリ位置における該プロ゛
   ツク内の任意の語が該内容メモリ内に存在すること全判
   定する手段が含まれることと、上位アドレスビットをマ
   ツチングさせる手段に応動して、該アドレスレジスタの
   第２の数の下位アドレスビット全デコードし、該デコー
   ドさ肛た数を該制御メモリから得られる該ｎ　ＩＩＷ＋
   の有効ビットとマツチングさせて該δＭ　０）ＴＪ応す
   る１つが該内容メモリ内に存在することを決足する手段
   が含ま汎ることと、前記アドレスビットをマツチングさ
   せる手段に応動し、該メモリ位置における該フロック内
   の語が該内容メモリ内に存在する時に該制御メモリ内に
   おける該メモリ位−１の該ブロックの該ｎ個の有効ビッ
   トを予めボめた状態に同時にセットする手段が含ま扛て
   いることとを特徴とするメモリシステム。 ８、特許請求の範囲第７項記載のメモリシステムにおい
   て、前記ｎ個の有効ビットを予め足めた状態にセットす
   る手段は、更らに、該メモリ位１１のアドレスの複数個
   の下位ヒツトにも応動すること？’％徴とするメモリシ
   ステム。 ９　％許請求の範囲第７項記載のメモリシステムにおい
   て、該メモリシステムは、更らに複数個の内容メモリと
   複数個の制御メモリとを一セットの連結した配列状態で
   含むことｋ　％徴とするメモリシステム。