JPH0580018B2 - - Google Patents

Description

【発明の詳細な説明】 Ａ 産業上の利用分野 本発明はキヤツシユ及びより低速の記憶装置の
間のデータの緩衝記憶、特にバツフアからホスト
にデータを直接に供給するキヤツシユ・バイパス
装置に関する。

Ｂ 従来技術及びその問題点 極めて高速にデータをプロセツサに供給するた
め長期にわたつて記憶キヤツシユが使用されてい
る。データが供給される速度、及びキヤツシユの
価格はどちらも上昇しているので、大きなキヤツ
シユの取得は高価である。通常、キヤツシユはよ
り低速のランダム・アクセス・メモリ例えば大容
量主記憶装置とプロセツサの間に設置される。従
来技術のシステムでは、小容量のバツフアがキヤ
ツシユと主記憶装置の間に設置されているものが
ある。米国特許第4189770号及び同第3820078号に
開示されているように、データをキヤツシユに書
込むと同時にプロセツサに供給するためにバツフ
アが使用されている。このように、プロセツサは
データがキヤツシユに書込まれるまで待たなくて
もよい。この方法は、バツフアからキヤツシユへ
のデータの書込みが終るまで、キヤツシユはそれ
以上の記憶要求について引き続き動作できないの
が欠点である。

キヤツシユに関連した他の問題は動作不能にな
るキヤツシユの部分を含むことである。もし主記
憶装置内の記憶範囲に対応するキヤツシユの部分
が故障すれば、キヤツシユはその記憶の範囲につ
いては動作しない。このような場合、米国特許第
3800292号、同第4464717号及び同第3820078号並
びに“キヤツシユ再構成（Cache
Reconfiguration）”、IBM TDB Vol.23、No.９、
1981年２月に開示されているように、キヤツシユ
の故障部分は除外され使用されない。該IBM
TDBでは、キヤツシユの予備の部分が写像され
故障した部分を置き換えることができる。しかし
ながら、使用可能な予備の部分がなくなれば、該
キヤツシユは使用できない。

Ｃ 発明の概要 キヤツシユ及びより低速の記憶装置の間でバツ
フアが用いられる。プロセツサがデータを要求す
ると、キヤツシユが検査され、データが既にキヤ
ツシユにあるかどうかを調べる。もしないなら
ば、データの要求はより低速の記憶装置に送られ
る。バツフアはより低速の記憶装置からデータを
受取り、データを要求したプロセツサに供給す
る。もしプロセツサからの別個の記憶要求につい
てキヤツシユが動作中でなければ、バツフアはデ
ータをキヤツシユに供給して記憶させる。前記要
求からキヤツシユが解放されると、バツフアから
キヤツシユにデータが書込まれる。

後続の要求に対応するデータをバツフアが保持
していれば、バツフアは前記データを供給するこ
とができる。これは、もし同じデータの要求が生
じ、バツフアが該データをまだキヤツシユに書込
んでいなければ起こるか知れない。また、何らか
の理由で、より低速の領域からのデータを保持で
きるキヤツシユの領域がもし動作不能であれば起
きることもある。このようにバツフアはミニキヤ
ツシユとして動作する。

本発明によるキヤツシユ・バイパス装置の構成
は次の通りである。

１ 開始アドレス信号を含むインページ要求信号
に応答して且つプロセツサの動作から独立し
て、上記開始アドレスに記憶されたデータを含
む１ページ分のデータを所定ワード数単位で連
続して読出しうる大容量で低速動作の主記憶装
置、 上記主記憶装置に結合され、そこから所定ワ
ード数単位で読出される１ページ分のデータを
順次に受取り、一時的に記憶する１ページ容量
の高速動作のインページ・バツフア、 上記インページ・バツフア及びプロセツサに
結合され、該バツフアを介して主記憶装置から
各インページ要求毎に１ページ分のデータを順
次に受取り、記憶し、プロセツサによる任意の
記憶データへのアクセスが可能である中容量で
高速動作のキヤツシユ、 上記プロセツサ、キヤツシユ及びインペー
ジ・バツフアに結合され、プロセツサからの主
記憶読取り要求に対応するデータが未だキヤツ
シユに転送されずにインページ・バツフア内に
一時的に記憶されたままの場合にその対応デー
タをキヤツシユをバイパスしてプロセツサへ読
出すように制御すると共に、上記対応データが
キヤツシユ及びバツフアのいずれにも記憶され
ていない場合に上記インページ要求信号を発生
して主記憶装置からインページ・バツフアへ読
出された対応データをキヤツシユをバイパスし
てプロセツサへ転送するよう制御するための制
御装置、 を備えたキヤツシユ・バイパス装置において、 上記制御手段は、プロセツサからの主記憶ア
ドレスを含む主記憶読取り要求信号を並列に上
記キヤツシユ及びインページ・バツフアへ供給
し、それらの関連アドレスの並列比較の結果に
より上記読取り要求に対応する有効データがキ
ヤツシユ及びインページ・バツフアのいずれに
記憶されているかを示すラツチをセツトし、そ
のラツチ出力に従つて、キヤツシユ及びバツフ
アのうちの選択されたものから対応データをプ
ロセツサへ出力するための手段と、 上記読取り要求信号の不存在に応答して、イ
ンページ・バツフア内に残留している有効デー
タを上記所定ワード数単位の整数倍単位でキヤ
ツシユへ転送すると共に１ページ分の全データ
の転送完了に基づいてインページ・バツフア内
のデータに対して無効状況を表示するための手
段と、 を含み、キヤツシユに対して入力バツフア機能
及びプロセツサに対してミニ・キヤツシユ機能
を選択的に提供するインページ・バツフアを有
する上記キヤツシユ・バイパス装置。

２ 多重プロセツサ・システム内にキヤツシユ・
バイパス能力をもつシステムであつて、 データ記憶バツフア、 データ・キヤツシユ、 データ・キヤツシユ内のデータを追跡し置き
換えるデータ・キヤツシユ制御装置、 前記データ・キヤツシユに結合されたインペ
ージ・バツフア、 命令記憶バツフア、 前記データ・キヤツシユの無関係に動作可能
な命令キヤツシユ、 命令キヤツシユ内の命令を追跡し置き換える
命令キヤツシユ制御装置、及び 前記インページ・バツフア、データ記憶バツ
フア及び命令キヤツシユに結合された記憶バス を含む第１レベルのキヤツシユ、 を少なくとも１つのプロセツサが持つ多重プロ
セツサを含み、 前記多重プロセツサは各記憶バスに結合され
た記憶装置を持ち、前記記憶装置は多重プロセ
ツサによつて共用され、各インページ・バツフ
アはプロセツサのデータ・キヤツシユからは入
手できないデータを該記憶装置から受取り、前
記データを前記プロセツサに直接に供給する キヤツシユ・バイパス装置。

本発明は従来技術に比し幾つかの利点を有す
る。最初に、より低速の記憶装置からバツフアが
受取つたデータは直ちにキヤツシユにあ書込む必
要がないから、キヤツシユはプロセツサからの他
の読取り又は書込み要求に自由にサービスするこ
とができる。データはキヤツシユが前記他の要求
から解放されているときにキヤツシユに書込まれ
る。これは最適のサービスをプロセツサに提供す
るようにキヤツシユを解放する。

まだキヤツシユに書込まれていないデータにつ
いてバツフアは異なるミニキヤツシユとしても動
作する。１つの良好な実施例では、バツフアは完
全な１ページのデータを保持するのに十分な大き
さである。要求されたデータを供給した後、バツ
フアはより低速の記憶装置からの完全な１ページ
のデータを含む。このデータはキヤツシユへの書
込みを待つている。この期間中、キヤツシユ及び
バツフア双方からの更に切迫した要求が満たされ
る。データの書込みは遅延されるが、最新
（most recently used）のデータのページはまだ
バツフアから入手可能である。該ページたぶん更
に要求されるデータを含む見込みのあるページで
ある。

本発明のもう１つの利点はキヤツシユからデー
タを読取る際に誤りが起きる時に生じる。キヤツ
シユ・デイレクトリは有効なデータを供給してい
ないキヤツシユの部分を追跡する。より低速の記
憶装置の部分に対応するキヤツシユの全ての部分
がもし動作不能であれば、バツフアは当該部分に
ついてキヤツシユに類似の性能を提供する。シス
テムへの唯一の影響は、良好な実施例でバツフア
はキヤツシユ部分よりも小さく、従つて完全に動
作するキヤツシユが提供する性能を満たさないこ
とである。それでもなおバツフアはキヤツシユが
修理されるまで貴重な“正常”動作を提供する。

Ｄ 実施例 第１図は多重レベル記憶階層システム１０を示
す。CPU（中央演算処理装置（単にプロセツサと
も呼ぶ））１２は複数のバスによつてデータ、ア
ドレス及び命令を送受する。Ｉバス１４は命令キ
ヤツシユ１６とプロセツサ１２の間の命令の転送
に用いられる。EA（有効アドレス）バス１８は命
令及びデータのアドレスの伝達に用いられる。Ｃ
（コマンド）バス１９は、参照番号２１で示すエ
レメントを含むデータ・キヤツシユ機構への記憶
コマンドの伝達に用いられる。Ｄ（データ）バス
２０はデータ・キヤツシユ２２、インページ・バ
ツフア２４及びデータ記憶バツフア２６に結合さ
れる。データ記憶バツフア２６、インページ・バ
ツフア２４及び命令キヤツシユ１６は全て記憶バ
ス３０を介してメモリ２８に連結される。
CMD／ADDR（コマンド／アドレス）バス３１
データDLAT３４及び命令DLAT３８（DLAT
はルツクアサイド変換機構の略号）からメモリ２
８へのコマンド及びアドレスの伝達に用いられ
る。

ユニ・プロセツサとして動作する場合にはメモ
リ２８は典型的な主記憶装置に対応し、キヤツシ
ユに用いられるメモリよりもかなり低速である。
もし情報がキヤツシユ内にあれば、キヤツシユ内
のデータ及び命令はずつと速くプロセツサ１２に
供給される。この条件はデータ・キヤツシユ２２
についてはデータ・デイレクトリ３２及びデータ
DLAT３４によつて判定される。命令キヤツシ
ユ１６については命令デイレクトリ３６及び命令
DLAT３８が判定する。

多重プロセツサとして動作する場合には、もう
１つのキヤツシユ４０が設置され、同様に構成さ
れたプロセツサによつて共用される。２番目のキ
ヤツシユは更に容量の大きい主記憶装置、メモリ
４２に結合される。記憶バス３０を介したメモリ
２８又はキヤツシユ４０の間のインタフエース
（後述）は殆ど同じである。

動作で、プロセツサ１２は命令キヤツシユ１６
から命令を取出す。命令はＩバス１４によりプロ
セツサ１２に渡される。命令を複号した後、プロ
セツサ１２はＣバス１９を介して記憶コマンドを
データ・キヤツシユ機構２１に送る。同時に、プ
ロセツサ１２はEAバス１８により記憶アドレス
をデータ・キヤツシユ機構２１に送り出す。記憶
コマンド及びアドレスを受取ると、データ・キヤ
ツシユ機構２１はデータDLAT３４及びデー
タ・デイレクトリ３２を通じて探索し、要求され
たデータがデータ・キヤツシユ２２にあるかどう
かを判定する。もしキヤツシユ・ヒツトがあれ
ば、一般にオペランド（命令はオペランドで動作
する）と呼ばれるデータがＤバス２０によりプロ
セツサ１２に返送される。キヤツシユ・ミスの場
合、データは主記憶装置２８又は第２レベルのキ
ヤツシユ４０から得られる。更に、主記憶装置２
８の参照は主記憶装置２８、又はメモリ４２に関
連した第２レベルのキヤツシユ４０を意味するも
のとみなされる。

１つの実施例では、64バイトのデータのライン
（ページとも呼ばれる）はメモリ２８から記憶バ
ス３０を介してデータ・キヤツシユ機構２１に返
送される。良好な実施例では１ページのデータが
転送される。なぜなら次に要求されるデータも多
分同じページに含まれるからである。データのイ
ンページを完成するには８転送を要する。最初の
転送はプロセツサ１２が要求したダブルワード
（８、８ビツト・バイト）を含む。データ・キヤ
ツシユ機構２１は最初のデータ転送を受取ると直
ちに、受取つたデータをＤバス２０を介してプロ
セツサ１２に返送する。同時に、データはインペ
ージ・バツフア２４にも書込まれる。事実、イン
ページ・データの残りは最初にインページ・バツ
フア２４に書込まれる。プロセツサ１２はデータ
を受取ると直ちに、次の記憶コンマンドをデー
タ・キヤツシユ機構２１に送り始める。データ・
キヤツシユ機構２１は次の記憶要求を処理する。
なぜなら、キヤツシユ２２は該インページとは関
連づけられていないからである。インページ・バ
ツフア２４からのデータは、データ・キヤツシユ
機構２１がそれ以上処理すべき記憶要求がないと
きだけ、キヤツシユ２２に書き戻される。

記憶動作の場合には、プロセツサ１２は記憶さ
れるデータをＤバス２０を介してデータ・キヤツ
シユ機構２１に送る。この場合も、データ・デイ
レクトリ３２及び変換機構（データDLATB）３
４はキヤツシユ・ヒツト又はキヤツシユ・ミスを
探し、もし該当ページがキヤツシユにあれば、デ
ータはキヤツシユ２２及び記憶バツフア２６に記
憶される。もしそれがキヤツシユ・ミスであれ
ば、記憶データは記憶バツフアにだけ記憶され
る。どちらの場合にも、記憶バス３０が空いてい
る限り、データは記憶バツフア２６からメモリ２
８に書込まれる。これは記憶バス３０はデータ又
は命令のどちらのキヤツシユ・インページ動作に
も関連づけられていないことを意味する。

記憶動作が開始されると、記憶アドレスは参照
番号４６で示す命令キヤツシユ機構に関連した命
令記憶バツフア４４にも書込まれる。これは記憶
動作後に取出される全ての後続する命令とインタ
ーロツクさせるのに用いられる。記憶バツフア４
４内の命令取出しアドレスと記憶アドレスを比較
し、もし一致すれば、命令キヤツシユ１６にある
命令は変更されている。そのとき、該命令は破棄
され、新しい命令がメモリ２８から取出される。

データ・キヤツシユ機構２１の場合のように、
命令変換機構（命令DLAT）３８及びデイレク
トリ３６は並行して命令キヤツシユ１６でヒツト
又はミスを探索される。もしキヤツシユ・ヒツト
があれば、命令バス１４によつて命令がプロセツ
サ１２に渡される。もしキヤツシユ・ミスがあれ
ば、メモリ２８からのインページが生ずる。64バ
イトの命令は記憶バス３０によつて命令キヤツシ
ユ１６にインページされる。最初のページの転送
はプロセツサ１２が要求した命令を含む。そして
命令は順次にプロセツサ１２に渡される。

１つの実施例ではデータ・キヤツシユ２２及び
命令キヤツシユ１６は同一である。それらの論理
的なレイアウトを第２図に示す。データ・キヤツ
シユ２２は16Kバイトの命令から成る。命令キヤ
ツシユ１６も16Kバイトの命令から成る。それら
は干渉なしに相互に同時にアクセスすることがで
きる。各々のキヤツシユはスロツト当り64ページ
を有する４つのスロツトに分割される。各ページ
は64バイト（８ダブルワード）のデータ又は命令
を含む。更に、データ・キヤツシユ２２は64バイ
トの完全なページ（キヤツシユ・ラインとも呼ば
れる）を保持するインページ・バツフア２４も含
む。

各キヤツシユは対応するデイレクトリを通じて
アクセスされる。データ・デイレクトリ３２はデ
ータ・キヤツシユ２２に対応し命令デイレクトリ
３６は命令キヤツシユ１６に対応する。デイレク
トリは第３図に示すように４つのスロツトに分割
される。スロツト当り64の合同クラスがある。各
合同クラスの各スロツトはキヤツシユ内のデータ
のページのアドレスを識別する。デイレクトリ内
の各スロツトの内容は合同クラス毎に絶対アドレ
ス・ビツト４−19を含む。変換機構３４又は３８
はEAバス１８のビツト１−19を絶対アドレス・
ビツト４−19に写像する。EABバス１８のビツ
ト20−31は常に絶対アドレス・ビツト20−31に等
しい。変換機構３４又は３８がどのように動作す
るかは後で説明する。

記憶装置２８は絶対アドレスビツト４−28によ
つてのみアドレス指定される。絶対アドレス・ビ
ツト29−31は記憶装置２８のアドレス指定には使
用されない。なぜなら記憶装置２８は８バイト毎
にまとめてアドレス指定されるからである。絶対
アドレスのビツト４は記憶装置２８をアドレス指
定する最上位ビツトであるから、デイレクトリは
記憶装置２８の256Mバイトまでサポートするこ
とができる。合同クラス毎に４セツトの状況ビツ
トもあり、各セツトの２つの状況ビツトは対応す
るスロツトに関連する。状況ビツトの各セツトは
無効(I)ビツト及び不良(B)ビツトを含む。Ｉビツト
はキヤツシユ・ラインの妥当性を表わす。データ
又は命令をプロセツサ１２に返送できるのは当該
ラインのＩビツトがオフのときだけである。Ｂビ
ツトはキヤツシユ・ラインの有用性を表わすのに
使用される。もしＢビツトが１にセツトされれ
ば、当該ページの物理位置を決めた回路が不良で
あり且つ当該ページは、キヤツシユ又はデイレク
トリ・アレイのどちらにあつても、もはや使用で
きないことを表わす。

電源オンの時、全てのＢビツトは最初はオフに
セツトされる。データ・キヤツシユ又はそのデイ
レクトリのどちらかでパリテイ検査誤りが検出さ
れると、ハードウエア割込みが第１図のサポー
ト・プロセツサ４８に故障を知らせる。サポー
ト・プロセツサはLAN４９によりサポート・バ
ス・アダプタ５０を介してシステム１０に結合さ
れる。システム１０とアダプタ５０の間は共用の
DMA（直接記憶アクセス）接続が使用される。
サポート・プロセツサ４８は回復マイクロコード
を呼出して影響を受けたキヤツシユ・ラインを決
定し、第４図に示すように故障しているキヤツシ
ユ・ラインのＢビツトをオンにセツトする。主記
憶装置は常にキヤツシユ・ページのバツクアツ
プ・コピーを有するから、‘BAD'の標識を付さ
れたときのキヤツシユ・ラインの喪失はシステム
の動作の完全性には影響しない。失われたキヤツ
シユ・ラインを主記憶装置２８か回復することに
よりシステムは動作を続行することができる。サ
ポート・プロセツサ４８に境界値が維持され、削
除されたキヤツシユ・ラインの数が多すぎないか
どうかを判定する。サービス延期要求はこのよう
な場合に出される。電源オンの時、全てのＩビツ
トも最初に１にセツトされる。64バイトのページ
全体のデータ・キヤツシユ機構２１への書込みが
終ると、対応するキヤツシユ・ページは１ビツト
が０にセツトされる。これはキヤツシユ・ページ
が有効であることを表わす。

システムのデータフローの詳細を第５図に示
す。第５図に示す参照番号は第１図の場合と一致
する。プロセツサ１２が取出し動作を開始する
と、記憶アドレスはEAバス１８に現われる。EA
バス１８はアドレス・ビツト１−31を有する31ビ
ツト幅である。データ・キヤツシユ機構２１がア
ドレスを受取ると直ちに、ビツト14−19は変換機
構３４のアドレス指定に用いられ、ビツト20−25
はデイレクトリ３２の合同クラスのアドレス指定
に使用され、ビツト26−28はキヤツシユのアドレ
ス指定に使用される。ビツト29−31はアドレス指
定された22のキヤツシユ・ラインのダブルワード
のバイトを識別する。変換機構、デイレクトリ及
びキヤツシユのアクセスは全て並行して行なわれ
る。変換機構の出力は比較機構６０でEAバス１
８のアドレス・ビツト１−13と比較するのに使用
される。変換機構３４はアソシアテイビテイ・ク
ラス当り64ページを有する両方向のアソシアテイ
ブにより設計される。変換機構３４の各ページは
4Kバイトのデータから成る。２つのアソシアテ
イビテイ・クラスのどの出力がEAバスのアドレ
ス・ビツト１−13と一致しても、その対応する絶
対アドレス、ビツト４−19はデイレクトリ３２か
らの参照された合同クラスの４つのスロツトにあ
る内容（絶対アドレス・ビツト４−19）との比較
に用いられる。デイレクトリのスロツト内の４つ
のセツトのアドレスの１つが変換機構３４からの
絶対アドレスともし一致すれば、スロツト・ヒツ
トが生成される。同時に、キヤツシユ出力からの
４つのセツトのデータ（スロツト当り８バイト）
は全てラツチされる。そして一致したスロツトの
データは61で選択され、データ・バス２０を介し
てプロセツサ１２に返送される。合計して５計算
機サイクルがプロセツサ１２内の局所記憶の更新
に使用され、取出しデータは第６図のタイミング
図に示すように命令復号から始まる。

第６図はキヤツシユ・ヒツト、換言すれば、要
求されたデータがキヤツシユ内にある場合のタイ
ミング図である。実行される活動は図の左欄に、
サイクル番号は図の上部に表示されている。プロ
セツサ１２は先ずサイクル１で命令を復号しオペ
ランド又はデータを識別する。命令複合から生ず
る記憶コマンドはサイクル２でＣバス１９に乗せ
られ、サイクル３でＣバスREG１にラツチされ
る。バスREG１は変換機構３４、デイレクトリ
３２及びキヤツシユ２２に配設される。サイクル
２で、記憶アドレスが生成され、EAバス１８に
現われる。サイクル３で、変換機構３４、デイレ
クトリ３２及びキヤツシユ２２は該アドレスによ
りアクセス中である。データはサイクル４でデー
タ・バス２０に現われ、サイクル５でプロセツサ
１２によりデータ・レジスタから受取られラツチ
される。

キヤツシユ・ミス 変換機構３４からの絶対アドレスがデイレクト
リ３２の参照された合同クラスからのどの１つの
スロツトも一致しない場合、又はもし一致したス
ロツトはあるが、一致したスロツトのＩビツトな
いしはＢビツトのどちらかがオンであれば、キヤ
ツシユ・ミスは比較機構／制御装置６０により生
成される。所望のデータの開始アドレスを含むイ
ンページ要求が変換機構３４によりCMD／
ADDRバス３１を介して記憶装置２８に送られ
る。記憶装置２８はそのアクセスを制御する適切
な制御回路を含み、64バイトのデータのライン即
ちページをデータ・キヤツシユ機構２１に戻すこ
とによりインページ要求に応答する。記憶装置２
８内の実際のページ境界にかかわらず、要求され
たデータが最初に戻され、そしてページの残りが
送られ、続いて要求されたデータまでのページが
開始される。データ・キヤツシユ機構２１は最低
使用頻度（least recently used）に基づいて動
作し、４つのスロツトのうちのどの１つがキヤツ
シユ・ラインを記憶するかを決定する。記憶装置
２８とデータ・キヤツシユ機構２１の間の記憶バ
ス３０が唯一の８バイト幅であるから、インペー
ジを終了するためには８つの転送即ちサイクルが
必要である。記憶装置２８からデータ・キヤツシ
ユ機構２１へのデータの最初の転送は常にプロセ
ツサ１２が要求したデータを含む。データ・キヤ
ツシユ機構２１はデータの最初の転送を受取ると
直ちに、データ・バス２０を介してデータをプロ
セツサ１２に返送する。

第７図はキヤツシユ・ミスのタイミング図を示
す。タイミングはサイクル４までは第６図のタイ
ミングと同様である。サイクル４でデータがデー
タ・バス２０に現われる代りに、インページ要求
が行なわれる。サイクル１２で、データの最初の
８バイト、DW０が記憶装置２８から記憶バス３
０に現われ、後続するサイクルに連続８バイトの
一団となつて現われる。サイクル１３で、DW０
は第５図のインページ・レジスタ６２に書込ま
れ、サイクル１４で、インページ・バツフア２４
に書込まれる。サイクル１４で、DW０はデータ
バス２０にも現われ、前と同様にプロセツサ１２
が受取る。クワド・ワードQWがインページ・バ
ツフア２４からキヤツシユ２２に一度に１つずつ
書き戻される。

８バイトのデータがプロセツサ１２に返送され
ると、残りのデータをインページする動作がまだ
続いていても、データ・キヤツシユ機構２１は次
の記憶要求の処理を始めることができる。キヤツ
シユ２２は１つのポート・アレイで構成されてい
る。よつて、インページ・データを記憶し且つ同
時に次の記憶要求を処理することはできない。全
てのインページ・データは最初にインページ・バ
ツフア２４に書込まれるから、それ以上の記憶要
求はない、即ちキヤツシユがそれ以上使用中にな
らない限り、該データはそこに留まることができ
る。そしてインページ・バツフアからのインペー
ジ・データはキヤツシユに書き戻される。インペ
ージ・データがキヤツシユに書き戻される前に同
じページに対して別の取出し要求がもしあれば、
要求されたデータはインページ・バツフアからア
クセスされ、直ちにプロセツサに返送される。イ
ンページ・バツフア制御ブロツク６４は要求され
たデータの絶対アドレス・ビツト４−28を含み、
比較機構／制御装置６０によりインページ・バツ
フア２４内のデータの状況及び識別を決定するの
に使用される。比較機構／制御装置６０はインペ
ージ・バツフア制御ブロツク６４からの絶対アド
レス・ビツト４−28を選択された変換機構３４の
出力からの絶対アドレス・ビツト４−19及びEA
バス１８のビツト20−28と比較し、要求されたデ
ータがインページ・バツフア２４にあるかどうか
を判定する。

インページ・バツフア制御ブロツク６４はイン
ページ・バツフア２４の無効ビツトもある。もし
インページ・バツフア２４からの全てのデータが
まだキヤツシユ２２に書き戻されていなければ、
無効ビツトは０にセツトされる。全てのデータが
インページ・バツフア２４からキヤツシユ２２に
書き戻された後、無効ビツトは１にセツトされ
る。インページ・バツフア２４からのデータをプ
ロセツサ１２に返送できるのは無効ビツトが０の
ときだけである。もしプロセツサ１２の要求が同
じページ−なおインページ動作中であるが、まだ
インページ・バツフアにはない−に属するなら
ば、プロセツサは該データがインページ・バツフ
アに書込まれるまで待つ。そしてインページ・バ
ツフアは比較機構／制御装置６０によつて選択さ
れ、要求されたデータを供給する。インページ・
バツフア及びその制御の詳細は第９図及び第１０
図に関連して後で説明する。最後に、インペー
ジ・バツフアからの全てのデータがキヤツシユの
選択されたスロツトに書き戻されると、デイレク
トリ３２は変換機構３４からの絶対アドレスによ
り更新される。更新されたスロツトのＩビツト
は、もし既に０であればそのままである。Ｉビツ
トは、もしまだ０でなければ０にセツトされる。
LRUページ置換ルーチンは、１に等しいＢビツ
トを持つスロツトは選択しない。

第８図は取出しＡ及び取出しＢの２つの連続す
る取出し動作を示すタイミング図である。取出し
Ａはキヤツシユ・ミスを生成し取出しＢはキヤツ
シユ・ヒツトを生成する。取出しＢは既にキヤツ
シユのスロツトにあるデータか、又は取出しＡの
ために検索されたページに含まれたデータである
かも知れない。取出しＢはサイクル１４で開始さ
れる。サイクル１５で、プロセツサ１２内の局所
記憶は取出しＡに対応するデータにより更新さ
れ、サイクル１６で、取出しＢに対応するデータ
により更新される。本発明のインページ・バツフ
アなしには、取出しＢはサイクル２４まで開始す
ることさえできず、１サイクル後にデイレクトリ
が取出しＡに関して更新され、局所記憶はサイク
ル２６までは更新されない。インページ・バツフ
アにより10サイクルの性能の利得が得られる。合
同クラスの４つのスロツトが全て正の不良Ｂビツ
トを含む場合にはそれ以上の性能の利得が得られ
る。通常、当該合同クラスの読取り要求毎にキヤ
ツシユ・ミスが生成されているであろう。しかし
ながら、改良されたインページ・バツフアによ
り、最初のミスに続いて、記憶装置２８に対し取
出し要求が出される。そしてインページ・データ
はインページ・バツフア２４にだけ書込まれる。
インページ・データはキヤツシユには書き戻され
ない。もし同じライン即ちページが後の要求で参
照中であれば、プロセツサ１２はインページ・バ
ツフア２４から直ちに該データを取得可能であ
る。もしキヤツシユ全体が不良ならば、インペー
ジ・バツフアはミニキヤツシユのように動作し、
もしインページ・バツフアに要求されたデータが
常駐していれば、該要求されたデータをプロセツ
サ１２に直接供給する。

記憶動作はデータ・キヤツシユ又はそのデイレ
クトリ内の破局的な誤りによる影響は受けない。
全てのプロセツサ開始の記憶動作で、記憶データ
は記憶バツフアに記憶され、キヤツシユを完全に
バイパスする。もし記憶動作がインページ・バツ
フア内の同じラインをアクセスすれば、即ち変換
機構３４の出力の絶対アドレス・ビツト４−19及
びEAバス１８のビツト20−25がインページ・バ
ツフア制御ブロツク６４からの絶対アドレス・ビ
ツト４−25に一致すれば、インページ・バツフア
制御ブロツク６４内のインページ・バツフア２４
の無効ビツトは１にセツトされる。結局、変更さ
れたラインは記憶装置２８にフラツシユされる。
もし当該ラインが再びアクセスされれば、記憶装
置２８からのインページ動作が起こり、要求され
たラインはインページ・バツフアに記憶される。

インページ・バツフア制御は後続の記憶要求の
処理を延期させないように設計される。８バイト
のデータがプロセツサに送られた後、データ・キ
ヤツシユ機構２１は、同時にインページ・データ
の残りを受取る間に、もう１つの記憶要求の処理
に使用可能である。インページ・バツフアは全て
のデータがキヤツシユ・アレイに書込まれるまで
該データを含む。インページ・バツフアからのア
レイの書込みは他の記憶要求がないときにだけ許
可される。データがデータ・キヤツシユに書込ま
れる前に同じページに対するもう１つの取出し要
求がもしあれば、該データはインページ・バツフ
ア自身からアクセスされる。ちなみにインペー
ジ・バツフアは別のスロツトとみなすことができ
る。

第９図はデータ・キヤツシユ機構２１の詳細な
ブロツク図を示す。この場合も、参照番号は第１
図と一致する。記憶取出し要求を復号すると、同
じタイム・スロツトでスロツト・レジスタ８２及
びインページ・バツフア・レジスタ８４にデータ
がラツチされる。ラツチDCSH（０：３）８６及
びDIBG８８はレジスタ８２及び８４のどちらが
プロセツサ１２にデータを供給するかを決定する
のに使用される。もしラツチの１つだけ活動状態
なら、適切なレジスタが選択される。もし記憶要
求がキヤツシユ・ミスなら、64バイトのインペー
ジ要求が記憶装置２８に送られる。64バイトのデ
ータは最初、要求された８バイトのデータで始ま
る８バイトを記憶バスに一度に戻される。データ
はインページ・レジスタ６２にラツチされ、プロ
セツサ１２に送られ、インページ・バツフア２４
に記憶される。そして64バイトの残りがインペー
ジ・バツフアに記憶されつつある間に次の記憶コ
マンドが処理される。

記憶要求が復号されつつある間は、インペー
ジ・バツフアからのデータはキヤツシユ２２に記
憶されない。もしインページ・バツフアの取出し
要求がヒツトであれば、DIBGラツチ８８は活動
状態となり、インページ・バツフア・レジスタ８
４からのデータを選択し、プロセツサ１２に返送
する。もしインページ・バツフアの書込み動作が
ヒツトであれば、インページ・バツフアからのデ
ータをキヤツシユ・アレイに書き戻してから該書
込み動作を実行できる。もしもう１つの取出し要
求がキヤツシユ・ミスを生じるなら、インペー
ジ・バツフア内のデータでキヤツシユ・アレイが
更新されてから、要求された取出しミスのデータ
が記憶バス３０を介して到着する。もしインペー
ジされつつある取出し要求があり且つ記憶バツフ
アにアドレス指定されたラインのエントリもある
ならば、インページされたデータでキヤツシユ・
アレイが直ちに更新され且つ記憶バツフアの合併
が起こる。この動作の詳細は米国特許出願第
291805号（1988年12月29日出願）に記載されてい
る。

前記３つの状態はキヤツシユ・アレイが直ちに
更新を要するケースに過ぎない。他の場合には、
空きサイクルが得られるまでデータはインペー
ジ・バツフアに留まる。１つの空きサイクルで16
バイトのデータがインページ・バツフアからキヤ
ツシユ・アレイに転送される。完全なラインは４
サイクルで転送される。データをインページ・バ
ツフアからキヤツシユ・アレイに転送する最悪の
ケースはそれ以上の記憶要求がないときである。
そのケースでは、データは８バイト幅の記憶バス
を介して８サイクルでキヤツシユ・アレイに送る
ことができる。

インページ・バツフアの詳細 第１０図（インページ・バツフアとキヤツシユ
の間の相互接続を示す）及び第１１図（インペー
ジ・バツフアの論理的なレイアウトを示す）によ
りインページ・バツフアの動作を詳細に説明す
る。インページ・バツフア２４は８つのダブルワ
ード・レジスタ及び、各レジスタをアドレス指定
しデータを多重化するために使用されるロジツク
を含む。そのサイズは記憶装置２８から転送され
るページ・サイズと互換性を持つように選択され
る。以下の実施例では、バツフアは２ページ以上
を保持することができる。この実施例で、インペ
ージ・バツフア制御ブロツク６４はこれらのペー
ジのアドレスの各々を追跡しなければならない。

第１０図で、もしインページ・バツフアにデー
タがあればそれを検索するために、前記アドレス
がインページ・バツフアをアドレス指定するのに
使用される。このアドレスはキヤツシユ・ミスが
あるかどうかを判定するためにも使用される。イ
ンページ・バツフアからキヤツシユにデータを転
送するのに16バイト幅のバスが使用される。取出
し動作からのデータがインページ・バツフアにあ
るとき、プロセツサ１２にデータを転送するのに
８バイト幅のデータ・バスが使用される。全ての
取出し及び記憶要求は、前記要求の信号が活動状
態のサイクルで、データがキヤツシユに書込まれ
るのを阻止する。インページ・バツフアからのデ
ータがキヤツシユに書き戻されるのを阻止するの
にキヤツシユ不書込み信号が用いられる。参照さ
れた合同クラスの全ての４つの不良ビツトがオン
であることをデイレクトリ３２が表わすとき、キ
ヤツシユ不書込み信号は活動状態である。書込み
中のデータのアドレスをキヤツシユ・アレイに通
知するのにインページ・アドレスが使用される。

取出し動作中、比較機構／制御装置によつてセ
ツトされ且つ５つの異なるダブルワード間で選択
するのに使用される５つのラツチがある。これら
のラツチはDCSH（０：３）（４つの異なるスロツ
トを表わす）及びDIBG（要求され取出されたデ
ータがインページ・バツフアにあるときに用られ
る）である。もしデータがキヤツシユ又はインペ
ージ・バツフアにあれば、取出し動作中、これら
のうちの１つだけが活動状態である。もしミスが
あれば、５つのラツチは全て０になる。もし４つ
のスロツトが全て不良であり、且つインページ・
バツフアがミニキヤツシユとして使用中であるな
らば、第１のサイクルでDIBGラツチはミスを表
わす０にセツトされ、第２のサイクルでDCSHラ
ツチは全てのスロツトが不良であることを表わす
１にセツトされる。

インページ動作の間に、ダブルワード毎に次々
と、インページ・バツフアにデータが書込まれ
る。記憶装置からの最初のダブルワードはプロセ
ツサが要求したものであり、インページ・レジス
タにラツチされる。次のサイクルで、最初のダブ
ルワードが正しいダブルワード・レジスタにラツ
チされると同時に、後続のダブルワードがインペ
ージ・レジスタにラツチされる。正しいレジスタ
は、第１２図でアドレツシング・ポインタから生
成されるSEL−Ａ−Ｏ〜SEL−Ａ−７として示さ
れたアドレス選択ラインにより決定される。アド
レツシング・ポインタはアドレス（プロセツサは
このアドレスからデータを要求する）の値に初期
設定される。データを受取ると、ポインタは次に
ラツチされるダブルワードに調整される。有効な
インページ・データがある限り、ポインタはダブ
ルワードが選択される所与のアドレスにあり、残
りは全てそれら自身にフイードバツクされる。

第１１図のインページ・バツフア２４は８つの
グループのレジスタから成り、各グループは８バ
イトのデータを構成する。これらのレジスタはイ
ンページ・レジスタから正しい順序でデータをロ
ードされるので、正しいアドレス位置と一致す
る。次に、それ以上の記憶要求がないとき、デー
タ及びアドレスはキヤツシユに送られ、データは
キヤツシユ・アレイに記憶される。プロセツサ１
２に返送される予定のデータを保持するのに使用
される８バイトの出力レジスタ１０２もある。

データは３つの方法でインページ・バツフアか
らアクセスできる。第１の方法はインページ・バ
ツフアからプロセツサへの直接アクセスである。
これは最初のダブルワードについてだけ可能であ
る。第２の方法はインページに続く全ての取出し
で行なわれ、キヤツシユ及びインページ・バツフ
アはどちらも取出しのアドレスでアクセスされ
る。もし取出しのアドレスがインページ・バツフ
アで一致すれば、当該ダブルワードはプロセツサ
に返送される。データがアクセスされる第３の方
法は、データ・キヤツシユに送られる所与のクワ
ド・ワード（quad word）をアクセスする２つ
のビツト・ポインタによつて行なわれる。これは
データ・キヤツシユがまだ記憶要求にサービスし
ていないときにだけ起こることがある。第１３図
はクワド・ワード選択を示す。

インページ・バツフア２４は８つのダブルワー
ド・レジスタ及びロジツクと共に示される。ロジ
ツクはインページ・レジスタから適切なダブルワ
ード・レジスタへ、及び適切なダブルワード・レ
ジスタから出力レジスタへ、又は適切なクワド・
ワードからキヤツシユへのデータの流れを制御す
る。インページ・バツフア・ロジツク内の３ビツ
ト・ポインタはキヤツシユに送る特定のダブルワ
ードを示すのに使用される。入力レジスタ６２は
記憶装置から送られたデータをラツチし、それを
インページ・バツフアに渡す。入力レジスタは要
求されたダブルワードを適切なプロセツサに送る
のにも使用される。出力レジスタ１０２はデータ
を、それを適切なプロセツサに返送する前に、保
持するのに使用される。もし取出し要求のデータ
がインページ・バツフアにあれば、出力レジスタ
に取込まれる正しいダブルワードを選択するのに
該アドレスが使用される。

Ｅ 発明の効果 上述のごとく、本発明の構成によればプロセツ
サによるデータ処理において効率のよいデータ転
送が可能になる。

【図面の簡単な説明】

第１図は本発明に従つてバツフアを組込む多重
レベル記憶サブシステムのブロツク図である。第
２図は第１図のサブシステムでのデータ・キヤツ
シユの論理的なレイアウトを表わす図である。第
３図は第２図のデータ・キヤツシユのデータ・デ
イレクトリの論理的なレイアウトを表わす図であ
る。第４図は第３図のデータ・デイレクトリで不
良ビツトの設定を示す流れ図である。第５図は第
１図のサブシステムのキヤツシユ及びバツフア関
連のデータフローを示す図である。第６図はキヤ
ツシユ・ヒツトのタイミング図である。第７図は
キヤツシユ・ミスのタイミング図である。第８図
はキヤツシユ・ヒツトが続くキヤツシユ・ミスの
タイミング図である。第９図は第１図のデータ・
キヤツシユ及びバツフアのブロツク図である。第
１０図はバツフアとデータ・キヤツシユの間の接
続を示す図である。第１１図はバツフアの論理的
なレイアウト図である。第１２図はバツフアにデ
ータをローデイングするブロツク図である。第１
３図はバツフアからキヤツシユへのローデイング
のブロツク図である。 １０……多重レベル記憶階層システム、１２…
…CPU、１６……命令キヤツシユ、２１……デ
ータ・キヤツシユ機構、２２……データ・キヤツ
シユ、２４……インページ・バツフア、２６……
データ記憶バツフア、２８……メモリ、３２……
データ・デイレクトリ、３４……データDLAT、
３６……命令デイレクト、３８……命令DLAT、
４０……キヤツシユ、４２……メモリ、４４……
命令記憶バツフア、４６……命令キヤツシユ機
構、４８……サポート・プロセツサ、５０……サ
ポート・バス・アダプタ、６０……比較機構、６
２……インページ・レジスタ、６４……インペー
ジ・バツフア制御ブロツク、８２……スロツト・
レジスタ、８４……インページ・バツフア・レジ
スタ、８６……DCSH（０：３）、８８……
DIBG、１０２……出力レジスタ。

Claims (1)

1. 【特許請求の範囲】 １ 開始アドレス信号を含むインページ要求信号
   に応答して且つプロセツサの動作から独立して、
   上記開始アドレスに記憶されたデータを含む１ペ
   ージ分のデータを所定ワード数単位で連続して読
   出しうる大容量で低速動作の主記憶装置、 上記主記憶装置に結合され、そこから所定ワー
   ド数単位で読出される１ページ分のデータを順次
   に受取り、一時的に記憶する１ページ容量の高速
   動作のインページ・バツフア、 上記インページ・バツフア及びプロセツサに結
   合され、該バツフアを介して主記憶装置から各イ
   ンページ要求毎に１ページ分のデータを順次に受
   取り、記憶し、プロセツサによる任意の記憶デー
   タへのアクセスが可能である中容量で高速動作の
   キヤツシユ、 上記プロセツサ、キヤツシユ及びインページ・
   バツフアに結合され、プロセツサからの主記憶読
   取り要求に対応するデータが未だキヤツシユに転
   送されずにインページ・バツフア内に一時的に記
   憶されたままの場合にその対応データをキヤツシ
   ユをバイパスしてプロセツサへ読出すように制御
   すると共に、上記対応データがキヤツシユ及びバ
   ツフアのいずれにも記憶されていない場合に上記
   インページ要求信号を発生して主記憶装置からイ
   ンページ・バツフアへ読出された対応データをキ
   ヤツシユをバイパスしてプロセツサへ転送するよ
   う制御するための制御装置、 を備えたキヤツシユ・バイパス装置において、 上記制御手段は、プロセツサからの主記憶アド
   レスを含む主記憶読取り要求信号を並列に上記キ
   ヤツシユ及びインページ・バツフアへ供給し、そ
   れらの関連アドレスの並列比較の結果により上記
   読取り要求に対応する有効データがキヤツシユ及
   びインページ・バツフアのいずれに記憶されてい
   るかを示すラツチをセツトし、そのラツチ出力に
   従つて、キヤツシユ及びバツフアのうちの選択さ
   れたものから対応データをプロセツサへ出力する
   ための手段と、 上記読取り要求信号の不存在に応答して、イン
   ページ・バツフア内に残留している有効データを
   上記所定ワード数単位の整数倍単位でキヤツシユ
   へ転送すると共に１ページ分の全データの転送完
   了に基づいてインページ・バツフア内のデータに
   対して無効状況を表示するための手段と、 を含み、キヤツシユに対して入力バツフア機能及
   びプロセツサに対してミニ・キヤツシユ機能を選
   択的に提供するインページ・バツフアを有する上
   記キヤツシユ・バイパス装置。 ２ 多重プロセツサ・システム内にキヤツシユ・
   バイパス能力をもつシステムであつて、 データ記憶バツフア、 データ・キヤツシユ、 データ・キヤツシユ内のデータを追跡し置き換
   えるデータ・キヤツシユ制御装置、 前記データ・キヤツシユに結合されたインペー
   ジ・バツフア、 命令記憶バツフア、 前記データ・キヤツシユと無関係に動作可能な
   命令キヤツシユ、 命令キヤツシユ内の命令を追跡し置き換える命
   令キヤツシユ制御装置、及び 前記インページ・バツフア、データ記憶バツフ
   ア及び命令キヤツシユに結合された記憶バス を含む第１レベルのキヤツシユ、 を少なくとも１つのプロセツサが持つ多重プロセ
   ツサを含み、 前記多重プロセツサは各記憶バスに結合された
   記憶装置を持ち、前記記憶装置は多重プロセツサ
   によつて共用され、各インページ・バツフアはプ
   ロセツサのデータ・キヤツシユからは入手できな
   いデータを該記憶装置から受取り、前記データを
   前記プロセツサに直接に供給する キヤツシユ・バイパス装置。