JP2703417B2 - 受信バッファ - Google Patents

受信バッファ

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JP2703417B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、メッセージ通信におけ
るデータの受信バッファに関するものである。たとえば
複数のプロセッサがネットワークで結合されている並列
計算機などでは、各プロセッサがデータを分割保持して
おり、計算実行の過程で他のプロセッサのデータを使用
する場合には、メッセージ通信を行ってデータを転送す
る必要がある。このメッセージ通信は、できるだけ高速
に行われることが望まれている。メッセージ通信の高速
化のためには、データのバッファリングを効率的に実行
できる必要があり、本発明は特にそのための効率的な受
信バッファを実現するものである。
【０００２】
【従来の技術】図１３に、並列計算機におけるプロセッ
サの従来例構成を示す。図中、１，１’はプロセッサ、
２はネットワーク、３はＣＰＵ、４はメモリ、５はＤＭ
Ａコントローラ、６は通信デバイス、７は受信バッファ
である。
【０００３】ネットワーク２は、プロセッサ１，１’等
の任意のプロセッサ間でのメッセージ通信を可能にする
ために設けられている。通信デバイス６はメッセージ通
信のためのインタフェース制御を行い、データの送受信
はメモリ４に獲得される送信バッファおよび受信バッフ
ァを介して行われる。なおここでは受信動作を説明する
便宜上、受信バッファ７のみを示してある。ＤＭＡコン
トローラ５は、データの送受信のためのメモリ４のバッ
ファアクセス制御を、ＣＰＵ３に代わって実行し、実行
に必要なパラメータはＣＰＵ３が実行する命令によって
セットされる。
【０００４】従来のメッセージ通信におけるデータの受
信動作は以下の１〜５のステップにしたがって実行され
る。 １．送信プロセッサ（たとえば１’）からのメッセージ
が、ネットワーク２を介して受信プロセッサ（たとえば
１）に到着する。
【０００５】２．受信プロセッサ１の通信デバイス６
は、ＣＰＵ３に割り込み要求を上げ、メッセージの到着
をＣＰＵ３に通知する。 ３．ＣＰＵ３は、メモリ４に受信バッファ７を獲得す
る。 ４．ＣＰＵ３は、次にＤＭＡコントローラ５に、受信バ
ッファ７のアドレスや受信データ長などのパラメータを
セットする。
【０００６】５．通信デバイス６とＤＭＡコントローラ
５の連携によりデータ受信を開始する。 ここで、メッセージ通信を高速化しようとすると、ステ
ップ２からステップ４までに要する時間と、その外にも
受信バッファがオーバーランした場合にＣＰＵへの割り
込みと対応処理が行われる時間とが問題となる。これら
の時間は、ＣＰＵ３が介在して行われる処理時間である
ために、通信デバイス６がいかに高速化されてもあまり
変化せず、相対的な割り合いはむしろ増加することにな
る。
【０００７】このような問題を軽減する１つの手段とし
て、図１４に示すようなリングバッファ方式の受信バッ
ファ方式が従来使用されている。リングバッファは、リ
ードポインタ（ＲＤＰ）とライトポインタ（ＷＴＰ）の
２つのポインタを用いてメモリの一定領域を連続循環的
にアクセス使用できるようにするもので、受信バッファ
のデータ容量に対する許容度を増加させるとともに、受
信バッファのセットアップを簡単化してオーバーヘッド
を小さくできる利点をもっているが、書き込みと読み出
しのいずれか一方が進み過ぎるとオーバーランあるいは
アンダーランを生じるなど、なおいくつかの問題を含ん
でいる。次に、リングバッファ方式を用いた受信バッフ
ァの従来例を示す。
【０００８】（１）リングバッファ制御方式（特開昭５
９−１１２３２７号公報） 本方式は、バッファ領域を拡大するために上位アドレス
を拡張し、そのアドレスカウンタのオーバーランを無視
することにより、アドレスがラップアラウンドするとい
う構成である。その効果は、バッファが大きくなるだけ
であり、オーバーラン／アンダーランを検出できない。
【０００９】また、実際に受信したデータのうちまだ、
処理を終わっていないデータがどの領域に存在するかを
知ることが困難である。 （２）データ受信器（特開昭６０−１７８５７０号公
報） 本方式はＤＭＡとＣＰＵを組み合わせてリングバッファ
を構成する方式である。リングバッファを構成するにあ
たって特別な考慮をしておらず、データ到着時には、必
ずＣＰＵに割り込みが生じる。また、このソフトウェア
による実現のため、オーバーランを本質的に回避するよ
うには、なっていない。
【００１０】また、パフォーマンス（処理効率）に着目
すれば、共有バス構成のＣＰＵがデータを管理するた
め、データ受信時には必ず割り込みが起き、ソフトウェ
アの処理が必要となり、パフォーマンスは１／２を遥か
に下回る。
【００１１】
【発明が解決しようとする課題】従来のリングバッファ
方式の受信バッファでは、データ容量の許容度を同じメ
モリ領域に対して増大させることができるが、なお予期
されない大量のデータが一時に入力されるとオーバーラ
ンが発生して受信データのとりこぼしを生じたり、パフ
ォーマンスが低下するという問題があった。
【００１２】本発明は、オーバーランおよびアンダーラ
ンが発生せず、またＣＰＵの負担も少ない、リングバッ
ファ方式の受信バッファを実現することを目的としてい
る。
【００１３】
【課題を解決するための手段】本発明は、リングバッフ
ァ方式の受信バッファにおいて、ライトポインタとリー
ドポインタとの間で値を比較し、オーバーランあるいは
アンダーランの発生を検出する手段をハードウェア回路
で設けることにより課題の解決を図るものである。
【００１４】図１において、４は、受信バッファなどが
設けられるメモリである。５は、送受信データのメモリ
アクセス制御を行うＤＭＡコントローラである。８は、
受信バッファのために獲得されたバッファ領域である。
【００１５】９は、ＤＭＡコントローラ内の各部の動作
を定められた手順で制御するためのシーケンサである。
１０は、メモリアクセスアドレスを生成する出力アドレ
ス生成部である。１１は、次の書き込みアドレスを指示
するライトポインタＷＴＰである。
【００１６】１２は、次の読み出しアドレスを指示する
リードポインタＲＤＰである。１２’は、リードポイン
タＲＤＰの１つ先の値（ＲＤＰ＋１）をもつレジスタで
ある。１３，１４は、それぞれライトポインタＷＴＰ１
１とリードポインタＲＤＰ１２とを参照後に＋１更新す
る加算機能である。
【００１７】１５は、バッファ領域８の開始アドレスを
仮想（論理）アドレスで保持する仮想アドレスベースレ
ジスタＬＡＲである。１６は、バッファ領域８の開始ア
ドレスを実（物理）アドレスで保持する実アドレスベー
スレジスタＰＡＲである。
【００１８】１７は、ライトポインタＷＴＰ１１とリー
ドポインタＲＤＰ１２およびレジスタＲＤＰＰ１２’の
各アドレス値を比較し、一致したときオーバーランある
いはアンダーランが発生するものと判定するオーバーラ
ン・アンダーラン検出回路である。オーバーランの検出
はＷＴＰ１１とＲＤＰ１２を用いて行い、アンダーラン
の検出はＷＴＰ１１とＲＤＰＰ１２’を用いて行う。
【００１９】１８は、アドレス入力バッファであり、各
ポインタＷＴＰ１１，ＲＤＰ１２と各ベースレジスタＬ
ＡＲ１５，ＰＡＲ１６の指定されたものにＣＰＵからア
ドレスを任意に設定するために用いられる。図１におい
て、本発明によるリングバッファ形式の受信バッファ
は、メモリ４上のバッファ領域８と、ＤＭＡコントロー
ラ５内に設けられたポインタやベースレジスタなどのア
クセス制御機構によって構成される。
【００２０】バッファ領域８の先頭位置の仮想アドレス
はＬＡＲ１５に、またアドレス変換後の実アドレスはＰ
ＡＲ１６にセットされており、アクセス元のプログラム
がユーザプログラムの場合は前者を、システムプログラ
ムの場合は後者をベースアドレスとし、ポインタＷＴＰ
１１，ＲＤＰ１２のいずれかを相対アドレスとして合成
することにより、バッファ領域８内の書き込みアドレス
あるいは読み出しアドレスを生成する。
【００２１】ポインタＷＴＰ１１は、受信データの書き
込み時に参照され、書き込み終了時に＋１更新される。
ポインタＲＤＰ１２は、レジスタＲＤＰＰ１２’が読み
出されたときにＲＤＰＰ１２’の内容で更新される。Ｒ
ＤＰＰ１２’は、ＲＤＰ１２の値に＋１したものを保持
している。
【００２２】出力アドレス生成部１０は、アクセスモー
ドが仮想アドレスか、実アドレスか、またアクセス種別
が書き込みか読み出しかなどにしたがってＷＴＰ１１，
ＲＤＰ１２，ＲＤＰＰ１２’，ＬＡＲ１５，ＰＡＲ１６
の各値から、適切なものを選択して出力アドレスを生成
する。そしてその際バッファサイズを考慮して、ＷＴＰ
１１やＲＤＰ１２による＋１のアドレス更新が定められ
た領域内の循環的なアドレス変化となるように操作す
る。またＲＤＰＰ１２’の読み出し要求に対しては、バ
ッファ内に読み出すべきデータがない場合にアドレスの
代わりにデータがないことを表す情報（ＮＵＬＬ）を返
す機能をもつ。
【００２３】シーケンサ９は、図示されていない通信デ
バイスや共通バス制御部との間で制御信号をやりとり
し、バスを獲得し、データ転送要求や転送完了通知にし
たがって、アクセス制御を実行し、オーバーランやエラ
ーの発生によってアクセス制御を中止する。
【００２４】
【作用】本発明の受信バッファでは、初期化時にＷＴＰ
１１にはバッファ領域の先頭位置のアドレスがセットさ
れ、ＲＤＰ１２には終端位置のアドレスがセットされ
る。通信デバイスからデ−タの転換要求があると、ＤＭ
ＡはＷＴＰ１１が指す領域からデ−タを自動的に格納し
ていく。このためプロセッサは、非周期的に発生する他
のプロセッサからのメッセージ送信（自プロセッサから
見れば受信）に邪魔されることなく計算を継続すること
ができる。次にプロセッサは、メッセージが必要となっ
た時にバッファが読みにくいことにより、直ちにデータ
の先頭アドレスあるいは読み出すデータがないことを知
ることができる。バッファのオーバーラン・アンダーラ
ンはハードウェアで監視される。オーバーラン時には、
割り込みによってプロセッサに通知するか、またはデー
タの読み出しによって、バッファに受信領域が生じるま
でデータ転送を停止する。これをユーザが指定すること
ができる。
【００２５】バッファを管理しているＲＤＰ，ＷＴＰ，
ＲＤＰＰなどのレジスタを読み出すことにより、バッフ
ァの状態について必要な情報を得ることができる。ＲＤ
Ｐからは未読み出しデータの先頭位置がわかり、ＷＴＰ
からは現在どの位置までデータが有効であるかを知るこ
とができる。またＲＤＰＰを読むことによってバッファ
内に読み出すべきデータが有るか否かを知ることがで
き、さらにはＲＤＰＰの読み出し動作によってＲＤＰが
指している領域の解放と、ＲＤＰをＲＤＰＰの内容（Ｒ
ＤＰ＋１）によって更新させる動作とをひき起こさせる
ことができる。
【００２６】
【実施例】図２は、図１のＤＭＡコントローラ５の実施
例構成を示す。図２において、出力アドレス生成部１０
内の１９〜２１はマルチプレクサＭＰＸであり、オーバ
ーラン・アンダーラン検出回路１７内の２２と２３はコ
ンパレータである。
【００２７】シーケンサ９は、連続アクセス実行時に、
アクセスごとにＲＤＰ更新信号ｉｎｃｒｄｐやＷＴＰ更
新信号ｄｍａｉを出力し、またオーバーラン検出信号ｗ
ｍａｔｃｈの入力によりアクセス制御を停止する。ＷＴ
Ｐ１１とＲＤＰ１２とは、それぞれシーケンサ９からの
ｄｍａｉとｉｎｃｒｄｐとによって＋１更新される。
【００２８】オーバーラン・アンダーラン検出回路１７
のコンパレータ２２はＷＴＰ１１の現在値とＲＤＰ１２
の現在値とを比較し、一致したときオーバーラン検出信
号ｗｍａｔｃｈを出力し、次の書き込みでオーバーラン
が発生することをシーケンサ９に通知する。
【００２９】コンパレータ２３は、ＲＤＰの＋１更新値
とＷＴＰの現在値とを比較し、一致したときアンダーラ
ン検出信号ｒｍａｔｃｈを出力する。ＭＰＸ１９は、ア
クセス元がユーザプログラムかシステムプログラムまた
はＤＭＡかを示す制御信号（図示せず）によって、ＬＡ
Ｒ１５とＰＡＲ１６の一方を選択し、出力アドレスの上
位ビットを決定する。ＭＰＸ２０は、ＲＤＰ更新ｉｎｃ
ｒｄｐ、ＷＴＰ更新ｄｍａｉ、アンダーランｒｍａｔｃ
ｈなどの制御信号に基づいてそれぞれＲＤＰ，ＲＤＰ’
＋１，ＷＴＰ，０のいずれかを選択し、出力アドレスの
下位ビットを決定する。
【００３０】ＭＰＸ２１は、受信バッファサイズを決定
するデコーダ機能をもち、指定されたサイズ信号ＳＩＺ
Ｅにしたがって、ＭＰＸ１９とＭＰＸ２０の各特定中位
のビットのいずれかを選択し、出力アドレスの中位ビッ
トを決定する。この中位ビットの値によって決まるバッ
ファサイズにより、ＷＴＰ１１やＲＤＰ１２の値が一方
向に＋１更新されても、出力アドレスはバッファサイズ
単位でエンドレスに変化するようになる。
【００３１】図３は、図２の実施例中の出力アドレス生
成部１０の詳細構成図である。ここでＰＡＲとＬＡＲの
ビット幅は２０ビット、ＲＤＰ，ＲＤＰＰ（ＲＤＰ＋
１），ＷＴＰのビット幅は１５ビットとする。またＳｒ
ｄｐ，Ｓｒｄｐｐ，Ｓｗｔｐは、それぞれ図２のシーケ
ンサ９から出力されるＲＤＰ，ＲＤＰＰ，ＷＴＰの選択
制御信号であり、ｄｍａはＤＭＡアクセス、ｓｙｓｔｅ
ｍはシステムプログラムからのアクセス、ｌａｒはユー
ザプログラムからの仮想アドレスを用いたアクセスを表
している。
【００３２】ＭＰＸ１９は、Ｓｒｄｐｐとｒｍａｔｃｈ
がともに‘Ｈ’のときは０となり、それ以外のときで、
ｄｍａまたはｓｙｓｔｅｍが‘Ｈ’のときはＰＡＲを出
力し、ｌａｒが‘Ｈ’のときはＬＡＲを出力する。ＭＰ
Ｘ２０は、Ｓｒｄｐが‘Ｈ’のときＲＤＰを選択し、Ｓ
ｒｄｐｐとｒｍａｔｃｈがともに‘Ｈ’のときはＲＤＰ
Ｐを選択し、Ｓｗｔｐまたはｄｍａが‘Ｈ’のときはＷ
ＴＰを選択し、Ｓｒｄｐｐとｒｍａｔｃｈがともに
‘Ｈ’のときは０を選択する。
【００３３】ＭＰＸ２１は、バッファサイズを規定する
マルチプレクサであり、図４に示すように、３ビットの
ＳＩＺＥの値を７本の信号ＳＩＺＥ０，ＳＩＺＥ１−
０，ＳＩＺＥ２−０，…，ＳＩＺＥ６−０に変換するデ
コーダＤＥＣ２５と、各信号によって制御される８個の
マルチプレクサＭＰＸ２６−０〜２６−６からなる。
【００３４】ＤＥＣ２５の出力のＳＩＺＥ０はＳＩＺＥ
値が０のときにのみ‘Ｈ’となり、ＳＩＺＥ１−０はＳ
ＩＺＥ値が１または０のとき‘Ｈ’となり、ＳＩＺＥ２
−０はＳＩＺＥ値が２または１または０のとき‘Ｈ’と
なり、一般的にＳＩＺＥｉ−０はＳＩＺＥ値がｉ以下の
任意の値で‘Ｈ’となる。また各ＭＰＸ２６−０〜２６
−６は、ＭＰＸ１９の出力の下位７ビットＡＲ（６）〜
ＡＲ（０）とＭＰＸ２０の出力の上位７ビットＰＴＲ
（６）〜ＰＴＲ（０）とを、それぞれのビットごとにＤ
ＥＣ２５の出力により選択するもので、一般的にＳＩＺ
Ｅｉ−０が‘Ｈ’のときＡＲ側のビットが選択される。
【００３５】図３に戻ると、このようにしてＭＰＸ１
９，２０，２１から出力される上位、下位、中位のアド
レスビットは、バッファ２４で合成され、アドレスＡＤ
として出力される。図５は、図２の実施例のオーバーラ
ン・アンダーラン検出回路１７の詳細構成を示す。
【００３６】図５の（ａ）は、各１５ビットのＷＴＰと
ＲＤＰとをビット対応で比較する１５個のＥＮＯＲ回路
からなるコンパレータ（２２，２３）であり、一致出力
はｅｑ（１４）〜ｅｑ（０）で表されている。図５の
（ｂ）は、サイズ信号ＳＩＺＥのデコーダであり、３ビ
ットのＳＩＺＥの値を８本の信号ＳＩＺＥ０〜ＳＩＺＥ
７中の対応する１本の‘Ｈ’に変換する。
【００３７】図５の（ｃ）は、オーバーランまたはアン
ダーランの検出信号生成回路であり、下位ｅｑ（７）〜
ｅｑ（０）ビットは比較対象としてその全‘Ｈ’を検出
し、上位ｅｑ（１４）〜ｅｑ（８）については指定され
たサイズＳＩＺＥｉにしたがって比較するビット範囲を
変更して、結果をオーバーランｗｍａｔｃｈまたはアン
ダーランｒｍａｔｃｈを出力する。
【００３８】図６は図２の実施例におけるシーケンサの
制御状態遷移を示したものである。図において、ＩＤＬ
Ｅは動作停止状態であり、ＢＷＡＩＴ，ＢＡＤＤＲ，Ｂ
ＷＡＩＴが動作状態である。これらの状態でエラーが発
生するとＩＤＬＥ状態に戻る。ＢＷＡＩＴでは、通信デ
バイスにデータが準備できバッファが空きとなったこと
によるデータ転送要求の発生とバス獲得待ちとを行う。
【００３９】ＢＷＡＩＴ状態でバスが獲得され、データ
転送が可能になるとＢＡＤＤＲ状態に移り、アドレスバ
スにアドレスを出力する。この１クロック後にＢＤＡＴ
Ａ状態に移り、データ転送完了待ちを行う。データ転送
完了を確認した段階で、続いてデータ転送要求がありバ
スが獲得可能ならばＢＡＤＤＲ状態に戻り連続データ転
送を行い、他方データ転送要求が続いてなければＢＷＡ
ＩＴ状態に戻り、データ転送要求を待つ。
【００４０】次に本発明実施例によるＤＭＡの動作を説
明する。まず図７に示すように、ＷＴＰがバッファのＴ
ＯＰ、ＲＤＰがＢＯＴＴＯＭ−７である時ＣＰＵがＲＤ
ＰＰ値を読むと、バッファにデータがない状態なので０
（ＮＵＬＬ）が返される。つまり図３で、 Ｓｒｄｐｐ＝１， ｒｍａｔｃｈ＝ＣＭＰ（ＲＤＰ＋１，ＷＴＰ）＝１ となるので、出力アドレスＡＤ＝０となる。これによ
り、受信バッファ内のデータの有無をＣＰＵから簡単に
調べることが可能となる。
【００４１】次に本発明実施例に基づく受信バッファの
使用例を示す。実アドレス０Ｘ’５Ａ０００から０Ｘ’
５ＢＦＦＦまでの８ＫＢｙｔｅの領域を使用する場合を
例として説明する。このとき、メモリ空間は０Ｘ’８２
０００からマッピングされているものとする。またシス
テムモードとユーザモードとを区別するために、ｓｙ
ｓ，ｕｓｒをそれぞれ前置して表記する。
【００４２】 ＬＡＲ，ＰＡＲ，ＲＤＰ，ＷＴＰの設
定を以下のように行う。 ＬＡＲ ← ０Ｘ’８２０００ ＰＡＲ ← ０Ｘ’５Ａ０００ ＲＤＰ ← ０Ｘ’０１ＦＦ０ ＷＴＰ ← ０Ｘ’０００００ なおＲＤＰとＷＴＰはリセット時に初期化されている。
【００４３】 コマンドレジスタＢＣＭＤを設定す
る。ＢＣＭＤはＤＭＡコントローラに通常そなえられて
いる制御レジスタである。外にもステータスレジスタＢ
ＲＳＴが設けられている。 ＳＩＺＥ＝１１０，ＷＣ＝０，ＳＴ＝１として ＢＣＭＤ ← ０Ｘ’８６００００００ ここでＲＤＰ，ＷＴＰを読み出せば、 ｓｙｓ ＲＤＰ＝０Ｘ’５ＢＦＦ０ ｕｓｒ ＲＤＰ＝０Ｘ’８３ＦＦ０ ｓｙｓ ＷＴＰ＝０Ｘ’５Ａ０００ ｕｓｒ ＷＴＰ＝０Ｘ’８２０００ が得られる。しかしＲＤＰＰはバッファが空であるた
め、読み出すと ｓｙｓ ＲＤＰＰ＝０Ｘ’０００００ ｕｓｒ ＲＤＰＰ＝０Ｘ’０００００ が返される。
【００４４】 データが３ブロック（１６バイト／１
ブロック）受信されると、ＷＴＰは順次以下のように更
新され、データはメモリに書き込まれる。 ｓｙｓ ０Ｘ’５Ａ０００ ｓｙｓ ０Ｘ’５Ａ０１０ ｓｙｓ ０Ｘ’５Ａ０２０ データ受信完了時点で、ＷＴＰは０Ｘ’５Ａ０３０とな
る。
【００４５】 このときＲＤＰＰを読みに行くと、
順次以下のような情報が得られる。 ｕｓｒ ＲＤＰＰ＝０Ｘ’８２０００ → １ブロック目のデータがユーザ アドレス０Ｘ’８２０００（シ ステムアドレス０Ｘ’５Ａ００ ０）にあることを表す。
【００４６】 ｕｓｒ ＲＤＰＰ＝０Ｘ’８２０１０ → ２ブロック目のデータのユーザ アドレス ｕｓｒ ＲＤＰＰ＝０Ｘ’８２０２０ → ３ブロック目のデータのユーザ アドレス ｕｓｒ ＲＤＰＰ＝０Ｘ’０００００ → データがない ｕｓｒ ＲＤＰＰ＝０Ｘ’０００００ → データがない これにより、ユーザプログラムは、３ブロックのデータ
がまだ無いことを知ることができる。
【００４７】 ８ＫＢｙｔｅのデータが受信されてバ
ッファが一杯になった場合には、 オーバーラン ｗｍａｔｃｈ＝１ となるため、シーケンサはデータ転送を一時停止し、オ
ーバーランによるデータの抜けを防止する。
【００４８】 ＲＤＰＰの読み出しによりＲＤＰが更
新され、バッファに空きが生じたとき受信を再開する。
予め不要であることが知られている受信データが混
在している場合、ＲＤＰを書き替えて読み飛ばしを行
う。たとえば ｓｙｓ ＲＤＰ＝０Ｘ’５Ａ０１０， ｓｙｓ ＷＴＰ＝０Ｘ’５Ａ８１０ のとき、１６ブロックのデータを読み飛ばすには、ＲＤ
Ｐに対して ｓｙｓ ＲＤＰ ← ０Ｘ’５Ａ１１０ の書き込みを行う。このときのレジスタ書き込みはＤＭ
Ａ転送を行うバスを共通に用いているので、読み飛ばし
のシーケンスが完了するまではＤＭＡが次の動作に移る
ことがないので、排他的に動作することが保証される。
【００４９】 読み出したい受信データが図８に例示
されるように２つの領域 ０Ｘ’５ＢＦ００−０Ｘ’５ＢＦＦＦ ０Ｘ’５Ａ０００−０Ｘ’５Ａ０ＦＦ に分かれている場合、図中に点線で示すようにバッファ
領域を２倍使用して、 ０Ｘ’５ＢＦ００−０Ｘ’５Ｃ１００ のように連続アクセスすることができる。詳細は後述さ
れる。
【００５０】 データ受信によってメモリの書き込み
を行ったとき、キャッシュ上のデータとの不一致が生じ
ることがあるが、これをＲＤＰＰ読み出し時に出力され
るアドレスを利用してキャッシュ上のデータを無効化す
ることにより、キャッシュとメモリとの間のデータの整
合性を保証することができる。
【００５１】図９および図１０により、キャッシュデー
タの無効化のための実施例を説明する。図９の（ａ）
は、従来のキャッシュの構成を本発明実施例との対比の
ために示したものである。図中の２７はタグメモリＴＡ
Ｇ、２８はアトリビュートメモリＡＴＴＲ、２９はキャ
ッシュデータメモリ、３０は比較回路、３１はＡＮＤゲ
ートである。アドレスＡＤＤを上位と下位に分け、下位
アドレスＡＤＤによりＴＡＧ，ＡＴＴＲ，キャッシュデ
ータを同時にアクセスし、ＴＡＧが上位アドレスＡＤＤ
と同じでしかもＡＴＴＲがｖａｌｉｄ（有効）であると
きにｈｉｔ（キャッシュヒット）としてキャッシュデー
タを使用するものである。ＴＡＧが不一致であったり、
ＡＴＴＲが無効を示している場合には、メインメモリか
らデータを読み出して使用する。使用されたデータは、
同じＴＡＧを共有するデータがアクセスされるまではキ
ャッシュメモリ上に保持される。
【００５２】ここでデータ受信のＩ／Ｏ処理により、キ
ャッシュに保持されているデータのアドレスに対してメ
モリで書き替えが行われると、キャッシュとメモリとの
間のデータに不一致が生じる。例えば図１０の（ａ）に
示すように、メモリ３５のアドレスＢにデータＣが格納
されていて、このデータＣを読み出すと、キャッシュ３
４上にデータＣが保持されることになる。この後、メモ
リ３５のアドレスＢにデータＤを書き込むと、図１０の
（ｂ）に示すように、キャッシュ３４とメモリ３５との
間にデータの不一致が生じる。ここでデータＤを読もう
とすると、キャッシュ３４のアドレスＢのデータＣは有
効なままであるためこのデータＣが読み出され、データ
Ｄを読むことができないことになる。
【００５３】このため、メモリ３５上で更新されたアド
レスに対応するキャッシュ３４上のデータは無効化する
必要がある。本発明の実施例では、データ受信によりメ
モリのバッファへのデータ書き込みを行った後に読み出
しを行う際、レジスタＲＤＰＰの読み出しが行われ、そ
のとき更新のあったアドレスがバス上に出力されるの
で、このアドレスを利用してキャッシュ上の対応アドレ
スのデータの無効化処理を行うようにするものである
（図１０（ｂ）参照）。
【００５４】図９の（ｂ）はその実現のための実施例回
路を示し、ＲＤＰＰ読み出しにより、ＤＭＡコントロー
ラから共通バス上に出力されたアドレスの上位と下位の
データを取り込むためにマルチプレクサＭＰＸ３２，３
３がそれぞれ用いられ、ＲＤＰＰ読み出し実行時にこの
上位、下位データをアクセスアドレスの上位ＡＤＤ、下
位ＡＤＤの代わりに選択してＴＡＧ，ＡＴＴＲをアクセ
スし、ｈｉｔすればＡＴＴＲにｉｎｖａｌｉｄを書き込
んでそのデータを無効化するものである。
【００５５】次に図１１により、受信データがバッファ
領域の上端と下端とに分離している場合に連続アクセス
を可能にする実施例について説明する。図１１の（ａ）
に示すように、実メモリ３７上で分離しているデータの
アドレスが連続領域となるようにマッピングするもので
ある。そのため実際のバッファ領域のサイズの２倍のア
ドレス領域をとって、データの分離を回避させている。
【００５６】たとえば、アドレスイメージ３６の５Ｃ０
００−５Ｅ０００を実メモリ５Ａ０００−５Ｃ０００に
マッピングし、５ＢＦ００−５Ｃ１００をアクセスする
ことにより、実メモリ３７上の分離データを連続読み出
しすることが可能となる。図１１の（ｂ）はその実現の
ためのアドレス変換回路の実施例であり、アドレスビッ
トＡＤ〔１４：１３〕を、５Ｃ０００−５Ｅ０００の間
‘０１’に変換して使用するようにする。図中のデコー
ダＤＥＣ３８は変換対象区間の検出を行い、マルチプレ
クサＭＰＸ３９はその検出時にビット値の変換を行って
いる。
【００５７】次に図１２により、受信データ（メッセー
ジ）のタイプやアクセス元の種別に応じて異なる受信バ
ッファを使用する実施例を説明する。図１２の（ａ）に
示すように、受信バッファを管理するレジスタＲＤＰ，
ＷＴＰ，ＬＡＲ，ＰＡＲ，ＢＣＭＤ，ＢＲＳＴなどを複
数組設け、メッセージのタイプやタスクＩＤなどによっ
て選択使用することにより、複数の受信バッファを実現
する。
【００５８】メッセージタイプは、受信データのヘッダ
から取り出すことができ、タスクＩＤは、タスクＩＤを
保持しているレジスタから得ることができる。図１２の
（ｂ）はその実現例を示し、タイプ別のレジスタ群４０
〜４２をチェーンにつないで管理し、タイプをセットし
たレジスタｒｅｇ４３の内容をデコーダＤＥＣ４４で識
別して、該当する１つのレジスタ群を選択するようにし
ている。各レジスタにはアドレスが割り付けられてお
り、このアドレスを用いて群中の任意のレジスタを指定
できる。
【００５９】このような構成をもつことにより、同じイ
ンタフェースを用いて特定タイプのメッセージのみを効
率的にアクセスすることが可能となる。
【００６０】
【発明の効果】（１）本発明により、データがプロセッ
サに到着してからＣＰＵが従来行っていた一連の処理を
省略することが可能となり、データ受信時のセットアッ
プ時間が短縮できるとともに、ＣＰＵの負担の軽減によ
り処理効率を向上させることができる。
【００６１】（２）受信バッファのポインタの更新がハ
ードウェアで自動的に行われるため、従来のソフトウェ
アを用いた場合の手間を省くことができる。 （３）受信データの読み飛ばしができるため、無駄なデ
ータの処理が不要になり、処理の迅速化が可能となる。
【００６２】（４）受信バッファを管理するレジスタの
読み出しでデータがない場合の情報を得ることができ、
バッファの読み出し処理が効率化される。 （５）ベースアドレスを仮想アドレスと実アドレスとで
もつことにより、アクセスモードが変わっても迅速にメ
モリアドレスを生成することができる。
【００６３】（６）受信バッファを複数組設け、タスク
ＩＤやメッセージのタイプ別などで切り分け使用するこ
とにより、アクセス元のデータ受信処理を効率化でき
る。 （７）受信バッファを管理するレジスタの読み出しによ
り出力されるアドレスを用いてキャッシュ上の対応アド
レスのデータを自動的に無効化できるため、キャッシュ
とメモリのデータの整合性の保証が可能となる。
【００６４】（８）受信バッファのアドレス領域を２倍
用意することにより、分離データの連続アクセスが可能
となり、アクセス処理が効率化される。
【図面の簡単な説明】
【図１】本発明の原理的構成図である。
【図２】本発明実施例によるＤＭＡコントローラの詳細
構成図である。
【図３】本発明実施例による出力アドレス生成部の詳細
構成図である。
【図４】本発明実施例によるサイズマルチプレクサの詳
細構成図である。
【図５】本発明実施例によるオーバーラン・アンダーラ
ン検出回路の詳細構成図である。
【図６】本発明実施例によるシーケンサの状態遷移図で
ある。
【図７】本発明実施例における受信バッファの初期化状
態の説明図である。
【図８】本発明実施例における分離データの連続アクセ
ス方法の説明図である。
【図９】本発明実施例によるキャッシュデータの無効化
機構の構成図である。
【図１０】本発明実施例によるキャッシュデータの無効
化制御例の説明図である。
【図１１】本発明実施例における分離データのアドレス
変換回路の構成図である。
【図１２】本発明実施例による複数バッファの構成例の
説明図である。
【図１３】並列計算機におけるプロセッサの従来例構成
図である。
【図１４】リングバッファ方式の受信バッファの従来例
説明図である。
【符号の説明】
４ メモリ ５ ＤＭＡコントローラ ８ バッファ領域 ９ シーケンサ １０ 出力アドレス生成部 １１ ライトポインタＷＴＰ １２ リードポインタＲＤＰ １３，１４ ＋１加算機能 １５ 仮想アドレスベースレジスタＬＡＲ １６ 実アドレスベースレジスタＰＡＲ １７ オーバーラン・アンダーラン検出回路 １８ アドレス入力バッファ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−73590（ＪＰ，Ａ) 特開 平１−295352（ＪＰ，Ａ) 特開 平３−37870（ＪＰ，Ａ) 特開 昭62−184560（ＪＰ，Ａ) 特開 昭62−184561（ＪＰ，Ａ)

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】 主記憶装置上に設けられたバッファ領域
    と、バッファ領域上の次の書き込みアドレスを指示する
    ライトポインタ（ＷＴＰ）と、同じく読み出しアドレス
    を指示するリードポインタ（ＲＤＰ）とからなるリング
    バッファ方式の受信バッファにおいて、 ライトポインタ（ＷＴＰ）とリードポインタ（ＲＤＰ）
    の値に基づいてオーバーランおよびアンダーランの発生
    を検出するオーバーラン・アンダーラン検出回路（１
    ７）をそなえ、 さらに前記バッファ領域へのデータの書き込みを停止す
    る手段を有するＤＭＡ制御装置を設けて、オーバーラン
    を回避し、アンダーランが検出されたとき、前記バッフ
    ァ領域からのデータの読み出しを不能にする制御を行
    い、さらにリードポインタ（ＲＤＰ）の１つ先のアドレ
    スを保持するレジスタ（ＲＤＰＰ）を設けて、当該レジ
    スタの読み出しが行われたときリードポインタ（ＲＤ
    Ｐ）の内容を当該レジスタ（ＲＤＰＰ）の内容で更新
    し、また当該レジスタの読み出しが行われた際受信バッ
    ファにデータがない場合にはデータがないことを示す値
    を返す手段を設けたことを特徴とする受信バッファ。
  2. 【請求項２】 主記憶装置上に設けられたバッファ領域
    と、バッファ領域上の次の書き込みアドレスを指示する
    ライトポインタ（ＷＴＰ）と、同じく読み出しアドレス
    を指示するリードポインタ（ＲＤＰ）とからなるリング
    バッファ方式の受信バッファにおいて、 ライトポインタ（ＷＴＰ）とリードポインタ（ＲＤＰ）
    の値に基づいてオーバーランおよびアンダーランの発生
    を検出するオーバーラン・アンダーラン検出回路（１
    ７）をそなえ、 さらに前記バッファ領域へのデータの書き込みを停止す
    る手段を有するＤＭＡ制御装置を設けて、オーバーラン
    を回避し、アンダーランが検出されたとき、前記バッフ
    ァ領域からのデータの読み出しを不能にする制御を行
    い、さらにリードポインタ（ＲＤＰ）の１つ先のアドレ
    スを保持するレジスタ（ＲＤＰＰ）を設けて、当該レジ
    スタの読み出しが行われたときリードポインタ（ＲＤ
    Ｐ）の内容を当該レジスタ（ＲＤＰＰ）の内容で更新す
    るとともに、ライトポインタ（ＷＴＰ ）あるいはリード
    ポインタ（ＲＤＰ）に加算するベースアドレスを仮想ア
    ドレス形式と実アドレス形式でそれぞれ保持するレジス
    タを設けて、アクセス元の種別に応じて自動的に切り替
    え使用することを特徴とする受信バッファ。
  3. 【請求項３】 請求項１および請求項２において、受信
    バッファを複数実現できる様にバッファ管理を行うポイ
    ンタを複数設けるとともに、そのポインタを選択する機
    構を設けることにより、受信したデータの種類を受信時
    に識別し、受信したデータを種類ごとに異なる受信バッ
    ファに格納することを特徴とする受信バッファ。
  4. 【請求項４】 請求項３において、受信バッファを管理
    するレジスタを、データの種別に関連する情報をもつレ
    ジスタの値とアドレスとの組み合わせにより指定するこ
    とを特徴とする受信バッファ。
  5. 【請求項５】 請求項４において、データの種別に関連
    する情報をもつレジスタはタスクの識別情報をもつレジ
    スタであることを特徴とする受信バッファ。
  6. 【請求項６】 請求項１および請求項２において、受信
    バッファを管理するポインタを使用したとき、使用した
    ポインタのデータ領域のキャッシュデータを無効化する
    ことを特徴とする受信バッファ。
  7. 【請求項７】 請求項１および請求項２において、受信
    バッファのアドレス領域を実際のバッファサイズの２倍
    使用し、それぞれのアドレス空間を連続させてバッファ
    領域をマッピングすることを特徴とする受信バッファ。
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