JPS60178570A - デ−タ受信器 - Google Patents
デ−タ受信器Info
- Publication number
- JPS60178570A JPS60178570A JP3401184A JP3401184A JPS60178570A JP S60178570 A JPS60178570 A JP S60178570A JP 3401184 A JP3401184 A JP 3401184A JP 3401184 A JP3401184 A JP 3401184A JP S60178570 A JPS60178570 A JP S60178570A
- Authority
- JP
- Japan
- Prior art keywords
- dma
- data
- reception
- main memory
- interrupt
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はマイクロブロセンザを使用し、可変長のデータ
をＤＭＡにより受イーするデータ受傷器に関する。
をＤＭＡにより受イーするデータ受傷器に関する。
（従来技術）
従来、この種のＴ）Ｆ、４ Ａを利用したデータ受信回
路においては、受信データのプロンク長が受傷前に既知
でない場合、受信データのなかにデータ長を示すフィル
ドを設ける力・、あるいは特定のコードでデータの終了
を示し、ハードウェアでと７′ｌ′ｌｒ監視し、データ
の終了を知る必やかあった。このため、ρ１ｊえは特殊
なキーを数キャラクタにより形成したＥＳＣ拡張符号で
示すキーボードのように基本的にはｌキャラクタごとに
データを受信することが必要であった。し７か［２、数
キャラクタ分のデータが高速、目つ、連続的に受信さね
、そのＴ−タ長も終了キャラクタも一様でねない場合ト
（はＤ Ｍ Ａ Ｋよる受信１ｑ回路舎適用することが
困難であるという欠点があった。
路においては、受信データのプロンク長が受傷前に既知
でない場合、受信データのなかにデータ長を示すフィル
ドを設ける力・、あるいは特定のコードでデータの終了
を示し、ハードウェアでと７′ｌ′ｌｒ監視し、データ
の終了を知る必やかあった。このため、ρ１ｊえは特殊
なキーを数キャラクタにより形成したＥＳＣ拡張符号で
示すキーボードのように基本的にはｌキャラクタごとに
データを受信することが必要であった。し７か［２、数
キャラクタ分のデータが高速、目つ、連続的に受信さね
、そのＴ−タ長も終了キャラクタも一様でねない場合ト
（はＤ Ｍ Ａ Ｋよる受信１ｑ回路舎適用することが
困難であるという欠点があった。
（発明の目的）
本発明の目的は、ｉイクロブロｔすのために使用される
主メモリ上に設けたＤＭＡ受信用のバッファメモリをリ
ング状に接続して使用し、ＤＭＡ受信と割込みとを同時
に発生させることによって上記欠点を除去し、受信間隔
が長く、一時的に発生する高速データを含む可変長デー
タをＤＭＡ受信できる受信器を提供することにある。
主メモリ上に設けたＤＭＡ受信用のバッファメモリをリ
ング状に接続して使用し、ＤＭＡ受信と割込みとを同時
に発生させることによって上記欠点を除去し、受信間隔
が長く、一時的に発生する高速データを含む可変長デー
タをＤＭＡ受信できる受信器を提供することにある。
（発明の構成）
本発明によるデータ受信器はアドレス発生回路と、受信
回路と、主メモリと９割込みフリップフロップと、ＣＰ
Ｕと、システムバスとを具備して構成したものである。
回路と、主メモリと９割込みフリップフロップと、ＣＰ
Ｕと、システムバスとを具備して構成したものである。
アドレス発生回路は、一定の範囲のメモリ書込みアドレ
ス管限りなく巡回的に発生させるためのものである。
ス管限りなく巡回的に発生させるためのものである。
受信回路はキーボードからのデータを受信するためのも
のである。
のである。
主メモリはＤＭＡ受信用のバッファメモリを含み、受信
されたデータ、ならびに制御データを記悌するためのも
のである。
されたデータ、ならびに制御データを記悌するためのも
のである。
割込みフリップフロップＨ１ＤＭＡ受信と同時に発生す
る割込み動作を指示するためのものである。
る割込み動作を指示するためのものである。
ＣＰ Ｕは割込みフリップフロップの指示に応じて割込
みを実行すると共に、アドレス発生回路。
みを実行すると共に、アドレス発生回路。
受信回路、主メモリ、ならびに割込みフリップフロップ
の動作をあらかじめ定めらねたルーチンに従って制御す
るだめのものである。
の動作をあらかじめ定めらねたルーチンに従って制御す
るだめのものである。
システムバスは、上記各回路ならびに回路ブロックに七
ねそれ接続されていて、上記制御を行うためのデータを
転送するだめのものである。
ねそれ接続されていて、上記制御を行うためのデータを
転送するだめのものである。
（実施例）
次に、本発明の一実施例について図面を谷間して説明す
る。
る。
第１図は、本発明によりｔｉｌ膏長データを受傷する受
信器の実施例のブロフク図である。第１図において、１
はキーボード、２Ｆｉ受信１１１路、３はアドレス発生
回路、４はシステムバス、５はＣＰＴＪ、６は主メモリ
、７は割込みフリップフロップ、８はリセット入力信号
線である。
信器の実施例のブロフク図である。第１図において、１
はキーボード、２Ｆｉ受信１１１路、３はアドレス発生
回路、４はシステムバス、５はＣＰＴＪ、６は主メモリ
、７は割込みフリップフロップ、８はリセット入力信号
線である。
第１図において、キーボード１は受信回路２を経由して
システムバス４にもＤＭＡデータを提供している。アド
レス発生回路６はシステムバス４のＤＭＡアドレス信号
線にアドレス情報を提供している。システムバス４には
ＣＰＵ５および主メモリ６が接続されている。割込フリ
ップフロップ７はＤＭＡによるメモリ書込みが発生した
時にセットされ、その出力は割込み信号線（図示してな
い）に接続されており、リセット入力信号線８はプログ
ラムによって制御される。
システムバス４にもＤＭＡデータを提供している。アド
レス発生回路６はシステムバス４のＤＭＡアドレス信号
線にアドレス情報を提供している。システムバス４には
ＣＰＵ５および主メモリ６が接続されている。割込フリ
ップフロップ７はＤＭＡによるメモリ書込みが発生した
時にセットされ、その出力は割込み信号線（図示してな
い）に接続されており、リセット入力信号線８はプログ
ラムによって制御される。
第２図は、主メモリ６上に収容されたＤＭＡ受信用のバ
ッファの配置を示す図である。第２図において、斜線部
がＤＭＡ受信用のバッファメモリ９であり、斜線部の指
定アドレスに対してアドレス発生回路６によって書込み
が行われる。
ッファの配置を示す図である。第２図において、斜線部
がＤＭＡ受信用のバッファメモリ９であり、斜線部の指
定アドレスに対してアドレス発生回路６によって書込み
が行われる。
第３図は、第２図を概念的に示した図であって、ＤＭＡ
受信用のバッファメモリ９はリング状に使用され、誉込
みポインタ１０はアドレス発生回路るが指示するＤＭＡ
書込み位置を示し、耽出しポインタ１１は制御用プログ
ラム内の変数であって、バッファメモリ９の読出し位置
を示すものである。
受信用のバッファメモリ９はリング状に使用され、誉込
みポインタ１０はアドレス発生回路るが指示するＤＭＡ
書込み位置を示し、耽出しポインタ１１は制御用プログ
ラム内の変数であって、バッファメモリ９の読出し位置
を示すものである。
第１図に示すアドレス発生回路６は、第２図に示すＤＭ
Ａ受信用のバッファメモリ９に相当する限定された範囲
のアドレスを巡回的に指示するように制御されている。
Ａ受信用のバッファメモリ９に相当する限定された範囲
のアドレスを巡回的に指示するように制御されている。
キーボード１がら送出されるデータが受信回路２によっ
て受信されると、アドレス発生回路３によって示された
アドレスに従ってシステムバス４を経由して主メモリ６
にこのデータが書込まれる。その後、アドレス発生回路
３はカウントアツプされる。この時、アドレス発生回路
３が第２図の受信バッファ９の下端アドレスを指示して
いるならば、最上端アドレスを示す工うに補正される。
て受信されると、アドレス発生回路３によって示された
アドレスに従ってシステムバス４を経由して主メモリ６
にこのデータが書込まれる。その後、アドレス発生回路
３はカウントアツプされる。この時、アドレス発生回路
３が第２図の受信バッファ９の下端アドレスを指示して
いるならば、最上端アドレスを示す工うに補正される。
主メモリ６への誉込みと同時に割込みフリップフロップ
７がセット嘔し、ＣＰＵ５に対して割込みが通知される
。
７がセット嘔し、ＣＰＵ５に対して割込みが通知される
。
制御用プログラムにょシ初期設定を行う時には読出しポ
インタ１０をＤＭＡ受信用のバッファメモリ９の先頭ア
ドレスにセントすると共に、アドレス発生［ｇｌ回路に
も上記と同じ値を初期セントする。その後で第１図に示
す受信回路２は制御用プログラムの指示のもとで受＠を
開始する。
インタ１０をＤＭＡ受信用のバッファメモリ９の先頭ア
ドレスにセントすると共に、アドレス発生［ｇｌ回路に
も上記と同じ値を初期セントする。その後で第１図に示
す受信回路２は制御用プログラムの指示のもとで受＠を
開始する。
その後、制御プログラムは割込みが発生するごとに割込
みフリップフロップ７をリセットする。
みフリップフロップ７をリセットする。
リセット後に制御プログラムは、アドレス発生回路３、
すなわち書込みポインタ１０の値を読取り、読取った値
とプログラム内の読出しポインタ１１の一値とを比較し
、両者が等しくなる捷で読出しポインタ１１の指示を進
めると共に、その間、バッファメモリ９上のデータ’ｆ
ｃＶｌ出して処理する。制御プログラムにより割込み処
理をしている期間に可変長データを受信した場合、アド
レス発生回路６の読、取り以前であればその割込み処理
中に一括してデータが処理される。しかし、読取り後の
場合には再び割込みフリップフロップ７がセントされて
いるので、割込み処理の終了後に直ちに再度、割込みを
発生してデータが処理される。
すなわち書込みポインタ１０の値を読取り、読取った値
とプログラム内の読出しポインタ１１の一値とを比較し
、両者が等しくなる捷で読出しポインタ１１の指示を進
めると共に、その間、バッファメモリ９上のデータ’ｆ
ｃＶｌ出して処理する。制御プログラムにより割込み処
理をしている期間に可変長データを受信した場合、アド
レス発生回路６の読、取り以前であればその割込み処理
中に一括してデータが処理される。しかし、読取り後の
場合には再び割込みフリップフロップ７がセントされて
いるので、割込み処理の終了後に直ちに再度、割込みを
発生してデータが処理される。
（発明の効果）
本発明は以上説明したように、ＤＭＡ受イ言用のパンツ
アメモリをリング状に使用するとともに、ＤＭＡと割込
みとを併用することによって一時的に高速にデータが到
着し、制御プログラムの割込み処理が追いつかない場合
でも確実にデータを受信できるという効果がある。例え
ば、キーボード付きＣＲＴ端末において、ＣＲＴへの表
示速度を速くすると、キーボードからのデータ速度も速
くなり、割込み機能を使用しただけではＥＳＣコードを
使用した拡張符号の受信にプログラム制御が追いつかな
い場合があり、このような場合には著しい効果が認めら
れよう。
アメモリをリング状に使用するとともに、ＤＭＡと割込
みとを併用することによって一時的に高速にデータが到
着し、制御プログラムの割込み処理が追いつかない場合
でも確実にデータを受信できるという効果がある。例え
ば、キーボード付きＣＲＴ端末において、ＣＲＴへの表
示速度を速くすると、キーボードからのデータ速度も速
くなり、割込み機能を使用しただけではＥＳＣコードを
使用した拡張符号の受信にプログラム制御が追いつかな
い場合があり、このような場合には著しい効果が認めら
れよう。
第１図は、本発明により可変長データｉｎＭＡ受信する
受信器の一実施例を示すブロック図である。 第２図は、第１図において主メモリ上のＴ）ＭＡ受受信
用ランフアメモリ位置を示す領域図である。 第３図は、第２図のＤＭＡ受信受信用ランフアメモリ作
を概念的に示す概念図でおる。 １・＠時キーボード ２・・・受信回路 ３・・・アドレス発生回路 ４・１システムパス ５−−−ＣＰＵ ６・・Ｏ主メモリ ７・・・割込みフリップフロップ ８＃拳・リセット入力信号線 ９−・・パンツアメモリ １０・・＠告込みポインタ １１・ｅ・読出［７ポインタ 第１図 ２・２図
受信器の一実施例を示すブロック図である。 第２図は、第１図において主メモリ上のＴ）ＭＡ受受信
用ランフアメモリ位置を示す領域図である。 第３図は、第２図のＤＭＡ受信受信用ランフアメモリ作
を概念的に示す概念図でおる。 １・＠時キーボード ２・・・受信回路 ３・・・アドレス発生回路 ４・１システムパス ５−−−ＣＰＵ ６・・Ｏ主メモリ ７・・・割込みフリップフロップ ８＃拳・リセット入力信号線 ９−・・パンツアメモリ １０・・＠告込みポインタ １１・ｅ・読出［７ポインタ 第１図 ２・２図
Claims (1)
- 【特許請求の範囲】 一定の範囲のメモリ書込みアドレスを限りなく巡回的に
発生させるだめのアドレス発生回路と。 キーボードからのデータを受信するだめの受信回路と、
ｒ）ＭＡ受受信用ランフアメモリ含み前記受信されたデ
ータ、ならびに制御データを記憶するだめの主メモリと
、前記ＤＭＡ受信と同時に発生する割込み動作を指示す
るための割込みフリップフロップと、前記割込みフリッ
プフロップの指示に応じて割込みを実行すると共に、前
記アト１／ス発生回路、前記受傷回路、前記主メモリ、
ならびに前記割込みフリップフロップの動作ヲヲ・らか
しめ定められたルーチンに従って制御するためのＣＰＵ
と、前記各回路および回路ブロックにそれぞれ接続され
ていて、前記制御を行うためのデータを転送するだめの
システムバスとを具備して構成したことを特徴とするデ
ータ受信器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3401184A JPS60178570A (ja) | 1984-02-24 | 1984-02-24 | デ−タ受信器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3401184A JPS60178570A (ja) | 1984-02-24 | 1984-02-24 | デ−タ受信器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60178570A true JPS60178570A (ja) | 1985-09-12 |
Family
ID=12402477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3401184A Pending JPS60178570A (ja) | 1984-02-24 | 1984-02-24 | デ−タ受信器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60178570A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62243441A (ja) * | 1986-04-16 | 1987-10-23 | Anritsu Corp | デ−タ受信制御装置 |
| US5765187A (en) * | 1991-04-05 | 1998-06-09 | Fujitsu Limited | Control system for a ring buffer which prevents overrunning and underrunning |
| US5901291A (en) * | 1996-10-21 | 1999-05-04 | International Business Machines Corporation | Method and apparatus for maintaining message order in multi-user FIFO stacks |
-
1984
- 1984-02-24 JP JP3401184A patent/JPS60178570A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62243441A (ja) * | 1986-04-16 | 1987-10-23 | Anritsu Corp | デ−タ受信制御装置 |
| JPH0573301B2 (ja) * | 1986-04-16 | 1993-10-14 | Anritsu Corp | |
| US5765187A (en) * | 1991-04-05 | 1998-06-09 | Fujitsu Limited | Control system for a ring buffer which prevents overrunning and underrunning |
| US5901291A (en) * | 1996-10-21 | 1999-05-04 | International Business Machines Corporation | Method and apparatus for maintaining message order in multi-user FIFO stacks |
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